JP2013009364A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】2つの出力ノードを比較する比較器と、電荷保持部と、出力ノード電位確定部とを電気的に接続することにより、論理回路を構成する。それにより、電源が遮断されてもデータが保持される論理回路を得ることができる。また、論理回路を構成するトランジスタの総個数を低減させることができる。更に、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを積層させることで、論理回路の面積の削減が可能になる。
【選択図】図1
Description
本発明の論理回路は、比較部、電荷保持部、電位確定部、の3つより構成される。電荷保持部では、2個のトランジスタを電気的に直列接続した4組を、2組ずつ電気的に並列接続する。出力信号を出力するノードに接続する2組を含む領域を、それぞれ領域52、領域53とし、出力信号と位相が反転する信号を出力するノードに接続する2組を含む領域を、それぞれ領域50、領域51とする。
以下に、データの保持機能を有し、消費電力を削減したXOR回路について図1乃至図8を用いて説明する。
図1に本実施の形態のXOR回路の回路図を示す。図1に示すXOR回路100は、第1のトランジスタ101、第2のトランジスタ102、第3のトランジスタ103、第4のトランジスタ104、第5のトランジスタ105、第6のトランジスタ106、第7のトランジスタ107、第8のトランジスタ108、第9のトランジスタ109、第10のトランジスタ110、第11のトランジスタ111、第12のトランジスタ112、第13のトランジスタ113、第14のトランジスタ114、第15のトランジスタ115、第16トランジスタ116、第17のトランジスタ117、第18のトランジスタ118、第19のトランジスタ119、第20のトランジスタ120、第21のトランジスタ121、を有している。
図4乃至図8を用いて、本実施の形態のXOR回路100の動作について説明する。図4には、XOR回路100におけるタイミングチャートを示す。図4では、期間T1、期間T2、期間T3、期間T4、期間T5、期間T6、期間T7、期間T8、期間T9、期間T10、に分けてタイミングチャートを示す。図5乃至図8では、期間T1、期間T2、期間T3、期間T4におけるXOR回路100の動作の状態を示す。
まず図4の期間T1に示すように、入力信号AとしてH電位(VDD)、入力信号BとしてL電位(VSS)が入力された場合を考える。なお、本明細書において、H電位(VDD)は高電位(電源電位)、L電位(VSS)は低電位(基準電位)を表すものとする。この時、クロック信号CLKがL電位(VSS)なので、第18のトランジスタ118のゲート、及び第21のトランジスタ121のゲートにL電位(VSS)が印加される。従って、第18のトランジスタ118(Pch)及び第21のトランジスタ121(Pch)は、オン状態となる。この時、ノードAに対してH電位(VDD)が入り込み、ノードDに対してH電位(VDD)が入り込む。(プリチャージ動作。)第18のトランジスタ118及び第21のトランジスタ121は、ノードAとノードDにH電位(VDD)を充電するか否かを制御するために設けられている。
次に図4の期間T2に示すように、クロック信号CLKがH電位(VDD)となるので、第18のトランジスタ118のゲート、第21のトランジスタ121のゲート、第9のトランジスタ109のゲートのそれぞれにH電位(VDD)が印加される。この時、第18のトランジスタ118(Pch)及び第21のトランジスタ121(Pch)は、オフ状態となる。第21のトランジスタ121がオフ状態となることにより、ノードAに対してH電位(VDD)の供給が無くなり、ノードAはH電位(VDD)を維持する状態となる。また、第18のトランジスタ118がオフ状態となることにより、ノードDに対してH電位(VDD)の供給が無くなり、ノードDはH電位(VDD)を維持する状態となる。
従ってノードDに溜められたH電位(VDD)に応じた電荷は、領域50、第9のトランジスタ109を通して、ノードGの有する基準電位(GND)へと引き抜かれていく。即ちノードDからノードGに向かって電流が流れる。
次に図4の期間T3に示すように、入力信号AとしてL電位(VSS)、入力信号BとしてL電位(VSS)が入力された場合を考える。この時、クロック信号CLKがL電位(VSS)なので、第18のトランジスタ118のゲート、及び第21のトランジスタ121のゲートにL電位(VSS)が印加される。従って、第18のトランジスタ118(Pch)及び第21のトランジスタ121(Pch)は、オン状態となる。この時、ノードAに対してH電位(VDD)が入り込み、ノードDに対してH電位(VDD)が入り込む。(プリチャージ動作。)第18のトランジスタ118及び第21のトランジスタ121は、ノードAとノードDにH電位(VDD)を充電するか否かを制御するために設けられている。
次に図4の期間T4に示すように、クロック信号CLKがH電位(VDD)となるので、第18のトランジスタ118のゲート、第21のトランジスタ121のゲート、第9のトランジスタ109のゲートのそれぞれにH電位(VDD)が印加される。この時、第18のトランジスタ118(Pch)及び第21のトランジスタ121(Pch)は、オフ状態となる。第21のトランジスタ121がオフ状態となることにより、ノードAに対してH電位(VDD)の供給が無くなり、ノードAはH電位(VDD)を維持する状態となる。また、第18のトランジスタ118がオフ状態となることにより、ノードDに対してH電位(VDD)の供給が無くなり、ノードDはH電位(VDD)を維持する状態となる。
従ってノードAに溜められたH電位(VDD)は、領域52、第9のトランジスタ109を通して、ノードGの有する基準電位(GND)へと引き抜かれていく。即ちノードAからノードGに向かって電流が流れる。
以下に、データの保持機能を有し、消費電力を削減したMUX回路について図9乃至図15を用いて説明する。
図9に本実施の形態のMUX回路の回路図を示す。図9に示すMUX回路200は、図1に示すXOR回路100において、第2のトランジスタ102のソース又はドレインの一方に入力される入力信号Bと位相が反転した信号BBを入力信号Sに、第3のトランジスタ103のソース又はドレインの一方に入力される入力信号Aと位相が反転した信号ABを入力信号Bに、第4のトランジスタ104のソース又はドレインの一方に入力される入力信号Bを入力信号Sと位相が反転した信号SBに、第10のトランジスタ110のソース又はドレインの一方に入力される入力信号Aと位相が反転した信号ABを入力信号Bと位相が反転した信号BBに、第11のトランジスタ111のソース又はドレインの一方に入力される入力信号Bと位相が反転した信号BBを入力信号Sと位相が反転した信号SBに、第12のトランジスタ112のソース又はドレインの一方に入力される入力信号Aを、入力信号Aと位相が反転した信号ABに、第13のトランジスタ113のソース又はドレインの一方に入力される入力信号Bを、入力信号Sに、置き換えた構成を有する。なお、第1のトランジスタ101のソース又はドレインの一方に入力される信号はXOR回路100と同一である。
図10乃至図15を用いて、MUX回路200の動作について説明する。図10には、MUX回路200におけるタイミングチャートを示す。図10では、期間T1、期間T2、期間T3、期間T4、期間T5、期間T6、期間T7、期間T8、期間T9、期間T10、期間T11、期間T12、期間T13、期間T14、期間T15、期間T16、に分けてタイミングチャートを示す。図11乃至図15では、期間T1、期間T2、期間T3、期間T4、期間T9、期間T10、期間T15、期間T16におけるMUX回路200の動作の状態を示す。
まず図10の期間T1に示すように、入力信号AとしてH電位(VDD)、入力信号BとしてL電位(VSS)、入力信号SとしてL電位(VSS)が入力された場合を考える。この時、クロック信号CLKがL電位(VSS)なので、第18のトランジスタ118のゲート、及び第21のトランジスタ121のゲートにL電位(VSS)が印加される。従って、第18のトランジスタ118(Pch)及び第21のトランジスタ121(Pch)は、オン状態となる。この時、ノードAに対してH電位(VDD)が入り込み、ノードDに対してH電位(VDD)が入り込む。(プリチャージ動作。)第18のトランジスタ118及び第21のトランジスタ121は、ノードAとノードDにH電位(VDD)を充電するか否かを制御するために設けられている。
次に図10の期間T2に示すように、クロック信号CLKがH電位(VDD)となるので、第18のトランジスタ118のゲート、第21のトランジスタ121のゲート、第9のトランジスタ109のゲートのそれぞれにH電位(VDD)が印加される。この時、第18のトランジスタ118(Pch)及び第21のトランジスタ121(Pch)は、オフ状態となる。第21のトランジスタ121がオフ状態となることにより、ノードAに対してH電位(VDD)の供給が無くなり、ノードAはH電位(VDD)を維持する状態となる。また、第18のトランジスタ118がオフ状態となることにより、ノードDに対してH電位(VDD)の供給が無くなり、ノードDはH電位(VDD)を維持する状態となる。
従ってノードAに溜められたH電位(VDD)は、領域52、第9のトランジスタ109を通して、ノードGの有する基準電位(GND)へと引き抜かれていく。即ちノードAからノードGに向かって電流が流れる。
以下に、データの保持機能を有し、消費電力を削減したインバータ回路について図16乃至図19を用いて説明する。
図16に本実施の形態のインバータ回路の回路図を示す。図16に示すインバータ回路300は、図1に示すXOR回路100において、第1のトランジスタ101のソース又はドレインの一方に入力信号を入力する入力端子、及び第2のトランジスタ102のソース又はドレインの一方に入力信号を入力する入力端子、及び第3のトランジスタ103のソース又はドレインの一方に入力信号を入力する入力端子、及び第4のトランジスタ104のソース又はドレインの一方に入力信号を入力する入力端子を電気的に接続する。該入力端子を第1の入力端子とする。
図18乃至図20を用いて、インバータ回路300の動作について説明する。図17には、インバータ回路300におけるタイミングチャートを示す。図17では、期間T1、期間T2、期間T3、期間T4、期間T5、期間T6、期間T7、期間T8、期間T9、期間T10に分けてタイミングチャートを示す。図18乃至図20では、期間T1、期間T2、期間T3、期間T4におけるインバータ回路300の動作の状態を示す。
まず図17の期間T1に示すように、第2の入力端子に、入力信号AとしてH電位(VDD)が入力された場合を考える。この時、クロック信号CLKがL電位(VSS)なので、第18のトランジスタ118のゲート、及び第21のトランジスタ121のゲートにL電位(VSS)が印加される。従って、第18のトランジスタ118(Pch)及び第21のトランジスタ121(Pch)は、オン状態となる。この時、ノードAに対してH電位(VDD)が入り込み、ノードDに対してH電位(VDD)が入り込む。(プリチャージ動作。)第18のトランジスタ118及び第21のトランジスタ121は、ノードAとノードDにH電位(VDD)を充電するか否かを制御するために設けられている。
次に図17の期間T2に示すように、クロック信号CLKがH電位(VDD)となるので、第18のトランジスタ118のゲート、第21のトランジスタ121のゲート、第9のトランジスタ109のゲートのそれぞれにH電位(VDD)が印加される。この時、第18のトランジスタ118(Pch)及び第21のトランジスタ121(Pch)は、オフ状態となる。第21のトランジスタ121がオフ状態となることにより、ノードAに対してH電位(VDD)の供給が無くなり、ノードAはH電位(VDD)を維持する状態となる。また、第18のトランジスタ118がオフ状態となることにより、ノードDに対してH電位(VDD)の供給が無くなり、ノードDはH電位(VDD)を維持する状態となる。
まず図17の期間T3に示すように、第2の入力端子に、入力信号AとしてL電位(VSS)が入力された場合を考える。この時、クロック信号CLKがL電位(VSS)なので、第18のトランジスタ118のゲート、及び第21のトランジスタ121のゲートにL電位(VSS)が印加される。従って、第18のトランジスタ118(Pch)及び第21のトランジスタ121(Pch)は、オン状態となる。この時、ノードAに対してH電位(VDD)が入り込み、ノードDに対してH電位(VDD)が入り込む。(プリチャージ動作。)第18のトランジスタ118及び第21のトランジスタ121は、ノードAとノードDにH電位(VDD)を充電するか否かを制御するために設けられている。
次に図17の期間T4に示すように、クロック信号CLKがH電位(VDD)となるので、第18のトランジスタ118のゲート、第21のトランジスタ121のゲート、第9のトランジスタ109のゲートのそれぞれにH電位(VDD)が印加される。この時、第18のトランジスタ118(Pch)及び第21のトランジスタ121(Pch)は、オフ状態となる。第21のトランジスタ121がオフ状態となることにより、ノードAに対してH電位(VDD)の供給が無くなり、ノードAはH電位(VDD)を維持する状態となる。また、第18のトランジスタ118がオフ状態となることにより、ノードDに対してH電位(VDD)の供給が無くなり、ノードDはH電位(VDD)を維持する状態となる。
以下に、データの保持機能を有し、消費電力を削減したレジスタ回路について図21乃至図25を用いて説明する。
図21に本実施の形態のレジスタ回路の回路図を示す。図21に示すレジスタ回路400は、図1に示すXOR回路100において、第1のトランジスタ101のソース又はドレインの一方に入力信号を入力する入力端子、及び第2のトランジスタ102のソース又はドレインの一方に入力信号を入力する入力端子、及び第3のトランジスタ103のソース又はドレインの一方に入力信号を入力する入力端子、及び第4のトランジスタ104のソース又はドレインの一方に入力信号を入力する入力端子を電気的に接続する。該入力端子を第1の入力端子とする。
図23乃至図25を用いて、レジスタ回路400の動作について説明する。図22には、レジスタ回路400におけるタイミングチャートを示す。図22では、期間T1、期間T2、期間T3、期間T4、期間T5、期間T6、期間T7、期間T8、期間T9、期間T10に分けてタイミングチャートを示す。図23乃至図25では、期間T1、期間T2、期間T3、期間T4におけるレジスタ回路400の動作の状態を示す。
まず図22の期間T1に示すように、第1の入力端子に、入力信号AとしてH電位(VDD)が入力された場合を考える。この時、クロック信号CLKがL電位(VSS)なので、第18のトランジスタ118のゲート、及び第21のトランジスタ121のゲートにL電位(VSS)が印加される。従って、第18のトランジスタ118(Pch)及び第21のトランジスタ121(Pch)は、オン状態となる。この時、ノードAに対してH電位(VDD)が入り込み、ノードDに対してH電位(VDD)が入り込む。(プリチャージ動作。)第18のトランジスタ118及び第21のトランジスタ121は、ノードAとノードDにH電位(VDD)を充電するか否かを制御するために設けられている。
次に図22の期間T2に示すように、クロック信号CLKがH電位(VDD)となるので、第18のトランジスタ118のゲート、第21のトランジスタ121のゲート、第9のトランジスタ109のゲートのそれぞれにH電位(VDD)が印加される。この時、第18のトランジスタ118(Pch)及び第21のトランジスタ121(Pch)は、オフ状態となる。第21のトランジスタ121がオフ状態となることにより、ノードAに対してH電位(VDD)の供給が無くなり、ノードAはH電位(VDD)を維持する状態となる。また、第18のトランジスタ118がオフ状態となることにより、ノードDに対してH電位(VDD)の供給が無くなり、ノードDはH電位(VDD)を維持する状態となる。
まず図22の期間T3に示すように、第1の入力端子に、入力信号AとしてL電位(VSS)が入力された場合を考える。この時、クロック信号CLKがL電位(VSS)なので、第18のトランジスタ118のゲート、及び第21のトランジスタ121のゲートにL電位(VSS)が印加される。従って、第18のトランジスタ118(Pch)及び第21のトランジスタ121(Pch)は、オン状態となる。この時、ノードAに対してH電位(VDD)が入り込み、ノードDに対してH電位(VDD)が入り込む。(プリチャージ動作。)第18のトランジスタ118及び第21のトランジスタ121は、ノードAとノードDにH電位(VDD)を充電するか否かを制御するために設けられている。
次に図22の期間T4に示すように、クロック信号CLKがH電位(VDD)となるので、第18のトランジスタ118のゲート、第21のトランジスタ121のゲート、第9のトランジスタ109のゲートのそれぞれにH電位(VDD)が印加される。この時、第18のトランジスタ118(Pch)及び第21のトランジスタ121(Pch)は、オフ状態となる。第21のトランジスタ121がオフ状態となることにより、ノードAに対してH電位(VDD)の供給が無くなり、ノードAはH電位(VDD)を維持する状態となる。また、第18のトランジスタ118がオフ状態となることにより、ノードDに対してH電位(VDD)の供給が無くなり、ノードDはH電位(VDD)を維持する状態となる。
本実施の形態では実施の形態1に示した論理回路における入力端子を組み合わせる。具体的には、領域50に含まれる一方のトランジスタにおけるゲート電位の高低を決定する1個の入力端子と、領域51に含まれる一方のトランジスタにおけるゲート電位の高低を決定する1個の入力端子とを電気的に接続し、領域50に含まれる他方のトランジスタにおけるゲート電位の高低を決定する1個の入力端子と、領域51に含まれる他方のトランジスタにおけるゲート電位の高低を決定する1個の入力端子とを電気的に接続する。また、領域52に含まれる2個のトランジスタにおける各ゲート電位の高低を決定する2個の入力端子を電気的に接続し、領域53に含まれる2個のトランジスタにおける各ゲート電位の高低を決定する2個の入力端子を電気的に接続する。即ち、8個の入力端子を組み合わせて、4個の入力端子を形成する。入力端子に入力する入力信号の制御や、入力端子の組み合わせにより、実現できる任意の論理回路(NAND回路)について、図26乃至図31を用いて説明する。
以下に、データの保持機能を有し、消費電力を削減したNAND回路について図26乃至図31を用いて説明する。
図26に本実施の形態のNAND回路の回路図を示す。図26に示すNAND回路500は、図1に示すXOR回路100において、第1のトランジスタ101のソース又はドレインの一方に入力信号を入力する入力端子、及び第3のトランジスタ103のソース又はドレインの一方に入力信号を入力する入力端子を電気的に接続する。該入力端子を第1の入力端子とする。また、第2のトランジスタ102のソース又はドレインの一方に入力信号を入力する入力端子、及び第4のトランジスタ104のソース又はドレインの一方に入力信号を入力する入力端子を電気的に接続する。該入力端子を第2の入力端子とする。
図27乃至図31を用いて、NAND回路500の動作について説明する。図27には、NAND回路500におけるタイミングチャートを示す。図27では、期間T1、期間T2、期間T3、期間T4、期間T5、期間T6、期間T7、期間T8、期間T9、期間T10に分けてタイミングチャートを示す。図28乃至図31では、期間T1、期間T2、期間T3、期間T4におけるNAND回路500の動作の状態を示す。
まず図27の期間T1に示すように、第1の入力端子に、入力信号AとしてH電位(VDD)が入力された場合を考える。この時、クロック信号CLKがL電位(VSS)なので、第18のトランジスタ118のゲート、及び第21のトランジスタ121のゲートにL電位(VSS)が印加される。従って、第18のトランジスタ118(Pch)及び第21のトランジスタ121(Pch)は、オン状態となる。この時、ノードAに対してH電位(VDD)が入り込み、ノードDに対してH電位(VDD)が入り込む。(プリチャージ動作。)第18のトランジスタ118及び第21のトランジスタ121は、ノードAとノードDにH電位(VDD)を充電するか否かを制御するために設けられている。
次に図27の期間T2に示すように、クロック信号CLKがH電位(VDD)となるので、第18のトランジスタ118のゲート、第21のトランジスタ121のゲート、第9のトランジスタ109のゲートのそれぞれにH電位(VDD)が印加される。この時、第18のトランジスタ118(Pch)及び第21のトランジスタ121(Pch)は、オフ状態となる。第21のトランジスタ121がオフ状態となることにより、ノードAに対してH電位(VDD)の供給が無くなり、ノードAはH電位(VDD)を維持する状態となる。また、第18のトランジスタ118がオフ状態となることにより、ノードDに対してH電位(VDD)の供給が無くなり、ノードDはH電位(VDD)を維持する状態となる。
次に、図27の期間T3に示すように、第2の入力端子に、入力信号AとしてL電位(VSS)が入力された場合を考える。この時、クロック信号CLKがL電位(VSS)なので、第18のトランジスタ118のゲート、及び第21のトランジスタ121のゲートにL電位(VSS)が印加される。従って、第18のトランジスタ118(Pch)及び第21のトランジスタ121(Pch)は、オン状態となる。この時、ノードAに対してH電位(VDD)が入り込み、ノードDに対してH電位(VDD)が入り込む。(プリチャージ動作。)第18のトランジスタ118及び第21のトランジスタ121は、ノードAとノードDにH電位(VDD)を充電するか否かを制御するために設けられている。
次に図27の期間T4に示すように、クロック信号CLKがH電位(VDD)となるので、第18のトランジスタ118のゲート、第21のトランジスタ121のゲート、第9のトランジスタ109のゲートのそれぞれにH電位(VDD)が印加される。この時、第18のトランジスタ118(Pch)及び第21のトランジスタ121(Pch)は、オフ状態となる。第21のトランジスタ121がオフ状態となることにより、ノードAに対してH電位(VDD)の供給が無くなり、ノードAはH電位(VDD)を維持する状態となる。また、第18のトランジスタ118がオフ状態となることにより、ノードDに対してH電位(VDD)の供給が無くなり、ノードDはH電位(VDD)を維持する状態となる。
本実施の形態では、上述した実施の形態1乃至実施の形態3に用いられる酸化物半導体を用いたトランジスタについて説明する。
本実施の形態では、上述した実施の形態1乃至実施の形態3における論理回路の構成の一形態について説明する。
本実施の形態では、開示される発明の一態様に係る信号処理回路の一つである、CPU(Central Processing Unit(中央処理装置、又は中央演算処理装置))の構成について説明する。
本実施の形態では、開示される発明の一様態で用いられる酸化物半導体を用いたトランジスタについて詳細に説明する。なお本実施の形態の酸化物半導体を用いたトランジスタは、実施の形態1乃至実施の形態6で説明した酸化物半導体を用いたトランジスタに援用可能である。
本実施の形態では、実施の形態1乃至実施の形態3で示したトランジスタに用いられる半導体における移動度について説明する。
線形領域におけるドレイン電流Idは、以下の式となる。
上式の両辺をVgで割り、更に両辺の対数を取ると、以下のようになる。
101 トランジスタ
102 トランジスタ
103 トランジスタ
104 トランジスタ
105 トランジスタ
106 トランジスタ
107 トランジスタ
108 トランジスタ
109 トランジスタ
110 トランジスタ
111 トランジスタ
112 トランジスタ
113 トランジスタ
114 トランジスタ
115 トランジスタ
116 トランジスタ
117 トランジスタ
118 トランジスタ
119 トランジスタ
120 トランジスタ
121 トランジスタ
131 トランジスタ
132 トランジスタ
133 インバータ
160 クロックドインバータ
160A クロックドインバータ
160B クロックドインバータ
161 トランジスタ
162 トランジスタ
163 トランジスタ
164 トランジスタ
166 トランジスタ
200 MUX回路
220 ラッチ回路
221 クロックドインバータ
222 インバータ
223 クロックドインバータ
300 インバータ回路
400 レジスタ回路
401 下地絶縁層
402 埋め込み絶縁物
403a 半導体領域
403b 半導体領域
403c 半導体領域
404 ゲート絶縁膜
405 ゲート
406a 側壁絶縁物
406b 側壁絶縁物
407 絶縁物
408a ソース
408b ドレイン
500 NAND回路
601 基板
602 下地絶縁膜
606 酸化物半導体膜
608 ゲート絶縁膜
610 ゲート電極
614 電極
616 層間絶縁膜
618 配線
620 保護膜
701 基板
702 下地絶縁膜
704 保護絶縁膜
706 酸化物半導体膜
706a 高抵抗領域
706b 低抵抗領域
708 ゲート絶縁膜
710 ゲート電極
712 側壁絶縁膜
714 電極
716 層間絶縁膜
718 配線
901 トランジスタ
902 絶縁膜
903 酸化物半導体層
904 ソース電極
905 ドレイン電極
906 ゲート絶縁膜
907 ゲート電極
908 高濃度領域
909 チャネル形成領域
911 トランジスタ
912 絶縁膜
913 酸化物半導体層
914 ソース電極
915 ドレイン電極
916 ゲート絶縁膜
917 ゲート電極
918 高濃度領域
919 チャネル形成領域
3000 基板
3001 トランジスタ
3004 論理回路
3106 素子分離絶縁膜
3303 電極
3003a 電極
3003b 電極
3003c 電極
3100a 配線
3100b 配線
3100c 配線
3100d 配線
3140a 絶縁膜
3140b 絶縁膜
3141a 絶縁膜
3141b 絶縁膜
3142a 絶縁膜
3142b 絶縁膜
3170a 記憶素子
3170b 記憶素子
3171a トランジスタ
3171b トランジスタ
3501a 電極
3501b 電極
3501c 電極
3502a 電極
3502b 電極
3502c 電極
3503a 電極
3503b 電極
3505 電極
9900 基板
9901 ALU
9902 ALU Controller
9903 Instruction Decoder
9904 Interrupt Controller
9905 Timing Controller
9906 Register
9907 Register Controller
9908 Bus I/F
9909 ROM
9920 ROM I/F
Claims (7)
- 2つの出力ノードを比較する比較器と、
前記比較器と電気的に接続された電荷保持部と、
前記電荷保持部と電気的に接続された出力ノード電位確定部と、を有する論理回路であり、
前記電荷保持部は、
第1の酸化物半導体を用いたトランジスタとゲートが電気的に接続されている第1のシリコンを用いたトランジスタと、
第2の酸化物半導体を用いたトランジスタとゲートが電気的に接続されている第2のシリコンを用いたトランジスタと、
第3の酸化物半導体を用いたトランジスタとゲートが電気的に接続されている第3のシリコンを用いたトランジスタと、
第4の酸化物半導体を用いたトランジスタとゲートが電気的に接続されている第4のシリコンを用いたトランジスタと、
第5の酸化物半導体を用いたトランジスタとゲートが電気的に接続されている第5のシリコンを用いたトランジスタと、
第6の酸化物半導体を用いたトランジスタとゲートが電気的に接続されている第6のシリコンを用いたトランジスタと、
第7の酸化物半導体を用いたトランジスタとゲートが電気的に接続されている第7のシリコンを用いたトランジスタと、
第8の酸化物半導体を用いたトランジスタとゲートが電気的に接続されている第8のシリコンを用いたトランジスタと、
を有することを特徴とする半導体集積回路。 - 請求項1において前記比較器は、クロック信号がゲートに入力される2つのPチャネル型トランジスタと、2つの出力ノードにそれぞれゲートが接続されている2つのPチャネル型トランジスタとを有することを特徴とする半導体集積回路。
- 請求項1または請求項2において、前記出力ノード電位確定部は、クロック信号がゲートに入力される1つのNチャネル型トランジスタであり、前記Nチャネル型トランジスタのソース又はドレインの一方は基準電位端子と電気的に接続されていることを特徴とする半導体集積回路。
- 請求項1において前記比較器は、クロック信号がゲートに入力される2つのNチャネル型トランジスタと、2つの出力ノードにそれぞれゲートが接続されている2つのNチャネル型トランジスタとを有することを特徴とする半導体集積回路。
- 請求項1または請求項4において、前記出力ノード電位確定部は、クロック信号がゲートに入力される1つのPチャネル型トランジスタであり、前記Pチャネル型トランジスタのソース又はドレインの一方は電源電位端子と電気的に接続されていることを特徴とする半導体集積回路。
- 請求項1乃至5のいずれか一において、前記半導体集積回路は、XOR回路であることを特徴とする半導体集積回路。
- 請求項1乃至5のいずれか一において、前記半導体集積回路は、MUX回路であることを特徴とする半導体集積回路。
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