JP6047650B2 - 記憶装置、信号処理装置及びプロセッサ - Google Patents

記憶装置、信号処理装置及びプロセッサ Download PDF

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Description

本発明は、物、方法、又は製造方法に関する。または、本発明は、プロセス、マシン、マ
ニュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。例えば、本明
細書では、半導体装置、表示装置、蓄電装置、その駆動方法、及びその作製方法等につい
て説明する。本明細書では、半導体装置として、例えば、記憶回路、記憶回路を含むプロ
セッサ（代表的には、プログラマブル・ロジック・デバイス、ＣＰＵ、マイクロコントロ
ーラ）、及び同プロセッサを備えた電子機器等に関して説明される。
なお、本明細書において、半導体装置とは、半導体素子（トランジスタ、ダイオード等）
を含む回路を有する装置をいう。または、半導体装置とは、半導体特性を利用することで
機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、表示装置、発
光装置、及び電子機器等は、半導体装置に含まれている場合や、半導体装置を有する場合
がある。
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの
信号処理装置は、その用途によって多種多様な構成を有している。信号処理装置は、一般
的に、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシュ
メモリなど、各種の記憶回路が設けられている。レジスタは、演算処理やプログラムの実
行状態の保持などのために一時的にデータ信号を保持する役割を担っている。また、キャ
ッシュメモリは、演算装置とメインメモリの間に介在し、低速なメインメモリへのアクセ
スを減らして演算処理を高速化させることを目的として設けられている。
信号処理装置においてレジスタやキャッシュメモリ等の記憶回路は、メインメモリよりも
高速でデータ信号の書き込みを行う必要がある。よって、通常は、レジスタとしてフリッ
プ・フロップが、キャッシュメモリとしてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）等が用いられる。つまり、これらのレジスタ、キャッシュメモ
リ等には、電源電圧の供給が途絶えるとデータ信号を消失してしまう揮発性の記憶回路が
用いられている。
消費電力を抑えるため、データ信号の入出力が行われない期間において信号処理装置への
電源電圧の供給を一時的に停止するという方法が提案されている（例えば、特許文献１参
照）。特許文献１の方法では、レジスタ、キャッシュメモリ等の揮発性の記憶回路の周辺
に不揮発性の記憶回路を配置し、上記データ信号をその不揮発性の記憶回路に一時的に記
憶させる。こうして、信号処理装置において電源電圧の供給を停止する間も、レジスタ、
キャッシュメモリ等に記憶されたデータ信号は保持される。
また、信号処理装置において長時間の電源電圧の供給停止を行う際には、電源電圧の供給
停止の前に、揮発性の記憶回路内のデータ信号をハードディスク、フラッシュメモリ等の
外部記憶回路に移すことで、データ信号の消失を防ぐこともできる。
しかし、信号処理装置において電源電圧の供給を停止する間、揮発性の記憶回路の周辺に
配置した不揮発性の記憶回路へ揮発性の記憶回路に保存されているデータ信号を記憶させ
る方法では、これらの不揮発性の記憶回路として主に磁気素子や強誘電体が用いられてい
るため、信号処理装置の作製工程が複雑である。
また、信号処理装置において電源電圧の供給を停止する間、外部記憶回路に揮発性の記憶
回路のデータ信号を記憶させる方法では、外部記憶回路から揮発性の記憶回路にデータ信
号を戻すには時間を要する。よって、外部記憶回路によるデータ信号のバックアップは、
消費電力の低減を目的としたデータ信号の入出力が行われない短時間の電源電圧供給停止
には適さない。
そこで、特許文献２では、オフ状態におけるリーク電流が著しく小さいトランジスタ（例
えばチャネル形成領域に酸化物半導体を用いたトランジスタ）と、保持容量と、を上記不
揮発性の記憶回路の代わりに用いる記憶装置１４０（図９）が提案されている。図９の構
成では、チャネル形成領域がＳｉで形成されたトランジスタ（以下Ｓｉトランジスタと言
う。）を用いて構成された記憶回路１２１と、Ｓｉトランジスタで構成された選択回路１
３６と、酸化物半導体をチャネル形成領域に用いたトランジスタ（以下ＯＳトランジスタ
１０１と言う。）と、保持容量１０２と、を有し、ＯＳトランジスタ１０１のオフ状態に
おけるリーク電流が著しく小さいことを利用して、保持容量１０２に記憶した信号を、電
源が遮断されても保持出来る構成となっている。
この方法により、複雑な作製工程を必要とせず、消費電力を抑えることができる記憶装置
を提供することができる。特に、短時間であっても電源電圧供給停止により消費電力を抑
えることができる記憶装置を提供することができる。また、不揮発性の記憶回路の代わり
に、ＯＳトランジスタと保持容量を用いることで、書き換えによる特性劣化がないという
利点を有する。
特開平１０−０７８８３６号公報 特開２０１２−２５７２００号公報
図９の構成では、保持容量と接続される選択回路の入力端子には、Ｓｉトランジスタのゲ
ートが接続されている前提となっているが、選択回路の設計によっては、Ｓｉトランジス
タのソース又はドレインが接続されている場合もある。また、Ｓｉトランジスタのゲート
のリーク電流が十分に小さいことが前提となっているが、ＬＳＩの微細化が進み、設計に
おいてトランジスタのゲートのリーク電流が無視できない程度に大きくなってきている。
従って、図９の様な構成では、データを十分な時間にわたり保持することが困難になって
きている。
上述の課題に鑑み、開示される発明の一態様は、複雑な作製工程を必要とせず、消費電力
を抑えることができる記憶装置の提供を目的の一つとする。また、短時間の電源電圧供給
停止であっても消費電力を抑えることができる記憶装置の提供を目的の一つとする。特に
、Ｓｉトランジスタの微細化に伴いゲートリークが大きくなる場合においても、電源電圧
供給停止により消費電力を抑えることができる記憶装置の提供を目的の一つとする。
上記課題を解決するために、本発明の一態様は、第１のトランジスタ、第２のトランジス
タ及び保持容量を有する記憶回路を用いる。保持容量の一方の端子は、第１のトランジス
タのソース又はドレインの一方と、第２のトランジスタのソース又はドレインの一方に電
気的に接続される。当該第１のトランジスタ及び第２のトランジスタは、オフ状態におけ
るリーク電流が著しく小さいトランジスタ、例えばチャネル形成領域に酸化物半導体を用
いたトランジスタ（ＯＳトランジスタという。）を用いる。当該ＯＳトランジスタは、オ
フ状態におけるリーク電流が著しく小さいため、保持容量に保持された信号を長期間保つ
ことができる。また、このように第１のトランジスタ及び第２のトランジスタとしてＯＳ
トランジスタを用いた記憶回路は、書き換えによる特性劣化が無いという利点を有する。
本発明の一態様は、第１の記憶回路と、選択回路と第２の記憶回路を有する。第１の記憶
回路は、第１のトランジスタ、第２のトランジスタ及び保持容量を有する。保持容量の一
方の端子は、第１のトランジスタのソース又はドレインの一方と、第２のトランジスタの
ソース又はドレインの一方に電気的に接続される。当該第１のトランジスタ及び第２のト
ランジスタは、オフ状態におけるリーク電流が著しく小さいトランジスタ、例えばチャネ
ル形成領域に酸化物半導体を用いたトランジスタ（ＯＳトランジスタという。）を用いる
。当該ＯＳトランジスタは、オフ状態におけるリーク電流が著しく小さいため、保持容量
に保持された信号を長期間保つことができる。第２のトランジスタのソース又はドレイン
の他方は、選択回路の第２の入力端子に電気的に接続される。選択回路の出力端子は、第
２の記憶回路の入力端子に電気的に接続される。第１のトランジスタのソース又はドレイ
ンの他方は、選択回路の第１の入力端子又は第２の記憶回路の出力端子に電気的に接続さ
れる。
第２のトランジスタのソース又はドレインの他方と、選択回路の第２の入力端子は、バッ
ファ回路を介して、電気的に接続されていても良い。バッファ回路を設けることで、電源
電圧供給停止期間において、保持容量に保持された信号の電圧が減少した場合に、出力時
において電圧を補って正常な電圧として出力することが可能となる。バッファ回路を設け
、電圧を補うことができると、記憶装置の動作保証範囲を広げることができる。
第１のトランジスタのソース又はドレインの他方と選択回路の第１の入力端子又は第２の
記憶回路の出力端子はインバータ回路を介して、電気的に接続され、第２のトランジスタ
のソース又はドレインの他方と、選択回路の第２の入力端子は、インバータ回路を介して
、電気的に接続されていても良い。インバータ回路を設けることで、電源電圧供給停止期
間において、保持容量に保持された信号の電圧が減少した場合に、出力時において電圧を
補って正常な電圧として出力することが可能となる。インバータ回路を設け、電圧を補う
ことができると、記憶装置の動作保証範囲を広げることができる。
第２の記憶回路は、ラッチ回路又はフリップ・フロップ回路であってもよい。
選択回路及び第２の記憶回路は、第３のトランジスタ及び第４のトランジスタを有し、第
３のトランジスタ及び第４のトランジスタは、例えばＳｉをチャネル形成領域に用いたト
ランジスタを用いる。
開示される発明の一様態により、複雑な作製工程を必要とせず、消費電力を抑えることが
できる記憶装置を提供することができる。また、短時間であっても電源電圧供給停止によ
り消費電力を抑えることができる記憶装置を提供することができる。特に、Ｓｉトランジ
スタの微細化に伴いゲートリークが大きくなる場合に消費電力を抑えることができる効果
が大きい。
実施の形態に係る記憶装置の回路図。 実施の形態に係る記憶装置の動作を示すタイミングチャート。 実施の形態に係る記憶装置の回路図。 実施の形態に係る記憶装置の回路図。 実施の形態に係る記憶装置の回路図。 実施の形態に係る記憶装置に適用可能な記憶回路の構成を説明する回路図。 実施の形態に係る記憶装置に適用可能な記憶回路の構成を説明する回路図。 実施の形態に係る記憶装置の構成を説明する図。 従来の記憶装置の回路図。
以下、本明細書に開示された発明の実施の態様について、図面を参照して説明する。但し
、本明細書に開示された発明は多くの異なる態様で実施することが可能であり、本明細書
に開示された発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変
更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限
定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機
能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、説明を分かりやすくす
るために、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示す
る発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。なお、電
圧とは、ある電位と、基準の電位（例えばグランド電位）との電位差のことを示す場合が
多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可
能である。
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続
されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続され
ている場合とを含むものとする。
なお本明細書において、トランジスタのソース及びドレインが導通した状態を「オン状態
」とし、トランジスタのソース及びドレインが非導通である状態を「オフ状態」とする。
（実施の形態１）
＜図１に示す記憶装置の構成＞
本実施の形態では、本発明の一態様の記憶装置の構成について、図１を参照して説明する
。
図１に例示して説明する記憶装置２４０は、第１のトランジスタ２０１、第２のトランジ
スタ２０３及び保持容量２０２を有する記憶回路２２０、第３のトランジスタで構成され
た記憶回路２２１、第４のトランジスタで構成された選択回路２３６（マルチプレクサと
も言う。）を有している。
第１のトランジスタ２０１及び第２のトランジスタ２０３は、例えば酸化物半導体をチャ
ネル形成領域に用いたトランジスタ（ＯＳトランジスタ）を用いる。当該ＯＳトランジス
タはオフ状態におけるリーク電流が著しく小さいため、保持容量２０２に記憶した信号を
、電源が遮断されても保持出来る記憶回路２２０を構成することが可能である。このよう
に、第１のトランジスタ２０１及び第２のトランジスタ２０３としてＯＳトランジスタを
用いた記憶回路２２０は、書き換えによる特性劣化がないという利点を有する。当該酸化
物半導体については後述する。
第３のトランジスタ及び第４のトランジスタは、例えばＳｉをチャネル形成領域に用いた
トランジスタを用いる。当該Ｓｉは、単結晶Ｓｉまたは多結晶Ｓｉであってもよいが、特
に単結晶Ｓｉにチャネルが形成されるトランジスタは、駆動周波数が高く好適である。ま
た、Ｓｉに代えて、Ｇｅ、ＳｉＣなどの半導体、ＧａＡｓ、ＧａＰなどの化合物半導体を
用いても良い。
記憶回路２２０は、保持容量２０２の一方の端子が、第１のトランジスタ２０１のソース
又はドレインの一方及び第２のトランジスタ２０３のソース又はドレインの一方に電気的
に接続されている。保持容量２０２の他方の端子は、低電位（例えば接地電位ＧＮＤ）が
入力される。なお、第１のトランジスタ２０１のソース又はドレインの一方、第２のトラ
ンジスタ２０３のソース又はドレインの一方及び保持容量２０２の接続部分をノードＦＮ
とする。
第１のトランジスタ２０１のゲートには、制御信号ＯＳＧ１が入力され、第２のトランジ
スタ２０３のゲートには、制御信号ＯＳＧ２が入力される。
選択回路２３６の第１の入力端子に、第１のトランジスタ２０１のソース又はドレインの
他方が電気的に接続され、選択回路２３６の第２の入力端子に、第２のトランジスタ２０
３のソース又はドレインの他方が電気的に接続されている。選択回路２３６の出力端子は
、記憶回路２２１の入力端子に電気的に接続されている。
選択回路２３６は、選択信号ＲＣに応じて、入力された２つの信号のどちらかを選択し、
選択された信号を出力する。
選択回路２３６の第１の入力端子に、入力信号ＩＮが入力される。入力信号ＩＮは選択回
路２３６を介して、記憶回路２２１にて記憶される。記憶回路２２１は、電源電圧Ｖｘ（
図示しない。）が供給されている間のみデータ信号を保持できる揮発性の記憶回路である
。より具体的には、記憶回路２２１として、第４のトランジスタによって構成されたラッ
チ回路やフリップ・フロップ回路等を用いることができる。
＜記憶装置の駆動方法＞
図１に示す記憶装置２４０を、駆動させる場合のタイミングチャートを図２に示す。
＜通常動作期間（期間Ｔ１）＞
記憶装置２４０が通常に動作する期間を期間Ｔ１とする。
期間Ｔ１では、入力信号ＩＮは、選択回路２３６を介して、記憶回路２２１に入力され、
入力信号ＩＮは記憶回路２２１に保持される。
期間Ｔ１では、第１のトランジスタ２０１のゲートには、第１のトランジスタ２０１がオ
フ状態となる制御信号ＯＳＧ１が入力されている方が良い。保持容量２０２が負荷となら
ないため、記憶装置２４０の動作が高速に行え、消費電力の低減が出来る。
また期間Ｔ１では、ノードＦＮの電位は不定であって構わない。選択回路２３６により、
ノードＦＮからの信号は記憶回路２２１には伝わらない。
＜書き込み動作期間（期間Ｔ２）＞
記憶回路２２０に入力信号ＩＮを書き込む期間を、期間Ｔ２とする。また期間Ｔ２は、後
述する期間Ｔ３（電源電圧供給停止期間）の前の期間である。すなわち、電源電圧Ｖｘの
供給が停止する前に、記憶回路２２０に入力信号ＩＮが書き込まれる。
期間Ｔ２のはじめに、第１のトランジスタ２０１を制御する制御信号ＯＳＧ１が保持容量
２０２に入力信号ＩＮを十分に書き込める電圧となり、当該電圧が第１のトランジスタ２
０１のゲートに入力されると、第１のトランジスタ２０１のソース及びドレインが導通す
る（オン状態）。これにより、入力信号ＩＮが第１のトランジスタ２０１を介して保持容
量２０２に入力され、入力信号ＩＮは保持容量２０２によって保持される。このとき、後
の電源電圧Ｖｘの供給を停止する期間が短い場合には、第２のトランジスタ２０３はオン
状態である方が好ましい。第２のトランジスタ２０３と選択回路２３６の間のノードを入
力信号ＩＮと同じ電位にしておくことで、記憶装置２４０の動作が速く出来、こまめな電
源のオンオフに効果的である。また、後の電源電圧Ｖｘの供給を停止する期間が長い場合
には、第２のトランジスタ２０３はオン状態であってもオフ状態であっても構わない。保
持容量２０２に保持された信号は、第１のトランジスタ２０１及び第２のトランジスタ２
０３のオフ状態におけるリーク電流が著しく小さいため、電源電圧Ｖｘの供給を停止する
期間が長くても十分に長い時間保持される。当該保持容量２０２にデータ信号を十分に書
き込める電圧とは、ハイレベル電位（ＶＤＤ）でなくてもよいし、ハイレベル電位（ＶＤ
Ｄ）でもよい。
＜電源電圧供給停止期間（期間Ｔ３）＞
電源電圧Ｖｘの供給を停止する期間を期間Ｔ３とする。期間Ｔ３のはじめに、記憶装置２
４０への電源電圧Ｖｘの供給を停止する。また、第１のトランジスタ２０１を制御する制
御信号ＯＳＧ１をローレベル電位（ＶＳＳ）とする。これにより第１のトランジスタ２０
１をオフ状態とする。電源電圧Ｖｘの供給が停止すると、記憶回路２２１に保持されてい
たデータは消える。しかし、記憶回路２２１への電源電圧Ｖｘの供給が停止した後におい
ても、保持容量２０２に保持されている入力信号ＩＮは保持される。保持容量２０２に接
続されている第１のトランジスタ２０１及び第２のトランジスタ２０３はオフ状態におけ
るリーク電流が著しく小さいため、保持容量２０２によって保持された入力信号ＩＮを長
期間保つことができる。こうして、記憶装置２４０は電源電圧Ｖｘの供給が停止した後も
、入力信号ＩＮを保持する。期間Ｔ３は、記憶装置２４０への電源電圧Ｖｘの供給が停止
している期間に対応する。
上述のように第１のトランジスタ２０１及び第２のトランジスタ２０３はオフ状態におけ
るリーク電流が著しく小さいため、保持容量２０２によって保持された入力信号ＩＮを長
期間保つことができる。
＜電源電圧供給再開期間（期間Ｔ４）＞
電源電圧Ｖｘの供給を再開する期間を期間Ｔ４とする。期間Ｔ４のはじめに記憶装置２４
０への電源電圧Ｖｘの供給を再開する。この際、第１のトランジスタ２０１及び第２のト
ランジスタ２０３を制御する制御信号ＯＳＧ１及びＯＳＧ２はローレベル電位（ＶＳＳ）
であり、第１のトランジスタ２０１及び第２のトランジスタ２０３はオフ状態のままであ
る。そのため入力信号ＩＮは、保持容量２０２に保持されたままである。
＜読み出し動作期間（期間Ｔ５）＞
記憶回路２２０に書き込まれた入力信号ＩＮを読み出す期間を期間Ｔ５とする。期間Ｔ５
のはじめに、選択信号ＲＣ及び第２のトランジスタ２０３を制御する制御信号ＯＳＧ２が
ローレベル電位（ＶＳＳ）からハイレベル電位（ＶＤＤ）となる。選択回路２３６にハイ
レベル電位（ＶＤＤ）の選択信号ＲＣが入力され、第２のトランジスタ２０３にハイレベ
ル電位（ＶＤＤ）が入力され保持容量２０２に保持されていた入力信号ＩＮが記憶回路２
２１に入力される。記憶回路２２１に入力された入力信号ＩＮは、出力信号ＯＵＴとして
出力される。
読み出し動作期間である期間Ｔ５が終了すると、新たな期間Ｔ１（通常動作期間）が開始
され、新たな入力信号ＩＮが記憶装置２４０に入力される。
以上のように、記憶装置２４０の駆動において、期間Ｔ２（書き込み動作期間）で第１の
トランジスタ２０１のゲートにハイレベル電位（ＶＤＤ）が入力されることにより、第１
のトランジスタ２０１を介して入力信号ＩＮが保持容量２０２に保持される。
保持容量２０２は、第１のトランジスタ２０１及び第２のトランジスタ２０３に接続され
ており、第３のトランジスタ又は第４のトランジスタのゲートには直接接続されていない
ため、第３のトランジスタ又は第４のトランジスタのゲートのリーク電流が大きい場合で
も、第１のトランジスタ２０１及び第２のトランジスタ２０３のオフ状態におけるリーク
電流が著しく小さいため、保持容量２０２によって保持された入力信号ＩＮを長期間保つ
ことができる。
以上により、長時間の電源電圧の供給停止であっても入力信号を保持し、短時間であって
も電源電圧供給停止により消費電力を抑えることができる記憶装置を提供することができ
る。特に、Ｓｉトランジスタの微細化に伴いゲートリークが大きくなる場合に消費電力を
抑えることができる効果が大きい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態２）
本実施の形態では、本発明の一態様の記憶装置の構成について、図１とは異なる記憶装置
の構成について、図３を参照して説明する。
図３（Ａ）は、第２のトランジスタ２０３のソース又はドレインの他方と、選択回路２３
６との間に、バッファ回路２０４を設けた場合である。その他の構成は、上記実施の形態
１と同様である。当該バッファ回路２０４を設けることで、電源電圧供給停止期間におい
て、保持容量２０２に保持された入力信号ＩＮの電圧が減少した場合に、出力時において
当該電圧を補って正常な電圧として出力することが可能となる。当該バッファ回路２０４
を設け、上記電圧を補うことができると、記憶装置２４０の動作保証範囲を広げることが
できる。
図３（Ｂ）は、第１のトランジスタ２０１のソース又はドレインの他方と、選択回路２３
６との間に、インバータ回路２０５を設け、第２のトランジスタ２０３のソース又はドレ
インの他方と、選択回路２３６との間に、インバータ回路２０６を設けた場合である。そ
の他の構成は、上記実施の形態１と同様である。図３（Ａ）のバッファ回路２０４を設け
た場合と同様に、電源電圧供給停止期間において、保持容量２０２に保持された入力信号
ＩＮの電圧が減少した場合に、出力時において当該電圧を補って正常な電圧として出力す
ることが可能となる。当該インバータ回路２０５、インバータ回路２０６を設け、上記電
圧を補うことができると、記憶装置２４０の動作保証範囲を広げることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態３）
本実施の形態では、本発明の一態様の記憶装置の構成について、図１、図３とは異なる記
憶装置の構成について、図４、図５を参照して説明する。
図４（Ａ）は、第１のトランジスタ２０１のソース又はドレインの他方が記憶回路２２１
の出力端子と電気的に接続されている。その他の構成は、上記実施の形態１と同様である
。但し、記憶回路２２１の構成として、記憶回路２２１の入力端子に入力される入力信号
ＩＮの電位と同じレベルの電位が出力信号ＯＵＴとして出力端子に出力される場合である
。
保持容量２０２は、第１のトランジスタ２０１及び第２のトランジスタ２０３に接続され
ており、第３のトランジスタ又は第４のトランジスタのゲートには直接接続されていない
ため、第３のトランジスタ又は第４のトランジスタのゲートのリーク電流が大きい場合で
も、第１のトランジスタ２０１及び第２のトランジスタ２０３のオフ状態におけるリーク
電流が著しく小さいため、保持容量２０２によって保持された出力信号ＯＵＴを長期間保
つことができる。
図４（Ｂ）は、第２のトランジスタ２０３のソース又はドレインの他方と、選択回路２３
６との間に、バッファ回路２０４を設けた場合である。その他の構成は、上記図４（Ａ）
と同様である。当該バッファ回路２０４を設けることで、電源電圧供給停止期間において
、保持容量２０２に保持された出力信号ＯＵＴの電圧が減少した場合に、出力時において
当該電圧を補って正常な電圧として出力することが可能となる。当該バッファ回路２０４
を設け、上記電圧を補うことができると、記憶装置２４０の動作保証範囲を広げることが
できる。
図４（Ｃ）は、第１のトランジスタ２０１のソース又はドレインの他方と、記憶回路２２
１との間に、インバータ回路２０５を設け、第２のトランジスタ２０３のソース又はドレ
インの他方と、選択回路２３６との間に、インバータ回路２０６を設けた場合である。そ
の他の構成は、上記図４（Ａ）と同様である。図４（Ｂ）のバッファ回路２０４を設けた
場合と同様に、電源電圧供給停止期間において、保持容量２０２に保持された出力信号Ｏ
ＵＴの電圧が減少した場合に、出力時において当該電圧を補って正常な電圧として出力す
ることが可能となる。当該インバータ回路２０５、インバータ回路２０６を設け、上記電
圧を補うことができると、記憶装置２４０の動作保証範囲を広げることができる。
図５（Ａ）は、第１のトランジスタ２０１のソース又はドレインの他方がインバータ回路
２０５を介して記憶回路２２１の出力端子と電気的に接続されている。その他の構成は、
上記実施の形態１と同様である。但し、記憶回路２２１の構成として、記憶回路２２１の
入力端子に入力される入力信号ＩＮの電位と異なるレベルの電位（入力信号ＩＮがハイレ
ベル電位の場合ローレベル電位となり、入力信号ＩＮがローレベル電位の場合ハイレベル
電位となる。）が出力信号ＯＵＴとして出力端子に出力される場合である。
保持容量２０２は、第１のトランジスタ２０１及び第２のトランジスタ２０３に接続され
ており、第３のトランジスタ又は第４のトランジスタのゲートには直接接続されていない
ため、第３のトランジスタ又は第４のトランジスタのゲートのリーク電流が大きい場合で
も、第１のトランジスタ２０１及び第２のトランジスタ２０３のオフ状態におけるリーク
電流が著しく小さいため、保持容量２０２によって保持された出力信号ＯＵＴを長期間保
つことができる。
図５（Ｂ）は、第１のトランジスタ２０１のソース又はドレインの他方が記憶回路２２１
の出力端子と電気的に接続され、第２のトランジスタ２０３のソース又はドレインの他方
と、選択回路２３６との間に、インバータ回路２０６を設けた場合である。その他の構成
は、上記実施の形態１と同様である。但し、記憶回路２２１の構成として、記憶回路２２
１の入力端子に入力される入力信号ＩＮの電位と異なるレベルの電位（入力信号ＩＮがハ
イレベル電位の場合ローレベル電位となり、入力信号ＩＮがローレベル電位の場合ハイレ
ベル電位となる。）が出力信号ＯＵＴとして出力端子に出力される場合である。当該イン
バータ回路２０６を設けることで、電源電圧供給停止期間において、保持容量２０２に保
持された出力信号ＯＵＴの電圧が減少した場合に、出力時において当該電圧を補って正常
な電圧として出力することが可能となる。当該インバータ回路２０６を設け、上記電圧を
補うことができると、記憶装置２４０の動作保証範囲を広げることができる。
図５（Ｃ）は、第１のトランジスタ２０１のソース又はドレインの他方がインバータ回路
２０５を介して記憶回路２２１の出力端子と電気的に接続され、第２のトランジスタ２０
３のソース又はドレインの他方と、選択回路２３６との間に、バッファ回路２０４を設け
た場合である。その他の構成は、上記実施の形態１と同様である。但し、記憶回路２２１
の構成として、記憶回路２２１の入力端子に入力される入力信号ＩＮの電位と異なるレベ
ルの電位（入力信号ＩＮがハイレベル電位の場合ローレベル電位となり、入力信号ＩＮが
ローレベル電位の場合ハイレベル電位となる。）が出力信号ＯＵＴとして出力端子に出力
される場合である。当該バッファ回路２０４を設けることで、電源電圧供給停止期間にお
いて、保持容量２０２に保持された出力信号ＯＵＴの電圧が減少した場合に、出力時にお
いて当該電圧を補って正常な電圧として出力することが可能となる。当該バッファ回路２
０４を設け、上記電圧を補うことができると、記憶装置２４０の動作保証範囲を広げるこ
とができる。
また、記憶装置２４０は信号処理装置内で様々な回路が異なる様態により接続されて用い
られている。したがって、記憶装置２４０に入力される入力信号ＩＮが安定するまでの時
間にばらつきが生じる可能性がある。第１のトランジスタ２０１のソース又はドレインの
他方を記憶回路２２１の入力端子側に電気的に接続する構成の場合、保持容量２０２への
充電時間を一定にすると、保持容量２０２に書き込まれた電圧がばらつく可能性がある。
また、書き込みによる電圧のばらつきを抑えるためには、記憶装置２４０に接続されてい
る様々な回路の構成を考慮し、充電時間はマージンを持たせて設定する必要がある。第１
のトランジスタ２０１のソース又はドレインの他方が記憶回路２２１の出力端子と電気的
に接続される構成とすることで、記憶装置２４０の構成が一定となるため、書き込みによ
る電位のばらつきを抑えることが出来る。また、異なる回路が接続されている記憶装置２
４０であっても、保持容量２０２への充電時間はそれぞれに接続されている回路を考慮す
ることなく一定にすることが出来る。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態４）
本実施の形態では、本発明の一態様の記憶装置の記憶回路２２１に適用可能な揮発性のラ
ッチ回路、フリップ・フロップ回路の構成の一例について、図６、図７を参照して説明す
る。
図６は本発明の一態様の半導体装置に適用可能な揮発性のラッチ回路の構成の一例を説明
する回路図である。インバータ回路２０７、インバータ回路２０８、クロックドインバー
タ回路２１１及びアナログスイッチ回路２１３で構成される。インバータ回路２０７の入
力端子は、記憶回路２２１の入力端子に接続され、インバータ回路２０７の出力端子は、
アナログスイッチ回路２１３の入力端子に接続される。インバータ回路２０８の入力端子
は、アナログスイッチ回路２１３の出力端子に接続され、インバータ回路２０８の出力端
子は、記憶回路２２１の出力端子に接続される。クロックドインバータ回路２１１の入力
端子は、インバータ回路２０８の出力端子に接続され、クロックドインバータ回路２１１
の出力端子はインバータ回路２０８の入力端子に接続される。
図７は本発明の一態様の半導体装置に適用可能な揮発性のフリップ・フロップ回路の構成
の一例を説明する回路図である。インバータ回路２０７、インバータ回路２０８、インバ
ータ回路２０９、インバータ回路２１０、クロックドインバータ回路２１１、クロックド
インバータ回路２１２、アナログスイッチ回路２１３及びアナログスイッチ回路２１４で
構成される。インバータ回路２０７の入力端子は、記憶回路２２１の入力端子に接続され
、インバータ回路２０７の出力端子は、アナログスイッチ回路２１３の入力端子に接続さ
れる。インバータ回路２０８の入力端子は、アナログスイッチ回路２１３の出力端子に接
続され、インバータ回路２０８の出力端子は、アナログスイッチ回路２１４の入力端子に
接続される。クロックドインバータ回路２１１の入力端子は、インバータ回路２０８の出
力端子に接続され、クロックドインバータ回路２１１の出力端子はインバータ回路２０８
の入力端子に接続される。インバータ回路２０９の入力端子は、アナログスイッチ回路２
１４の出力端子に接続され、インバータ回路２０９の出力端子は、インバータ回路２１０
の入力端子に接続される。クロックドインバータ回路２１２の入力端子は、インバータ回
路２０９の出力端子に接続され、クロックドインバータ回路２１２の出力端子はインバー
タ回路２０９の入力端子に接続される。インバータ回路２１０の出力端子は、記憶回路２
２１の出力端子に接続される。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置に適用可能なトランジスタのうち、オフ
状態におけるリーク電流が著しく小さいトランジスタについて、そのチャネル形成領域に
用いることができる半導体について説明する。
具体的には、本実施の形態で説明する酸化物半導体をチャネル形成領域に備え、オフ状態
におけるリーク電流が著しく小さいトランジスタ（ＯＳトランジスタ）は、実施の形態６
で説明するトランジスタに適用できる。
エネルギーギャップが３．０ｅＶ以上と大きな酸化物半導体を適切な条件で加工し、その
キャリア密度を十分に低減して得られた酸化物半導体層が適用されたトランジスタは、オ
フ状態でのソースとドレイン間のリーク電流（オフ電流）を、従来のシリコンを用いたト
ランジスタと比較して極めて低いものとすることができる。
＜酸化物半導体＞
また、用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ
）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それ
らに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ
（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）、ジ
ルコニウム（Ｚｒ）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ラ
ンタノイド（例えば、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））か
ら選ばれた一種、または複数種が含まれていることが好ましい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化
物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、
Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉ
ｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ
−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−
Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙ
ｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−
Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化
物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−
Ａｌ−Ｚｎ系酸化物を用いることができる。
ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物
という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の
金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた
一の金属元素または複数の金属元素、若しくは上記のスタビライザーとしての元素を示す
。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）
で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ
：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸
化物を用いるとよい。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ
Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。
非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよ
りも欠陥準位密度が高い。
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、
ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を
、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未
満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、
非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜
は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導
体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、膜中における原子配列が不
規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有
さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の
混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物
半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質
酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層
構造を有してもよい。
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルま
たは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部
間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜
の一例としては、ＣＡＡＣ−ＯＳ膜がある。
＜ＣＡＡＣ−ＯＳ膜＞
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う
。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」と
は、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、
８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
＜ＣＡＡＣ−ＯＳ膜を形成する方法＞
酸化物半導体膜として、ＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を形成す
る方法としては、三つ挙げられる。
一つめは、成膜温度を２００℃以上４５０℃以下として酸化物半導体膜の成膜を行うこと
で、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法
線ベクトルに平行な方向に揃った結晶部を形成する方法である。
二つめは、酸化物半導体膜を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理
を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまた
は表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
三つめは、一層目の酸化物半導体膜を薄く成膜した後、２００℃以上７００℃以下の熱処
理を行い、さらに二層目の酸化物半導体膜の成膜を行うことで、酸化物半導体膜に含まれ
る結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃
った結晶部を形成する方法である。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを
用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが
衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ
−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離する
ことがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基
板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットにつ
いて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後
、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ
−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで
、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２
：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。
なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲ
ットによって適宜変更すればよい。
以上がＣＡＡＣ−ＯＳ膜の説明である。
＜脱水化処理（脱水素化処理）、加酸素化処理（過酸素化処理）＞
酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜か
ら、水素、または水分を除去して不純物が極力含まれないように高純度化し、脱水化処理
（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加え
る処理を行うことが好ましい。また、本明細書等において、酸化物半導体膜に酸素を供給
する場合を、加酸素化処理、または過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が
除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化または
ｉ型に限りなく近い酸化物半導体膜とすることができる。このような酸化物半導体膜中に
は、ドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア濃度は１×１０
１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１
１／ｃｍ３未満、より好ましくは１．４５×１０１０／ｃｍ３未満となる。
またこのように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸
素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層を備える
トランジスタは、極めて優れたオフ電流特性を実現できる。例えば、室温（２５℃）での
オフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ（１ｚＡ（
ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ以下となる。また、
８５℃では、１００ｚＡ（１×１０−１９Ａ）以下、望ましくは１０ｚＡ（１×１０−２
０Ａ）以下となる。このように、ｉ型（真性）化または実質的にｉ型化された酸化物半導
体層を用いることで、極めて優れたオフ電流特性のトランジスタを得ることができる。
（実施の形態６）
本実施の形態では、本発明の一態様の記憶装置に適用可能な構成について、図８を参照し
て説明する。図８は本発明の一態様の記憶装置の構成を説明する断面模式図であり、具体
的には、オフ状態におけるリーク電流が著しく低いトランジスタと容量素子とを備える記
憶回路の一部が、ＣＭＯＳプロセスで形成された他の回路の一部の上層に設けられている
。
なお、当該オフ状態におけるリーク電流が著しく低いトランジスタは、実施の形態５にお
いて説明する半導体を、チャネルが形成される領域に備える。
図８に例示して説明する記憶装置は、オフ状態におけるリーク電流が著しく低いトランジ
スタ３０３と容量素子３０２とを備える記憶回路２２０の一部が、ＣＭＯＳプロセスで形
成されるトランジスタ３０１を含む選択回路２３６又は記憶回路２２１の上層に設けられ
ている。具体的には、元素周期表における第１４族の半導体（シリコンなど）を含有する
半導体層を含むトランジスタ３０１と、チャネルが形成される酸化物半導体層を含むトラ
ンジスタ３０３と、容量素子３０２を有する。また、半導体層３１１と、絶縁層３１４と
、導電層３１５と、絶縁層３１６と、絶縁層３１７と、接続層３１８と、導電層３１９ａ
、導電層３１９ｂ、及び導電層３１９ｃと、絶縁層３２０と、接続層３２１と、半導体層
３３１と、絶縁層３３３と、導電層３３４と、導電層３３６ａ及び導電層３３６ｂと、導
電層３３８と、絶縁層３３９と、接続層３４１と、導電層３４２と、を含む。
このような構成とすることにより、トランジスタ３０３及び容量素子３０２を、他の回路
（例えば、記憶回路２２１や選択回路２３６など）に重ねて形成できるため、記憶装置の
占有面積の増大を抑制できる。
以下に、本発明の一態様の半導体装置を構成する個々の要素について説明する。
＜ＣＭＯＳプロセスで形成されるトランジスタを含む層＞
半導体層３１１は、領域３１３ａ及び領域３１３ｂを有する。また、半導体層３１１の一
部の領域に設けられた絶縁層３１２により、隣接するトランジスタが電気的に分離されて
いる。
半導体層３１１としては、例えば半導体基板を用いることができる。また、別の基板の上
に設けられた半導体を半導体層３１１として用いることもできる。
領域３１３ａ及び領域３１３ｂは、互いに離間して設けられ、ｎ型またはｐ型の導電型を
付与するドーパントが添加された領域である。領域３１３ａ及び領域３１３ｂは、トラン
ジスタのソース領域又はドレイン領域としての機能を有する。また、領域３１３ａ及び領
域３１３ｂは、それぞれ接続層３１８を介して導電層３１９ａまたは導電層３１９ｂに電
気的に接続されている。
トランジスタ３０１がｎチャネル型のトランジスタの場合は、上記ドーパントとして、ｎ
型の導電性を付与する元素を用いる。一方、ｐチャネル型のトランジスタの場合には、ｐ
型の導電性を付与する元素を用いる。
なお、領域３１３ａ及び３１３ｂの一部に低濃度領域を設けてもよい。このとき低濃度領
域の深さは、それ以外の領域の深さより小さくてもよいが、これに限定されない。
絶縁層３１４は、絶縁層３１２に挟まれた半導体層３１１の領域の上に設けられる。絶縁
層３１４は、トランジスタ３０１のゲート絶縁層としての機能を有する。
絶縁層３１４としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸
化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化ア
ルミニウム、酸化ハフニウム、有機絶縁材料（例えばポリイミド又はアクリルなど）など
の材料の層を用いることができる。また、絶縁層３１４に適用可能な材料を積層して絶縁
層３１４を構成してもよい。
導電層３１５は、絶縁層３１４を介して半導体層３１１に重畳する。導電層３１５に重畳
する半導体層３１１の領域がトランジスタ３０１のチャネル形成領域になる。導電層３１
５は、トランジスタ３０１のゲートとしての機能を有する。
導電層３１５としては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、
タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又
はこれらを主成分とする合金材料の層を用いることができる。また、導電層３１５に適用
可能な材料を積層して導電層３１５を構成することもできる。
絶縁層３１６は、絶縁層３１４の上に設けられ、導電層３１５における、互いに対向する
一対の側面に接して設けられる。
絶縁層３１７は、導電層３１５、絶縁層３１６の上に設けられる。
絶縁層３１６、絶縁層３１７としては、上述した絶縁層３１４に適用可能な材料のうち、
絶縁層３１４に適用した材料と同じ材料の層又は異なる材料の層を用いることができる。
また、絶縁層３１６及び絶縁層３１７に適用可能な材料を積層して、絶縁層３１６又は絶
縁層３１７を構成することもできる。
接続層３１８は、絶縁層３１７に設けられた開口部を埋めるようにして設けられ、領域３
１３ａ又は領域３１３ｂと電気的に接続される。
導電層３１９ａ、導電層３１９ｂ、及び導電層３１９ｃは、絶縁層３１７上に設けられる
。導電層３１９ａは接続層３１８を介して領域３１３ａと電気的に接続する。導電層３１
９ｂは接続層３１８を介して領域３１３ｂと電気的に接続する。また導電層３１９ｃは図
示しない接続層３１８を介して導電層３１５と電気的に接続する。
接続層３１８、並びに導電層３１９ａ、導電層３１９ｂ、及び導電層３１９ｃとしては、
上述した導電層３１５に適用可能な材料のうち、導電層３１５に適用した材料と同じ材料
の層又は異なる材料の層を用いることができる。また、接続層３１８、並びに導電層３１
９ａ、導電層３１９ｂ、及び導電層３１９ｃに適用可能な材料を積層して、接続層３１８
、並びに導電層３１９ａ、導電層３１９ｂ、及び導電層３１９ｃを構成することもできる
。
絶縁層３２０は、絶縁層３１７、並びに導電層３１９ａ、導電層３１９ｂ、及び導電層３
１９ｃ上に設けられる。絶縁層３２０の構成としては、絶縁層３１７と同様の構成を用い
ることができる。
接続層３２１は、絶縁層３２０に設けられた開口部を埋めるようにして設けられ、導電層
３１９ｃと電気的に接続される。接続層３２１の構成としては、接続層３１８と同様の構
成を用いることができる。
＜オフ状態におけるリーク電流が著しく低いトランジスタと容量素子を含む層＞
半導体層３３１は、絶縁層３２０の上に設けられる。半導体層３３１としては、実施の形
態５において説明する半導体を用いることができる。
なお、半導体層３３１の導電層３３６ａ及び導電層３３６ｂと重なる領域にドーパントが
添加された領域を設けてもよい。ドーパントとしては、１５族元素（代表的には窒素（Ｎ
）、リン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニ
ウム（Ａｌ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉ
ｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから
選択される一以上を用いることができる。なお、当該領域は必ずしも設けなくともよい。
導電層３３６ａ及び導電層３３６ｂはそれぞれ互いに離間して設けられ、半導体層３３１
に電気的に接続される。導電層３３６ａおよび導電層３３６ｂは、トランジスタのソース
電極またはドレイン電極として機能する。また、導電層３３６ｂは接続層３２１と電気的
に接続される。また、導電層３３６ａは、容量素子３０２の一方の電極としても機能する
。
導電層３３６ａ及び導電層３３６ｂとしては、アルミニウム（Ａｌ）、クロム（Ｃｒ）、
銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（
Ｗ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）などの金属、または、上述した金属元素
を成分とする合金、上述した金属元素を組み合わせた合金、上述した金属元素の窒化物な
どを用いて形成することができる。また、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、ジ
ルコニウム（Ｚｒ）、ベリリウム（Ｂｅ）などの金属元素を用いてもよい。
絶縁層３３３は、半導体層３３１、導電層３３６ａ、導電層３３６ｂの上に設けられる。
また絶縁層３３３は、トランジスタのゲート絶縁層としての機能を有する。また、絶縁層
３３３は、容量素子３０２の誘電層としての機能をも有する。
絶縁層３３３としては、例えば窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニ
ウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒
化シリコン、酸化タンタル、または酸化ランタンから選ばれた材料を、単層でまたは積層
して形成することができる。
また、絶縁層３３３として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加された
ハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネー
ト（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料
を用いることで、実質的な（例えば、酸化シリコン換算の）ゲート絶縁膜の厚さを変えな
いまま、物理的なゲート絶縁膜を厚くすることにより、ゲートリークを低減できる。さら
には、ｈｉｇｈ−ｋ材料と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化
シリコン、酸化アルミニウム、酸化窒化アルミニウム、及び酸化ガリウムのいずれか一以
上との積層構造とすることができる。
導電層３３４は、絶縁層３３３を介して半導体層３３１に重畳する。導電層３３４は、ト
ランジスタのゲートとしての機能を有する。また導電層３３４の一部が導電層３３６ａ及
び３３６ｂと重畳して設けられることが好ましい。
導電層３３４としては、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル
（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ
）、スカンジウム（Ｓｃ）から選ばれた金属、または上述した金属元素を成分とする合金
、上述した金属元素を組み合わせた合金、上述した金属元素の窒化物などを用いて形成す
ることができる。また、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ
）、ベリリウム（Ｂｅ）などの金属元素を用いてもよい。
また、導電層３３４は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリ
コンを含むアルミニウムを用いた単層構造、アルミニウム上にチタンを積層する二層構造
、窒化チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを積層する二
層構造、窒化タンタル上にタングステンを積層する二層構造、Ｃｕ−Ｍｇ−Ａｌ合金上に
Ｃｕを積層する二層構造、チタンと、そのチタン上にアルミニウムを積層し、さらにその
上にチタンを形成する三層構造などがある。
また、導電層３３４は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したイ
ンジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記
透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
また、導電層３３４と半導体層３３１に重畳し、かつ、導電層３３４と絶縁層３３３に接
して、酸化ガリウムや、窒素を含むインジウムガリウム亜鉛酸化物や、窒素を含むインジ
ウム錫酸化物や、窒素を含むインジウムガリウム酸化物や、窒素を含むインジウム亜鉛酸
化物や、窒素を含む酸化錫や、窒素を含むインジウム酸化物や、金属窒化物（ＩｎＮ、Ｚ
ｎＮなど）を形成してもよい。
これらの材料は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、絶縁層３３３
を介して半導体層３３１と重畳させることで、トランジスタのしきい値電圧をプラスにす
ることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含
むＩｎ−Ｇａ−Ｚｎ−Ｏを用いる場合、少なくとも半導体層３３１より高い窒素濃度、具
体的には窒素濃度が７原子％以上のＩｎ−Ｇａ−Ｚｎ−Ｏを用いる。
導電層３３８は、絶縁層３３３を介して導電層３３６ａ上に設けられる。
ここで、導電層３３６ａ、絶縁層３３３、及び導電層３３８により容量素子３０２が形成
される。
絶縁層３３９は、絶縁層３３３、導電層３３４及び導電層３３８の上に設けられる。
絶縁層３３９には、絶縁層３１７と同様の材料を用いることができる。
接続層３４１は、絶縁層３３９に設けられた開口部を埋めるように設けられ、導電層３３
８と電気的に接続する。
接続層３４１は、接続層３１８と同様の構成とすることができる。
導電層３４２は、絶縁層３３９上に設けられる。導電層３４２は接続層３４１を介して導
電層３３８と電気的に接続する。
導電層３４２は、導電層３１９ａ、導電層３１９ｂ、及び導電層３１９ｃと同様の構成と
することができる。
図８におけるオフ状態におけるリーク電流が著しく低いトランジスタの構造は、所謂トッ
プゲート構造であるが、所謂ボトムゲート構造としても良い。また、半導体層の上に導電
層が設けられている所謂トップコンタクト構造であるが、導電層の上に半導体層を設ける
所謂ボトムコンタクト構造としても良い。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
１０１ ＯＳトランジスタ
１０２ 保持容量
１２１ 記憶回路
１３６ 選択回路
１４０ 記憶装置
２０１ トランジスタ
２０２ 保持容量
２０３ トランジスタ
２０４ バッファ回路
２０５ インバータ回路
２０６ インバータ回路
２０７ インバータ回路
２０８ インバータ回路
２０９ インバータ回路
２１０ インバータ回路
２１１ クロックドインバータ回路
２１２ クロックドインバータ回路
２１３ アナログスイッチ回路
２１４ アナログスイッチ回路
２２０ 記憶回路
２２１ 記憶回路
２３６ 選択回路
２４０ 記憶装置
３０１ トランジスタ
３０２ 容量素子
３０３ トランジスタ
３１１ 半導体層
３１２ 絶縁層
３１３ａ 領域
３１３ｂ 領域
３１４ 絶縁層
３１５ 導電層
３１６ 絶縁層
３１７ 絶縁層
３１８ 接続層
３１９ａ 導電層
３１９ｂ 導電層
３１９ｃ 導電層
３２０ 絶縁層
３２１ 接続層
３３１ 半導体層
３３３ 絶縁層
３３４ 導電層
３３６ａ 導電層
３３６ｂ 導電層
３３８ 導電層
３３９ 絶縁層
３４１ 接続層
３４２ 導電層

Claims (12)

  1. 選択回路と、記憶回路と、第１のトランジスタと、第２のトランジスタと、保持容量と、を有し、
    前記選択回路の第１の入力端子には、信号が入力され、
    前記選択回路の第２の入力端子は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記保持容量と電気的に接続され、
    前記選択回路の出力端子は、前記記憶回路の入力端子と電気的に接続され、
    前記記憶回路の出力端子は、前記第２のトランジスタを介して前記保持容量と電気的に接続され、
    前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有することを特徴とする記憶装置。
  2. 選択回路と、フリップ・フロップ回路を含む第１の回路と、第１のトランジスタと、第２のトランジスタと、保持容量と、を有し、
    前記選択回路の第１の入力端子には、信号が入力され、
    前記選択回路の第２の入力端子は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記保持容量と電気的に接続され、
    前記選択回路の出力端子は、前記第１の回路の入力端子と電気的に接続され、
    前記第１の回路の出力端子は、前記第２のトランジスタを介して前記保持容量と電気的に接続され、
    前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有することを特徴とする記憶装置。
  3. 選択回路と、ラッチ回路を含む第１の回路と、第１のトランジスタと、第２のトランジスタと、保持容量と、を有し、
    前記選択回路の第１の入力端子には、信号が入力され、
    前記選択回路の第２の入力端子は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記保持容量と電気的に接続され、
    前記選択回路の出力端子は、前記第１の回路の入力端子と電気的に接続され、
    前記第１の回路の出力端子は、前記第２のトランジスタを介して前記保持容量と電気的に接続され、
    前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有することを特徴とする記憶装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記選択回路は、第３のトランジスタを有し、
    前記第３のトランジスタのチャネル形成領域は、Ｓｉ、Ｇｅ、Ｓｉｃ、ＧａＡｓ、又はＧａＰを有することを特徴とする記憶装置。
  5. 選択回路と、記憶回路と、第１のトランジスタと、第２のトランジスタと、保持容量と、を有し、
    前記選択回路の第１の入力端子には、信号が入力され、
    前記選択回路の第２の入力端子は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記保持容量と電気的に接続され、
    前記選択回路の出力端子は、前記記憶回路の入力端子と電気的に接続され、
    前記記憶回路の出力端子は、前記第２のトランジスタを介して前記保持容量と電気的に接続され、
    前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有することを特徴とする信号処理装置。
  6. 選択回路と、フリップ・フロップ回路を含む第１の回路と、第１のトランジスタと、第２のトランジスタと、保持容量と、を有し、
    前記選択回路の第１の入力端子には、信号が入力され、
    前記選択回路の第２の入力端子は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記保持容量と電気的に接続され、
    前記選択回路の出力端子は、前記第１の回路の入力端子と電気的に接続され、
    前記第１の回路の出力端子は、前記第２のトランジスタを介して前記保持容量と電気的に接続され、
    前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有することを特徴とする信号処理装置。
  7. 選択回路と、ラッチ回路を含む第１の回路と、第１のトランジスタと、第２のトランジスタと、保持容量と、を有し、
    前記選択回路の第１の入力端子には、信号が入力され、
    前記選択回路の第２の入力端子は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記保持容量と電気的に接続され、
    前記選択回路の出力端子は、前記第１の回路の入力端子と電気的に接続され、
    前記第１の回路の出力端子は、前記第２のトランジスタを介して前記保持容量と電気的に接続され、
    前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有することを特徴とする信号処理装置。
  8. 請求項５乃至請求項７のいずれか一項において、
    前記選択回路は、第３のトランジスタを有し、
    前記第３のトランジスタのチャネル形成領域は、Ｓｉ、Ｇｅ、Ｓｉｃ、ＧａＡｓ、又はＧａＰを有することを特徴とする信号処理装置。
  9. 選択回路と、記憶回路と、第１のトランジスタと、第２のトランジスタと、保持容量と、を有し、
    前記選択回路の第１の入力端子には、信号が入力され、
    前記選択回路の第２の入力端子は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記保持容量と電気的に接続され、
    前記選択回路の出力端子は、前記記憶回路の入力端子と電気的に接続され、
    前記記憶回路の出力端子は、前記第２のトランジスタを介して前記保持容量と電気的に接続され、
    前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有することを特徴とするプロセッサ。
  10. 選択回路と、フリップ・フロップ回路を含む第１の回路と、第１のトランジスタと、第２のトランジスタと、保持容量と、を有し、
    前記選択回路の第１の入力端子には、信号が入力され、
    前記選択回路の第２の入力端子は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記保持容量と電気的に接続され、
    前記選択回路の出力端子は、前記第１の回路の入力端子と電気的に接続され、
    前記第１の回路の出力端子は、前記第２のトランジスタを介して前記保持容量と電気的に接続され、
    前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有することを特徴とするプロセッサ。
  11. 選択回路と、ラッチ回路を含む第１の回路と、第１のトランジスタと、第２のトランジスタと、保持容量と、を有し、
    前記選択回路の第１の入力端子には、信号が入力され、
    前記選択回路の第２の入力端子は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記保持容量と電気的に接続され、
    前記選択回路の出力端子は、前記第１の回路の入力端子と電気的に接続され、
    前記第１の回路の出力端子は、前記第２のトランジスタを介して前記保持容量と電気的に接続され、
    前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有することを特徴とするプロセッサ。
  12. 請求項９乃至請求項１１のいずれか一項において、
    前記選択回路は、第３のトランジスタを有し、
    前記第３のトランジスタのチャネル形成領域は、Ｓｉ、Ｇｅ、Ｓｉｃ、ＧａＡｓ、又はＧａＰを有することを特徴とするプロセッサ。
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US (2) US9293186B2 (ja)
JP (6) JP2014199709A (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101926336B1 (ko) * 2010-02-05 2019-03-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI562142B (en) * 2011-01-05 2016-12-11 Semiconductor Energy Lab Co Ltd Storage element, storage device, and signal processing circuit
JP6368155B2 (ja) * 2013-06-18 2018-08-01 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
JP6521643B2 (ja) 2014-01-24 2019-05-29 株式会社半導体エネルギー研究所 半導体装置
TWI646782B (zh) 2014-04-11 2019-01-01 日商半導體能源研究所股份有限公司 保持電路、保持電路的驅動方法以及包括保持電路的半導體裝置
WO2016055913A1 (en) 2014-10-10 2016-04-14 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, processing unit, electronic component, and electronic device
US9438234B2 (en) * 2014-11-21 2016-09-06 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device including logic circuit
JP6676354B2 (ja) * 2014-12-16 2020-04-08 株式会社半導体エネルギー研究所 半導体装置
US10177142B2 (en) * 2015-12-25 2019-01-08 Semiconductor Energy Laboratory Co., Ltd. Circuit, logic circuit, processor, electronic component, and electronic device
JP6361686B2 (ja) 2016-04-22 2018-07-25 トヨタ自動車株式会社 燃料電池システム
US9998119B2 (en) 2016-05-20 2018-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US10423203B2 (en) 2016-12-28 2019-09-24 Intel Corporation Flip-flop circuit with low-leakage transistors
US11758745B2 (en) 2019-04-18 2023-09-12 Semiconductor Energy Laboratory Co., Ltd. Solid-state relay and semiconductor device

Family Cites Families (139)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3775693A (en) 1971-11-29 1973-11-27 Moskek Co Mosfet logic inverter for integrated circuits
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JP2689416B2 (ja) 1986-08-18 1997-12-10 日本電気株式会社 フリツプフロツプ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US4800303A (en) 1987-05-19 1989-01-24 Gazelle Microcircuits, Inc. TTL compatible output buffer
US5007022A (en) * 1987-12-21 1991-04-09 Texas Instruments Incorporated Two-port two-transistor DRAM
US5136533A (en) * 1988-07-08 1992-08-04 Eliyahou Harari Sidewall capacitor DRAM cell
JPH02246099A (ja) * 1989-03-20 1990-10-01 Hitachi Ltd 大規模半導体集積回路装置とその欠陥救済法
US5039883A (en) 1990-02-21 1991-08-13 Nec Electronics Inc. Dual input universal logic structure
JPH05110392A (ja) * 1991-10-16 1993-04-30 Hitachi Ltd 状態保持回路を具備する集積回路
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2937719B2 (ja) * 1993-12-10 1999-08-23 株式会社東芝 半導体記憶装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
US6078194A (en) 1995-11-13 2000-06-20 Vitesse Semiconductor Corporation Logic gates for reducing power consumption of gallium arsenide integrated circuits
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH1078836A (ja) 1996-09-05 1998-03-24 Hitachi Ltd データ処理装置
US5980092A (en) 1996-11-19 1999-11-09 Unisys Corporation Method and apparatus for optimizing a gated clock structure using a standard optimization tool
US6049883A (en) 1998-04-01 2000-04-11 Tjandrasuwita; Ignatius B. Data path clock skew management in a dynamic power management environment
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6204695B1 (en) 1999-06-18 2001-03-20 Xilinx, Inc. Clock-gating circuit for reducing power consumption
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6281710B1 (en) 1999-12-17 2001-08-28 Hewlett-Packard Company Selective latch for a domino logic gate
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3727838B2 (ja) 2000-09-27 2005-12-21 株式会社東芝 半導体集積回路
US6570801B2 (en) 2000-10-27 2003-05-27 Kabushiki Kaisha Toshiba Semiconductor memory having refresh function
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
DE10119051B4 (de) 2001-04-18 2006-12-28 Infineon Technologies Ag Schaltungsanordnung zur Freigabe eines Taktsignals in Abhängigkeit von einem Freigabesignal
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP2003197769A (ja) * 2001-12-21 2003-07-11 Mitsubishi Electric Corp 半導体記憶装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
DE60325860D1 (de) 2002-06-21 2009-03-05 Koninkl Philips Electronics Nv Schaltung mit asynchron arbeitenden komponenten
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US7042756B2 (en) * 2002-10-18 2006-05-09 Viciciv Technology Configurable storage device
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7076748B2 (en) 2003-08-01 2006-07-11 Atrenta Inc. Identification and implementation of clock gating in the design of integrated circuits
JP2005216340A (ja) * 2004-01-28 2005-08-11 Nec Electronics Corp 半導体記憶装置
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US20060095975A1 (en) 2004-09-03 2006-05-04 Takayoshi Yamada Semiconductor device
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7374984B2 (en) 2004-10-29 2008-05-20 Randy Hoffman Method of forming a thin film component
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
AU2005302962B2 (en) 2004-11-10 2009-05-07 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7256622B2 (en) 2004-12-08 2007-08-14 Naveen Dronavalli AND, OR, NAND, and NOR logical gates
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US7187599B2 (en) * 2005-05-25 2007-03-06 Infineon Technologies North America Corp. Integrated circuit chip having a first delay circuit trimmed via a second delay circuit
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
US7280397B2 (en) * 2005-07-11 2007-10-09 Sandisk 3D Llc Three-dimensional non-volatile SRAM incorporating thin-film device layer
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
US7323909B2 (en) 2005-07-29 2008-01-29 Sequence Design, Inc. Automatic extension of clock gating technique to fine-grained power gating
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4954639B2 (ja) 2006-08-25 2012-06-20 パナソニック株式会社 ラッチ回路及びこれを備えた半導体集積回路
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US7576582B2 (en) 2006-12-05 2009-08-18 Electronics And Telecommunications Research Institute Low-power clock gating circuit
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5470054B2 (ja) * 2009-01-22 2014-04-16 株式会社半導体エネルギー研究所 半導体装置
KR101669476B1 (ko) 2009-10-30 2016-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로 및 반도체 장치
CN102668077B (zh) 2009-11-20 2015-05-13 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路,以及使用其的半导体器件
KR101720072B1 (ko) 2009-12-11 2017-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치
US8467231B2 (en) 2010-08-06 2013-06-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
TWI525619B (zh) * 2011-01-27 2016-03-11 半導體能源研究所股份有限公司 記憶體電路
JP5879165B2 (ja) * 2011-03-30 2016-03-08 株式会社半導体エネルギー研究所 半導体装置
CN103597545B (zh) * 2011-06-09 2016-10-19 株式会社半导体能源研究所 高速缓冲存储器及其驱动方法

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