TWI525619B - 記憶體電路 - Google Patents

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Description

記憶體電路
本發明係關於一種即使關掉電源，邏輯狀態也不消失的信號處理裝置的記憶體電路。
中央處理器(CPU：Central Processing Unit)等的信號處理裝置根據其用途而具有多種多樣的結構。一般來說，在信號處理裝置中，除了用來儲存資料或程式的主記憶體以外，還設置有暫存器或高速緩衝記憶體等各種記憶體電路。暫存器具有為了保持運算處理或程式執行狀態等而暫時保持資料信號的功能。另外，高速緩衝記憶體介於運算裝置與主記憶體之間，並為了減少對低速的主記憶體進行存取來實現運算處理的高速化而設置。
在信號處理裝置中，暫存器或高速緩衝記憶體等記憶體電路需要比主記憶體更高速地寫入資料信號。因此，通常，使用正反器作為暫存器，並使用SRAM(Static Random Access Memory，即靜態隨機存取記憶體)等作為高速緩衝記憶體。就是說，作為這些暫存器或高速緩衝記憶體等，使用如果電源的供應停止則資料信號消失的揮發性記憶體電路。
為抑制耗電量，已提出了如下方法：在不進行資料信號的輸入及輸出的期間中，暫時停止對信號處理裝置進行電源的供應(例如，參照專利文獻1)。在專利文獻1的 方法中，在暫存器或高速緩衝記憶體等的揮發性記憶體電路的周圍配置非揮發性記憶體電路，而將上述資料信號暫時儲存在該非揮發性記憶體電路。像這樣，即使是在信號處理裝置中停止電源的供應的期間，暫存器或高速緩衝記憶體等也保持資料信號。
另外，當在信號處理裝置中長期地停止電源的供應時，藉由在電源的供應停止之前將揮發性記憶體電路內的資料信號轉移到硬碟或快閃記憶體等的外部記憶體電路，也可以防止資料信號的消失。
專利文獻1 日本專利申請公開平10-078836號公報
在使用在信號處理裝置中的電源的供應停止的期間中將揮發性記憶體電路的資料信號儲存在配置在揮發性記憶體電路的周圍的非揮發性記憶體電路的方法時，因為作為這些非揮發性記憶體電路主要使用磁元件或鐵電體，所以信號處理裝置的製造製程複雜。
另外，在使用在信號處理裝置中的電源的供應停止的期間中將揮發性記憶體電路的資料信號儲存在外部記憶體電路的方法時，將資料信號從外部記憶體電路放回到揮發性記憶體電路需要較長時間。因此，利用外部記憶體電路的資料信號的後備不合適於以耗電量的降低為目的的短時間的電源停止。
鑒於上述問題，本發明的一個方式的目的之一是：提 供一種不需要複雜的製造製程且可以抑制耗電量的信號處理裝置。尤其是，本發明的一個方式的目的之一是：提供一種可以藉由短時間的電源停止而抑制耗電量的信號處理裝置。
本發明的一個方式是一種記憶體電路，其中在不對記憶體電路進行電源的供應的期間中，利用設置在相當於非揮發性記憶體的記憶體部中的電容元件保持儲存在相當於揮發性記憶體的記憶體部中的資料信號。在非揮發性記憶體部中，藉由使用其通道形成在氧化物半導體層中的電晶體，可以長期保持儲存在電容元件中的信號。由此，記憶體電路即使在電源的供應停止的期間中也可以保持邏輯狀態(資料信號)。另外，藉由利用設置在供應電源電位的佈線與所述電晶體的閘極之間的升壓電路提高施加到其通道形成在氧化物半導體層中的電晶體的閘極的電位，即使是一個電源電位也可以無故障地保持資料信號。
本發明的一個方式是一種信號處理裝置的記憶體電路，包括：揮發性記憶體部；以及非揮發性記憶體部，該非揮發性記憶體部具有：第一電晶體，該第一電晶體的通道形成在具有氧化物半導體的半導體層中；以及第二電晶體，該第二電晶體的閘極與第一電晶體的源極和汲極中的一方電連接，其中在使揮發性記憶體部不工作時，在第一電晶體的源極和汲極中的一方與第二電晶體的閘極之間保持從揮發性記憶體部輸出的資料信號，並且在第一電晶體的閘極與供應電源電位的佈線之間設置有用來提高施加到 第一電晶體的閘極的電壓的升壓電路。
本發明的一個方式是一種信號處理裝置的記憶體電路，包括：揮發性記憶體部；以及非揮發性記憶體部，該非揮發性記憶體部具有：第一電晶體，該第一電晶體的通道形成在具有氧化物半導體的半導體層中；第二電晶體，該第二電晶體的閘極與第一電晶體的源極和汲極中的一方電連接；第三電晶體，該第三電晶體的源極和汲極中的一方與第一電晶體的源極和汲極中的另一方電連接，並且利用寫入控制信號控制導通狀態或非導通狀態；以及第四電晶體，該第四電晶體進行用來使第一電晶體的閘極成為電浮動狀態的控制，其中在使揮發性記憶體部不工作時，在第一電晶體的源極和汲極中的一方與第二電晶體的閘極之間保持從揮發性記憶體部輸出的資料信號，並且在第一電晶體的閘極與供應電源電位的佈線之間設置有用來提高施加到第一電晶體的閘極的電壓的升壓電路。
本發明的一個方式是一種信號處理裝置的記憶體電路，包括：揮發性記憶體部；以及非揮發性記憶體部，該非揮發性記憶體部具有：第一電晶體，該第一電晶體的通道形成在具有氧化物半導體的半導體層中；第二電晶體，該第二電晶體的閘極與第一電晶體的源極和汲極中的一方電連接；第三電晶體，該第三電晶體的源極和汲極中的一方與第一電晶體的源極和汲極中的另一方電連接，並且利用寫入控制信號控制導通狀態或非導通狀態；以及第四電晶體，該第四電晶體進行用來使第一電晶體的閘極成為電 浮動狀態的控制，其中在使揮發性記憶體部不工作時，在第一電晶體的源極和汲極中的一方與第二電晶體的閘極之間保持從揮發性記憶體部輸出的資料信號，藉由使資料信號的邏輯反轉的第一相位反轉電路而保持資料信號，藉由使所保持的資料信號的邏輯反轉的第二相位反轉電路而輸出資料信號，並且在第一電晶體的閘極與供應電源電位的佈線之間設置有用來提高施加到第一電晶體的閘極的電壓的升壓電路。
在本發明的一個方式中，也可以採用如下信號處理裝置的記憶體電路，其中第一相位反轉電路及第二相位反轉電路具有p通道型電晶體及n通道型電晶體。
在本發明的一個方式中，也可以採用如下信號處理裝置的記憶體電路，其中第二電晶體是其通道形成在矽層或矽基板中的電晶體。
在本發明的一個方式中，也可以採用如下信號處理裝置的記憶體電路，其中第二電晶體被設置為與第一電晶體層疊。
在本發明的一個方式中，也可以採用如下信號處理裝置的記憶體電路，其中升壓電路具有其閘極與源極和汲極中的一方電連接的升壓用電晶體，並且利用升壓用電晶體和第四電晶體使第一電晶體的閘極成為電浮動狀態，以進行利用自舉法的升壓。
根據本發明的一個方式，可以提供一種不需要複雜的製造製程且可以抑制耗電量的信號處理裝置。尤其是，根 據本發明的一個方式，提供一種可以藉由短時間的電源停止而抑制耗電量的信號處理裝置。
以下，參照[圖式簡單說明]本發明的實施方式及實施例。注意，本發明的結構可以藉由多種不同的方式來實施，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種各樣的形式，而不脫離本發明的宗旨及其範圍。因此，本發明不應該被解釋為僅限於以下所示的實施方式及實施例的記載內容。另外，在以下說明的本發明的結構中，表示相同目標的元件符號在不同的圖式中共同使用。
另外，有時為了明確起見，誇大表示各實施方式的圖式等所示的各結構的大小、層的厚度、信號波形或區域。因此，本發明並不一定限定於上述尺寸。
另外，當明確地描述“A與B連接”時包括如下情況：A與B電連接的情況；A與B功能性地連接的情況；以及A與B直接連接的情況。
另外，在本說明書中使用的“第一、第二、第三至第N(N是自然數)”的用語僅用來避免構成要素的混淆，而不用來限定構成要素的數量。
實施方式1
信號處理裝置具有記憶體電路。可以利用設置有一個 或多個的記憶體電路儲存一位元或多位元的資料信號。在本實施方式中，說明信號處理裝置中的記憶體電路的結構。
另外，CPU、微處理器、影像處理電路、DSP(數位信號處理器)、FPGA(現場可編程閘陣列)等的LSI(大型積體電路)等都屬於信號處理裝置的範疇。
圖1A示出記憶體電路的方塊圖的一個例子。圖1A所示的記憶體電路100粗分為揮發性記憶體部101和非揮發性記憶體部102。另外，在揮發性記憶體部101中的輸入端子一側有選擇器電路103。
作為一個例子，揮發性記憶體部101具有時脈同步型重設正反器電路。另外，揮發性記憶體部101所具有的正反器電路也可以是其他種類的正反器電路。揮發性記憶體部101只在電源的供應的期間中保持資料信號。
在圖1A中，示出輸入到揮發性記憶體部101的信號。作為一個例子，圖1A示出主要供應高電源電位VDD的電源電位Vx、根據第一資料信號D1或第二資料信號D2的資料信號D、時脈信號CLK以及用來使揮發性記憶體部101的儲存狀態初始化的重設信號RESET。
圖1A示出從揮發性記憶體部101輸出的信號。作為一個例子，圖1A示出輸出信號Q。
另外，雖然在圖1A中未圖示，但是與供應高電源電位VDD的電源電位Vx相應地，將作為低電源電位VSS的接地電位GND供應到揮發性記憶體部101。
非揮發性記憶體部102具有其通道形成在氧化物半導體層中的電晶體。非揮發性記憶體部102使用該電晶體保持電荷，以即使未進行電源的供應也可以保持資料信號。因此，與揮發性記憶體部101不同，非揮發性記憶體部102即使未進行電源的供應也可以保持資料信號。
在圖1A中，示出輸入到非揮發性記憶體部102的信號。作為一個例子，圖1A示出主要供應高電源電位VDD的電源電位Vx、與揮發性記憶體部101的輸出信號Q相同的輸入信號IN、在非揮發性記憶體部102內控制資料信號的傳送的第一控制信號EN以及與電源的供應或停止的狀態相應地進行控制的第二控制信號RD。
圖1A示出從非揮發性記憶體部102輸出的信號。作為一個例子，圖1A示出輸出信號OUT。
另外，雖然在圖1A中未圖示，但是，與作為高電源電位的電源電位Vx相應地，將作為低電源電位VSS的接地電位GND供應到非揮發性記憶體部102。
選擇器電路103根據第二控制信號RD選擇第一資料信號D1或第二資料信號D2，以將所選擇的信號供應到揮發性記憶體部101。另外，第二控制信號RD是在進行電源的供應時選擇第一資料信號D1而將該信號供應到揮發性記憶體部101的信號。另外，第二控制信號RD是在電源的供應從停止狀態恢復時選擇第二資料信號D2而將該信號供應到揮發性記憶體部101的信號。
作為一個例子，圖1B示出非揮發性記憶體部102的 電路圖。非揮發性記憶體部102具有記憶體電路111、升壓電路112(也稱為自舉電路)、第一開關電路113、第二開關電路114、第一相位反轉電路115以及第二相位反轉電路116。以下，參照圖2詳細描述圖1B的各電路。
圖1B所示的記憶體電路111具有圖2中的第一電晶體121、第二電晶體122以及第一電容元件123。第一電晶體121的源極和汲極中的一方與第二電晶體122的閘極連接。第一電晶體121的源極和汲極中的一方與第一電容元件123的一方電極連接。另外，在以下說明中，如圖2所示，將第一電晶體121、第二電晶體122以及第一電容元件123彼此連接的節點稱為“HOLD”。
第一電晶體121是其通道形成在氧化物半導體層中的電晶體。另外，在圖式中，加上OS的符號，以表示第一電晶體121是其通道形成在氧化物半導體層中的電晶體。
圖2所示的第二電晶體122是起到開關作用的元件。圖2示出第二電晶體122由一導電型(如n通道型)的電晶體構成的例子。這裏，作為開關，開關的一方端子對應於電晶體的源極和汲極中的一方，而開關的另一方端子對應於電晶體的源極和汲極中的另一方。另外，根據施加到電晶體的閘極的控制信號，選擇開關的導通或非導通。在n通道型電晶體的第二電晶體122被用作開關時，根據高電源電位(以VDD、H信號或H表示)選擇導通狀態，根據低電源電位(以VSS、L信號或L表示)選擇非導通狀態。另外，作為開關，也可以組合n通道電晶體和p通道 電晶體而使用。在此情況下，開關可以為模擬開關。
另外，藉由積極地利用由第二電晶體122的閘極及第一電晶體121的源極和汲極中的另一方形成的電容等，也可以省略第一電容元件123。
圖1B所示的升壓電路112具有圖2中的第一電晶體121、二極體連接的升壓用電晶體124以及第二電容元件125。升壓用電晶體124的閘極及源極和汲極中的一方與用來供應電源電位Vx的佈線連接。另外，升壓用電晶體124的源極和汲極中的另一方與第二電容元件125的一方電極連接。另外，升壓用電晶體124的源極和汲極中的另一方與第一電晶體121的閘極連接。另外，在以下說明中，如圖2所示，將第一電晶體121、升壓用電晶體124以及第二電容元件125彼此連接的節點稱為“SE”。
升壓用電晶體124只要是在閘極與成為汲極的電極之間發生短路的二極體連接的電晶體，即可。另外，如本實施方式所說明，在升壓用電晶體124為n通道型電晶體時，藉由升壓用電晶體124供應的電位成為比原來的電位小升壓用電晶體124的臨界電壓的電位。另外，較佳的是，預先將升壓用電晶體124的通道寬度設定為大於第二開關電路114所具有的電晶體的通道寬度，以提高對節點SE的電流供應能力。
另外，藉由積極地利用第一電晶體121的閘極電容等，也可以省略第二電容元件125。
另外，藉由在第一電晶體121的閘極與用來供應電源 電位Vx的佈線之間設置升壓電路，節點SE可以使從用來供應電源電位Vx的佈線供應的電位升壓。明確地說，使用如下自舉法：使節點SE成為浮動狀態，並且使第二電容元件125的另一方電極的電位上升。結果，第二電容元件125進行電容耦合，而使節點SE的電位升壓。
在圖1B的結構中，藉由利用升壓電路，可以使節點SE升壓，而不需要利用多個電位的電源線使非揮發性記憶體部102工作。因此，第一電晶體121可以在線性區域中工作。因此，可以將記憶體電路111的節點HOLD所保持的電位設定為高電位，該高電位足以確實控制第二電晶體122的導通或非導通。
圖1B所示的第一開關電路113是具有圖2中的第三電晶體126的電路。第三電晶體126的源極和汲極中的一方與第一電晶體121的源極和汲極中的另一方連接。第三電晶體126的閘極與用來供應第一控制信號EN的佈線連接。
圖1B所示的第二開關電路114是具有圖2中的第四電晶體127及第五電晶體128的電路。第四電晶體127的源極和汲極中的一方與第五電晶體128的源極和汲極中的一方連接。第四電晶體127的源極和汲極中的另一方與供應接地電位的佈線連接。第四電晶體127的閘極與用來供應輸入信號IN的佈線連接。第五電晶體128的源極和汲極中的另一方與升壓用電晶體124的源極和汲極中的另一方連接。第五電晶體128的閘極與用來供應第一控制信號 EN的佈線連接。
圖1B所示的第一相位反轉電路115是具有圖2中的第六電晶體129及第七電晶體130的電路。第六電晶體129的源極和汲極中的一方與用來供應電源電位Vx的佈線連接。第六電晶體129的閘極與用來供應輸入信號IN的佈線連接。第六電晶體129的源極和汲極中的另一方與第七電晶體130的源極和汲極中的一方連接。另外，第七電晶體130的閘極與用來供應輸入信號IN的佈線連接。第七電晶體130的源極和汲極中的另一方與供應接地電位的佈線連接。另外，在以下說明中，如圖2所示，將第六電晶體129與第七電晶體130連接的節點稱為“INV”。
圖2所示的第六電晶體129是起到開關作用的元件。作為一個例子，第六電晶體129由一導電型(如p通道型)的電晶體構成。另外，圖2所示的第七電晶體130是起到開關作用的元件。作為一個例子，第七電晶體130由一導電型(如n通道型)的電晶體構成。另外，第六電晶體129和第七電晶體130是互不相同的導電型的電晶體，以交替地控制導通或非導通。就是說，第一相位反轉電路115是用來使輸入信號IN的邏輯狀態反轉而將它輸出到節點INV的電路。
圖1B所示的第二相位反轉電路116是具有圖2中的第八電晶體131及第九電晶體132的電路。第八電晶體131的源極和汲極中的一方與用來供應電源電位Vx的佈線連接。第八電晶體131的閘極與用來供應第二控制信號 RD的佈線連接。第八電晶體131的源極和汲極中的另一方與第九電晶體132的源極和汲極中的一方連接。另外，第九電晶體132的閘極與用來供應第二控制信號RD的佈線連接。第九電晶體132的源極和汲極中的另一方與第二電晶體122的源極和汲極中的一方連接。另外，第二電晶體122的源極和汲極中的另一方與供應接地電位的佈線連接。另外，從第八電晶體131與第九電晶體132連接的節點輸出非揮發性記憶體部102的輸出信號OUT。
圖2所示的第八電晶體131是起到開關作用的元件。作為一個例子，第八電晶體131由一導電型(如p通道型)的電晶體構成。另外，圖2所示的第九電晶體132是起到開關作用的元件。作為一個例子，第九電晶體132由一導電型(如n通道型)的電晶體構成。另外，第八電晶體131和第九電晶體132是互不相同的導電型的電晶體，以交替地控制導通或非導通。就是說，第二相位反轉電路116是用來根據第二控制信號RD的邏輯狀態使節點HOLD的邏輯狀態反轉而將它作為輸出信號OUT輸出的電路。明確地說，在第二控制信號RD的邏輯狀態為L時，無論節點HOLD的邏輯狀態保持H還是L，將H信號作為輸出信號OUT輸出。另外，在第二控制信號RD的邏輯狀態為H，並且節點HOLD的邏輯狀態保持H時，將L信號作為輸出信號OUT輸出。另外，在第二控制信號RD的邏輯狀態為L，並且節點HOLD的邏輯狀態保持L時，將保持前一狀態而獲取的H信號作為輸出信號OUT輸出。
另外，非揮發性記憶體部102採用如下結構：將第一電容元件123所保持的信號的電位施加到第二電晶體122的閘極。因此，第一電容元件123所保持的信號在再次開始對記憶體電路100進行電源的供給之後被轉換為第九電晶體132的導通狀態，以可以從非揮發性記憶體部102讀出該信號。因此，即使對應於第一電容元件123所保持的信號的電位或多或少有變動，也可以準確地讀出原來的信號。
上述圖1B所示的第一相位反轉電路115及第二相位反轉電路116只在高電源電位VDD被供應到電源電位Vx的期間中可以輸出對應於所輸入的信號的相位反轉信號。
在圖2中，用於非揮發性記憶體部102的電晶體中的第一電晶體121以外的電晶體可以為其通道形成在由氧化物半導體以外的半導體構成的層或基板中的電晶體。例如，可以採用其通道形成在矽層或矽基板中的電晶體。另外，非揮發性記憶體部102也可以包括第一電晶體121以外的其通道形成在氧化物半導體層中的電晶體，並且其他電晶體也可以為其通道形成在由氧化物半導體以外的半導體構成的層或基板中的電晶體。
作為氧化物半導體層，至少含有選自In、Ga、Sn及Zn中的一種以上的元素。例如，可以使用四元金屬氧化物的In-Sn-Ga-Zn-O類氧化物半導體、三元金屬氧化物的In-Ga-Zn-O類氧化物半導體、In-Sn-Zn-O類氧化物半導體、In-Al-Zn-O類氧化物半導體、Sn-Ga-Zn-O類氧化物 半導體、Al-Ga-Zn-O類氧化物半導體、Sn-Al-Zn-O類氧化物半導體、二元金屬氧化物的In-Zn-O類氧化物半導體、Sn-Zn-O類氧化物半導體、Al-Zn-O類氧化物半導體、Zn-Mg-O類氧化物半導體、Sn-Mg-O類氧化物半導體、In-Mg-O類氧化物半導體、以及In-Ga-O類材料、單元金屬氧化物的In-O類氧化物半導體、Sn-O類氧化物半導體、Zn-O類氧化物半導體等。另外，也可以使上述氧化物半導體含有In、Ga、Sn、Zn以外的元素如SiO2。
例如，In-Ga-Zn-O類氧化物半導體是指含有銦(In)、鎵(Ga)、鋅(Zn)的氧化物半導體，並且對其組成比沒有限制。
另外，氧化物半導體層可以使用由化學式InMO3(ZnO)m(m>0)表示的薄膜。這裏，M表示選自Zn、Ga、Al、Mn及Co中的一種或多種金屬元素。例如，作為M，有Ga、Ga及Al、Ga及Mn或Ga及Co等。
另外，當作為氧化物半導體使用In-Zn-O類材料時，將所使用的靶材的組成比設定為使原子數比為In：Zn=50：1至1：2(換算為莫耳數比則為In2O3：ZnO=25：1至1：4)，較佳為In：Zn=20：1至1：1(換算為莫耳數比則為In2O3：ZnO=10：1至1：2)，更佳為In：Zn=1.5：1至15：1(換算為莫耳數比則為In2O3：ZnO=3：4至15：2)。例如，作為用於形成In-Zn-O類氧化物半導體的靶材，當原子數比為In：Zn：O=X：Y：Z時，Z>1.5X+Y。
其通道形成在徹底地排除氧化物半導體層內的氫而得 到高純度化的氧化物半導體層中的電晶體的截止電流密度可以為100zA/μm以下，較佳為10zA/μm以下，更佳為1zA/μm以下。因此，該截止電流比使用具有結晶性的矽的電晶體的截止電流低得多。結果，在第一電晶體121處於截止狀態時，可以長期保持節點HOLD的電位，即第二電晶體122的閘極的電位。
另外，在本說明書中說明的截止電流是指在薄膜電晶體處於截止狀態(也稱為非導通狀態)時流過源極與汲極之間的電流。在n通道型薄膜電晶體(例如，臨界電壓為0至2V左右)中，截止電流是指在施加到閘極與源極之間的電壓為負電壓時流過源極與汲極之間的電流。
另外，在上述中，也可以採用得到與氧化物半導體材料同等的截止電流特性的材料如碳化矽等的寬能隙材料(更明確地說，例如採用能隙Eg大於3eV的半導體材料)等代替氧化物半導體材料。
另外，為了降低因電流流過用來供應電源電位Vx的佈線與供應接地電位的佈線之間而增加的耗電量，設置圖2所示的構成第二開關電路114的第五電晶體128。因此，在圖2所示的非揮發性記憶體部102的電路結構中，也可以採用省略第五電晶體128的電路結構。在圖3中，示出省略第五電晶體128的非揮發性記憶體部102的電路結構。
對記憶體電路100的結構的說明是如上所述的。
接著，說明如下情況下的記憶體電路100的驅動方法 ：為了降低耗電量，在保持資料信號時停止電源的供應，然後再次進行電源的供應。圖4示出時序圖，以下參照該時序圖進行說明。在圖4的時序圖中，Vx、GND、RESET、CLK、D1、IN(Q)、D2(OUT)、EN以及RD對應於圖1A和1B所示的輸入輸出信號。另外，在圖4所示的時序圖中，為了說明記憶體電路100可能處於的多個狀態，示出被分為期間1至期間6的多個期間。圖5至圖8B是示出圖4的期間1至期間6中的各電晶體的導通或非導通的狀態及輸入輸出信號的電位的示意圖。以下，還參照圖5至圖8B說明圖4中的期間1至期間6。
另外，在圖5至圖8B中，使用叉形符號“×”表示各電晶體的非導通狀態，並使用虛線箭頭表示電晶體的導通帶來的電流，以使它們可見化。另外，在圖5至圖8B中，示出上述節點INV、節點SE以及節點HOLD的各電位。
另外，在以下所示的驅動方法中，採用圖2所示的結構作為各電晶體的導電型來進行說明。另外，本發明的驅動方法不侷限於此，只要是各電晶體的導通狀態與此相同的工作，就可以適當地設定各電晶體的導電性及各控制信號的電位。
另外，可以以高電源電位(以VDD、H信號或H表示)及低電源電位(以VSS、L信號或L表示)表示各輸入輸出信號。例如，可以將VSS設定為接地電位。
首先，說明圖4中的期間1的工作。在期間1中，將 Vx設定為H信號，以利用來自Vx的高電源電位對記憶體電路100進行電源的供應。在記憶體電路100中，藉由將第二控制信號RD設定為L信號，使揮發性記憶體部101保持第一資料信號D1。在圖4中的期間1中，示出如下情況：作為資料信號保持L信號，與時脈信號CLK的下降同步地改寫為dataA的保持，並且與時脈信號CLK的上升同步地輸出所保持的dataA。另外，時脈信號CLK的下降是指從H信號轉換為L信號的時序。另外，時脈信號CLK的上升是指從L信號轉換為H信號的時序。另外，在本實施方式中的說明中，為了說明工作的一個例子，說明dataA為L信號的情況。
在期間1中的非揮發性記憶體部102中，將Vx設定為H信號，並將第一控制信號EN及第二控制信號RD設定為L信號，以輸入L信號的dataA。在非揮發性記憶體部102中，如圖5所示，第三電晶體126、第四電晶體127、第五電晶體128、第七電晶體130及第九電晶體132成為非導通狀態。另一方面，如圖5所示，升壓用電晶體124、第六電晶體129以及第八電晶體131成為導通狀態。藉由使升壓用電晶體124成為導通狀態，使節點SE的電位上升。然後，節點SE的電位成為比H信號的電位H小升壓用電晶體124的臨界電壓的(H-Vth)。另外，在節點SE的電位成為(H-Vth)之後，升壓用電晶體124成為非導通狀態。結果，第一電晶體121成為導通狀態。另外，藉由使第六電晶體129成為導通狀態，使節點INV 的電位上升而成為電位H。另外，雖然在節點HOLD中保持根據前一狀態而不同的邏輯信號，但是在本實施方式中說明保持L信號的情況，在此情況下第二電晶體122成為非導通狀態。另外，第八電晶體131成為導通狀態，使得D2的電位成為電位H。
如上所述，期間1是如下期間：記憶體電路100中的揮發性記憶體部101保持資料信號，而非揮發性記憶體部102不進行記憶體電路100中的資料信號的儲存。將期間1的工作稱為通常工作。
接著，說明圖4中的期間2的工作。在期間2中，將Vx設定為H信號，以利用來自Vx的高電源電位對記憶體電路100進行電源的供應。在期間2中，將第二控制信號RD設定為L信號。在圖4的期間2中，示出在供應dataA之後不供應新的資料信號的情況。另外，因為不進行新的資料信號的保持及輸出，所以將時脈信號CLK保持為H信號。
在期間2中的非揮發性記憶體部102中，將Vx設定為H信號，將第一控制信號EN設定為H信號，並且將第二控制信號RD設定為L信號，以輸入L信號的dataA。另外，在非揮發性記憶體部102中，如圖6A所示，升壓用電晶體124、第四電晶體127、第七電晶體130及第九電晶體132成為非導通狀態。另一方面，如圖6A所示，第三電晶體126、第五電晶體128、第六電晶體129以及第八電晶體131成為導通狀態。藉由使第三電晶體126成 為導通狀態，使得節點INV的電位使第二電容元件125的另一方電極的電位上升。另外，第二電容元件125的另一方電極的電位成為比節點INV的電位小第三電晶體126的臨界電壓的電位。但是，第三電晶體126的臨界電壓比其通道形成在氧化物半導體層中的第一電晶體121的臨界電壓小。因此，在第二電容元件125的另一方電極的電位與節點INV的電位之間幾乎沒有變化。
在第二電容元件125的另一方電極的電位上升時，節點SE因升壓用電晶體124及第四電晶體127成為非導通狀態而處於浮動狀態(floating state)。結果，在第二電容元件125中，節點SE的電位(H-Vth)因使用升壓電路中的自舉法的電容耦合而上升，大致成為(2H-Vth)。因此，可以提高第一電晶體121的閘極的電位，結果，可以使第一電晶體121在線性區域中工作。另外，可以將節點HOLD所保持的電位保持為高電位的狀態，而不利用多個電位的電源線進行工作。
其通道形成在氧化物半導體層中的第一電晶體121的臨界電壓比例如其通道形成在矽中的其他電晶體的臨界電壓大。因此，在施加到第一電晶體121的閘極的電位小時，可以說節點HOLD所保持的電位成為比原來的電位小臨界電壓的現象帶來的影響大。因此，藉由使第一電晶體121在線性區域中工作，可以將可以提高第二電晶體122的閘極的電位的效果估計為比其他電晶體大。結果，可以在當使第二電晶體122成為導通狀態或非導通狀態時沒有 故障的範圍內確定非揮發性記憶體部102所保持的資料信號的邏輯狀態。另外，在圖6A中，節點HOLD保持H信號，第二電晶體122成為導通狀態。第八電晶體131成為導通狀態，使得D2的電位成為電位H。
另外，在期間2中，藉由使用升壓電路中的自舉法使電源電位升壓，使節點SE的電位上升，以使節點HOLD保持H信號。此時，用來維持節點SE的浮動狀態的升壓用電晶體124及第四電晶體127的截止電流比具有氧化物半導體層的第一電晶體121的截止電流大。因此，在穩定狀態下，節點SE的電位下降，結果，節點SE的電位成為(H-Vth)。然後，如圖6B所示，在節點HOLD保持H信號的狀態下，第一電晶體121成為非導通狀態。
如上所述，期間2成為使非揮發性記憶體部102的節點HOLD保持記憶體電路100中的揮發性記憶體部101的資料信號的期間。將期間2的工作稱為停止電源的供應之前的工作。
接著，說明圖4中的期間3的工作。在期間3中，將Vx設定為L信號，以不對記憶體電路100進行電源的供應。在圖4中的期間3中，不對揮發性記憶體部101進行電源的供應，所輸入的第一資料信號D1及第二資料信號D2被擦除(在圖4中，以X表示)。另外，藉由將時脈信號CLK的供應固定於L信號，不使揮發性記憶體部101工作。
在期間3的非揮發性記憶體部102中，將Vx設定為 L信號，並將第一控制信號EN及第二控制信號RD設定為L信號，以擦除輸入信號IN的dataA。如圖7A所示，在非揮發性記憶體部102中，其閘極保持H信號的第二電晶體122成為導通狀態，而其他電晶體成為非導通狀態。即使在停止對記憶體電路100進行電源的供應之後，節點HOLD也保持揮發性記憶體部101所保持的資料信號(這裏，H信號)。這裏，第一電晶體121使用其通道形成在氧化物半導體層中的電晶體。因為第一電晶體121的截止電流極小，所以可以長期保持第一電容元件123所保持的電位(節點HOLD的H信號)。像這樣，即使在電源的供應停止之後，記憶體電路100也保持資料信號。期間3對應於停止對記憶體電路100進行電源的供應的期間。
接著，說明圖4中的期間4的工作。在期間4中，將Vx設定為H信號，以利用來自Vx的高電源電位對記憶體電路100進行電源的供應。在期間4中，將第二控制信號RD設定為L信號。在圖4中的期間4中，因為不進行新的資料信號的保持及輸出，所以將時脈信號CLK保持為H信號。因此，即使資料信號被供應，也不進行揮發性記憶體部101中的資料信號的保持及輸出。
在期間4中的非揮發性記憶體部102中，將Vx設定為H信號，並將第一控制信號EN及第二控制信號RD設定為L信號，並且從輸入端子IN輸入L信號。在非揮發性記憶體部102中，如圖7B所示，第三電晶體126、第四電晶體127、第五電晶體128、第七電晶體130及第九 電晶體132成為非導通狀態。另一方面，如圖7B所示，升壓用電晶體124、第六電晶體129以及第八電晶體131成為導通狀態。藉由使升壓用電晶體124成為導通狀態，使節點SE的電位上升。節點SE的電位成為比H信號的電位H小升壓用電晶體124的臨界電壓的(H-Vth)。另外，在節點SE的電位成為(H-Vth)之後，升壓用電晶體124成為非導通狀態。此時，在節點HOLD所保持的資料信號為H信號時，第一電晶體121成為非導通狀態。另外，藉由使第六電晶體129成為導通狀態，使節點INV的電位上升而成為電位H。另外，在圖7B中，在節點HOLD中保持H信號，從而第二電晶體122成為導通狀態。第八電晶體131成為導通狀態，使得D2的電位成為電位H。
另外，在期間4中，即使在再次開始對記憶體電路100進行電源的供應之後，節點HOLD也保持揮發性記憶體部101所保持的資料信號(這裏，H信號)。第一電晶體121使用其通道形成在氧化物半導體層中的電晶體。因為第一電晶體121的截止電流極小，所以可以長期保持第一電容元件123所保持的電位(節點HOLD的H信號)。期間4對應於電源電壓的預充電期間。藉由進行上述預充電工作，可以縮短在一旦再次開始電源的供應之後直到揮發性記憶體部101再次保持原來的資料信號的時間。
接著，說明圖4中的期間5的工作。在期間5中，將Vx設定為H信號，以利用來自Vx的高電源電位對記憶體 電路100進行電源的供應。在期間5中，將第二控制信號RD設定為H信號。就是說，進行轉換選擇器電路103的工作，以使用來自非揮發性記憶體部102的輸出信號OUT作為揮發性記憶體部101所儲存的資料信號。在圖4的期間5中，因為不進行新的資料信號的保持及輸出，所以將時脈信號CLK保持為H信號。因此，即使資料信號被供應，也不進行揮發性記憶體部101中的資料信號的保持及輸出。
在期間5中的非揮發性記憶體部102中，將Vx設定為H信號，將第一控制信號EN設定為L信號，將第二控制信號RD設定為H信號，並且從輸入端子IN輸入L信號，使得升壓用電晶體124、第三電晶體126、第四電晶體127、第五電晶體128、第七電晶體130以及第八電晶體131如圖8A所示那樣成為非導通狀態。另一方面，如圖8A所示，第六電晶體129及第九電晶體132成為導通狀態。另外，在圖8A中，在節點HOLD中保持H信號，從而第二電晶體122成為導通狀態。藉由還使第九電晶體132成為導通狀態，作為D2的電位輸出與在期間2中保持的資料信號的邏輯狀態相同的電位L。
如上所述，期間5是使揮發性記憶體部101恢復(recovery)非揮發性記憶體部102的節點HOLD所保持的資料信號作為揮發性記憶體部101的資料信號的期間。將期間5的工作稱為資料信號恢復的工作。
接著，說明圖4中的期間6的工作。在期間6中，進 行與期間1相同的通常工作，將Vx設定為H信號，以利用來自Vx的高電源電位對記憶體電路100進行電源的供應。在記憶體電路100中，藉由將第二控制信號RD設定為L信號，使揮發性記憶體部101保持第一資料信號D1。在圖4中的期間6中，示出如下情況：作為資料信號保持L信號，與時脈信號CLK的下降同步地改寫為dataA的保持，並且與時脈信號CLK的上升同步地輸出所保持的dataA。
如上所述，期間6是如下期間：與期間1同樣，記憶體電路100中的揮發性記憶體部101保持資料信號，而非揮發性記憶體部102不進行記憶體電路100中的資料信號的儲存。將期間6的工作與期間1同樣稱為通常工作。
對記憶體電路的驅動方法的說明是如上所述的。
在本發明的記憶體電路中，在不對記憶體電路100進行電源的供應的期間中，可以利用設置在非揮發性記憶體部102中的第一電容元件123保持相當於揮發性記憶體的揮發性記憶體部101所儲存的資料信號。
另外，其通道形成在氧化物半導體層中的電晶體的截止電流極小。例如，其通道形成在氧化物半導體層中的電晶體的截止電流比其通道形成在具有結晶性的矽中的電晶體的截止電流低得多。因此，藉由將其通道形成在氧化物半導體層中的電晶體用作第一電晶體121，即使在不對記憶體電路100進行電源的供應的期間中也可以長期保持第一電容元件123所保持的信號。像這樣，即使在電源的供 應停止的期間中，記憶體電路100也可以保持儲存內容(資料信號)。
藉由將上述記憶體電路100用於信號處理裝置所具有的暫存器或高速緩衝記憶體等記憶體電路，可以防止由電源的供應停止導致的記憶體電路內的資料信號的消失。另外，在再次開始電源的供應之後，可以在短時間內恢復到電源供應停止之前的狀態。因此，在信號處理裝置整體或構成信號處理裝置的一個或多個邏輯電路中，即使在短時間內也可以停止電源。因此，可以提供可以抑制耗電量的信號處理裝置、可以抑制耗電量的該信號處理裝置的驅動方法。
尤其是，在本實施方式的結構中，藉由利用升壓電路中的自舉法，可以使用來使第一電晶體成為導通狀態的電位升壓。因此，可以使第一電晶體在線性區域中工作，而不利用多個電位的電源線進行工作。結果，可以提高第一電容元件123所保持的信號的電位。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式2
在本實施方式中，說明使用多個實施方式1所示的記憶體電路的結構。
圖9A示出本實施方式中的記憶體電路的結構的一個例子。圖9A所示的記憶體電路具有被供應高電源電位VDD及低電源電位VSS的相位反轉電路401和具有多個 記憶體電路402的記憶體電路群403。明確地說，各記憶體電路402可以使用具有實施方式1所述的結構的記憶體電路100。將高電源電位VDD或低電源電位VSS藉由相位反轉電路401供應到記憶體電路群403所具有的各記憶體電路402。再者，將信號IN的電位和低電源電位VSS供應到記憶體電路群403所具有的各記憶體電路402。
在圖9A中，利用控制信號SigA控制相位反轉電路401的高電源電位VDD或低電源電位VSS的輸出的轉換。
另外，在圖9A中，利用相位反轉電路401在記憶體電路群403所具有的各記憶體電路402的高電源電位VDD一側控制高電源電位VDD或低電源電位VSS的供應，但是也可以利用相位反轉電路401在低電源電位VSS一側控制高電源電位VDD或低電源電位VSS的供應。圖9B示出如下記憶體電路的一個例子：將高電源電位VDD或低電源電位VSS藉由相位反轉電路401供應到記憶體電路群403所具有的各記憶體電路402。藉由利用相位反轉電路401，可以在記憶體電路群403所具有的各記憶體電路402的低電源電位VSS一側控制高電源電位VDD或低電源電位VSS的供應。
本實施方式可以與上述實施方式適當地組合而實施。
實施方式3
在本實施方式中，說明使用實施方式1及實施方式2 所示的記憶體電路的信號處理裝置的結構。
圖10示出根據本發明的一個方式的信號處理裝置的一個例子。信號處理裝置至少具有一個或多個運算裝置和一個或多個記憶體電路。明確地說，圖10所示的信號處理裝置150具有運算裝置151、運算裝置152、記憶體電路153、記憶體電路154、記憶體電路155、控制裝置156以及電源控制電路157。
運算裝置151及運算裝置152包括進行簡單的邏輯運算的邏輯電路、加法器、乘法器以及各種運算裝置等。另外，記憶體電路153被用作當在運算裝置151中進行運算處理時暫時保持資料信號的暫存器。記憶體電路154被用作當在運算裝置152中進行運算處理時暫時保持資料信號的暫存器。
另外，記憶體電路155可以被用作主記憶體，而可以將控制裝置156所執行的程式以資料信號的形式儲存，或者，可以儲存來自運算裝置151和運算裝置152的資料信號。
控制裝置156是對信號處理裝置150所具有的運算裝置151、運算裝置152、記憶體電路153、記憶體電路154以及記憶體電路155的工作進行總括控制的電路。另外，在圖10中示出控制裝置156為信號處理裝置150的一部分的結構，但是也可以將控制裝置156設置在信號處理裝置150的外部。
藉由將實施方式1或實施方式2所示的記憶體電路用 於記憶體電路153、記憶體電路154以及記憶體電路155，即使停止對記憶體電路153、記憶體電路154以及記憶體電路155進行電源的供應也可以保持資料信號。因此，可以停止對信號處理裝置150整體進行電源的供應，以抑制耗電量。或者，可以停止對記憶體電路153、記憶體電路154以及記憶體電路155中的任何一個或多個進行電源的供應，以抑制信號處理裝置150的耗電量。另外，在再次開始電源的供應之後，可以在短時間內恢復到電源供應停止之前的狀態。
另外，也可以在停止對記憶體電路進行電源的供應的同時，停止對在與該記憶體電路之間進行資料信號的交換的運算裝置或控制電路進行電源的供應。例如，也可以在運算裝置151和記憶體電路153不進行工作時停止對運算裝置151及記憶體電路153進行電源的供應。
另外，電源控制電路157控制被供應到信號處理裝置150所具有的運算裝置151、運算裝置152、記憶體電路153、記憶體電路154、記憶體電路155以及控制裝置156的電源電壓的大小。另外，在停止電源的供應時，既可在電源控制電路157中停止電源的供應，又可在運算裝置151、運算裝置152、記憶體電路153、記憶體電路154、記憶體電路155以及控制裝置156中分別停止電源的供應。
另外，也可以在作為主記憶體的記憶體電路155與運算裝置151、運算裝置152以及控制裝置156之間設置用 作高速緩衝記憶體的記憶體電路。藉由設置高速緩衝記憶體，可以減少低速主記憶體被存取的次數，以實現運算處理等的信號處理的高速化。藉由還在用作高速緩衝記憶體的記憶體電路中使用上述記憶體電路，可以抑制信號處理裝置150的耗電量。另外，在再次開始電源的供應之後，可以在短時間內恢復到電源供應停止之前的狀態。
本實施方式可以與上述實施方式適當地組合而實施。
實施方式4
在本實施方式中，說明根據本發明的一個方式的信號處理裝置之一的CPU的結構。
圖11示出本實施方式的CPU的結構。圖11所示的CPU在基板9900上主要包括：ALU 9901；ALU控制器9902；指令解碼器9903；中斷控制器9904；時序控制器9905；暫存器9906：暫存器控制器9907；Bus．I/F 9908；可重寫的ROM 9909；以及ROM．I/F 9920。注意，ALU是指Arithmetic logic unit，即算術邏輯單元，Bus．I/F是指匯流排界面，並且ROM．I/F是指ROM介面。ROM 9909和ROM．I/F 9920可以設置在另一晶片上。當然，圖11只是示出將其結構簡化的一例，並且實際上的CPU根據其用途具有多種結構。
藉由Bus．I/F 9908輸入到CPU的指令輸入到指令解碼器9903且在進行解碼之後，輸入到ALU控制器9902、中斷控制器9904、暫存器控制器9907和時序控制器9905。
根據被解碼的指令，ALU控制器9902、中斷控制器9904、暫存器控制器9907、時序控制器9905進行各種控制。明確地說，ALU控制器9902產生用來控制ALU 9901的工作的信號。另外，當CPU在執行程式時，中斷控制器9904根據其優先度或掩模狀態而判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求，並處理所述要求。暫存器控制器9907產生暫存器9906的位址，並根據CPU的狀態進行從暫存器9906的讀出或對暫存器9906的寫入。
另外，時序控制器9905產生控制ALU 9901、ALU控制器9902、指令解碼器9903、中斷控制器9904、暫存器控制器9907的工作時序的信號。例如，時序控制器9905具備根據基準時脈信號CLK1產生內部時脈信號CLK2的內部時脈產生部，將時脈信號CLK2供給到上述各種電路。
在本實施方式的CPU中，在暫存器9906中設置有具有上述實施方式所示的結構的記憶體電路。暫存器控制器9907根據來自ALU 9901的指令選擇在暫存器9906所具有的記憶體電路中利用揮發性記憶體部101保持資料信號還是利用非揮發性記憶體部102保持資料信號。當選擇利用揮發性記憶體部101保持資料信號時，進行對暫存器9906中的記憶體電路的電源的供給。當選擇利用非揮發性記憶體部102保持資料信號時，可以停止對暫存器9906中的記憶體電路的電源的供給。
如此，當暫時停止CPU的工作，停止電源的供給時 也可以保持資料信號，且可以降低耗電量。明確地說，例如，在個人電腦的使用者停止對鍵盤等輸入裝置的資訊輸入的期間中也可以停止CPU，由其可以降低耗電量。
在本實施方式中，將CPU舉例說明，但是本發明的信號處理裝置不侷限於CPU，也可以應用於微處理器、影像處理電路、DSP、FPGA(Field Programmable Gate Array：現場可編程閘陣列)等的LSI。
本實施方式可以與上述實施方式組合而實施。
實施方式5
在圖2所示的非揮發性記憶體部102中，舉出其通道形成在矽中的第二電晶體122、其通道形成在氧化物半導體層中的第一電晶體121以及第一電容元件123的例子來說明記憶體電路100的製造方法。
如圖12A所示，在基板700上形成絕緣膜701和從單晶半導體基板分離的半導體膜702。
對可以用作基板700的材料沒有大的限制，但是需要至少具有能夠承受後面的加熱處理的程度的耐熱性。例如，作為基板700，可以使用藉由熔融法或浮法而製造的玻璃基板、石英基板、半導體基板、陶瓷基板等。另外，當後面的加熱處理的溫度較高時，較佳為使用應變點為730℃以上的玻璃基板。
在本實施方式中，以下，以半導體膜702為單晶矽的情況為例子來說明第二電晶體122的製造方法。另外，簡 單說明具體的單晶半導體膜702的製造方法的一個例子。首先，將由利用電場進行加速的離子構成的離子束注入到單晶半導體基板的接合基板，以在離接合基板的表面有預定深度的區域中形成因使結晶結構錯亂而局部性地脆弱化的脆化層。可以根據離子束的加速能和離子束的入射角調節形成脆化層的區域的深度。然後，貼合接合基板與形成有絕緣膜701的基板700，其中間夾有該絕緣膜701。至於貼合，在使接合基板與基板700重疊之後，對接合基板和基板700的一部分施加大約1N/cm2以上500N/cm2以下的壓力，較佳為施加大約11N/cm2以上20N/cm2以下的壓力。當施加壓力時，從該部分起開始接合基板和絕緣膜701的接合，該接合最終擴展於貼緊的面整體。接著，藉由進行加熱處理，存在於脆化層中的極小空隙彼此結合起來，使得極小空隙的體積增大。結果，在脆化層中，接合基板的一部分的單晶半導體膜從接合基板分離。上述加熱處理的溫度為不超過基板700的應變點的溫度。然後，藉由利用蝕刻等將上述單晶半導體膜加工為所希望的形狀，可以形成半導體膜702。
為了控制臨界電壓，也可以對半導體膜702添加賦予p型導電性的雜質元素諸如硼、鋁、鎵等或賦予n型導電性的雜質元素諸如磷、砷等。用來控制臨界電壓的雜質元素添加，既可對被進行構圖之前的半導體膜進行，又可對被進行構圖之後的半導體膜702進行。另外，也可以將用於控制臨界電壓的雜質元素添加到接合基板。或者，也可 以首先將雜質元素添加到接合基板，以便粗略地調節臨界電壓，然後，再添加到被進行構圖之前的半導體膜或被進行構圖之後的半導體膜702，以便精細地調節臨界電壓。
另外，雖然在本實施方式中說明使用單晶半導體膜的例子，但是本發明不侷限於該結構。例如，既可利用在絕緣膜701上利用氣相沉積法而形成的多晶、微晶或非晶半導體膜，又可利用已知的技術使上述半導體膜結晶化。作為已知的晶化法，有利用雷射的雷射晶化法、使用催化元素的晶化法。或者，也可以採用組合了使用催化元素的晶化法和雷射晶化法的方法。另外，在使用石英等具有優良的耐熱性的基板時，也可以採用組合如下方法的晶化法：使用電熱爐的熱晶化法；利用紅外光的燈退火晶化法；使用催化元素的晶化法；950℃左右的高溫退火法。
接著，如圖12B所示，使用半導體膜702形成半導體層704。然後，在半導體層704上形成閘極絕緣膜703。
作為閘極絕緣膜703的一個例子，可以使用電漿CVD法或濺射法等形成包含如下材料的膜的單層或疊層：氧化矽、氮氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等。
另外，在本說明書中，氧氮化物是指在其組成中含氧量多於含氮量的物質。另外，氮氧化物是指在其組成中含氮量多於含氧量的物質。
例如，可以將閘極絕緣膜703的厚度設定為1nm以上100nm以下，較佳為10nm以上50nm以下。在本實施方式中，作為閘極絕緣膜703，使用電漿CVD法形成包含氧化矽的單層的絕緣膜。
接著，如圖12C所示，形成閘極電極707。
閘極電極707可以藉由在形成導電膜之後將該導電膜加工(構圖)為預定的形狀而形成。在形成上述導電膜時，可以使用CVD法、濺射法、蒸鍍法、旋塗法等。另外，作為導電膜，可以使用鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、釹(Nb)等。既可使用含上述金屬作為其主要成分的合金，又可使用含上述金屬的化合物。或者，也可以使用對半導體膜摻雜了賦予導電性的雜質元素如磷等而成的多晶矽等半導體來形成。
另外，雖然在本實施方式中由單層導電膜形成閘極電極707，但是本實施方式不侷限於該結構。閘極電極707也可以由層疊的多個導電膜形成。
作為兩個導電膜的組合，可以使用氮化鉭或鉭作為第一層，並且使用鎢作為第二層。另外，除了上述以外，還可以舉出：氮化鎢和鎢、氮化鉬和鉬、鋁和鉭、鋁和鈦等。因為鎢和氮化鉭具有高耐熱性，所以在形成兩層導電膜之後可以進行用於熱活化的加熱處理。另外，作為兩層導電膜的搭配，例如可以使用摻雜有賦予n型導電性的雜質元素的矽和鎳矽化物；摻雜有賦予n型導電性的雜質元 素的矽和鎢矽化物等。
在採用層疊三層以上的導電膜的疊層結構的情況下，較佳為採用鉬膜、鋁膜和鉬膜的疊層結構。
另外，作為閘極電極707，也可以使用氧化銦、氧化銦氧化錫合金、氧化銦氧化鋅合金、氧化鋅、氧化鋅鋁、氧氮化鋅鋁或氧化鋅鎵等的具有透光性的氧化物導電膜。
另外，也可以使用液滴噴射法選擇性地形成閘極電極707，而不使用掩模。液滴噴射法是指從細孔噴射或噴出包含預定組分的液滴來形成預定圖案的方法，噴墨法等包括在其範疇內。
另外，藉由在形成導電膜之後使用ICP(Inductively Coupled Plasma：感應耦合電漿)蝕刻法並對蝕刻條件(施加到線圈型電極層的電力量、施加到基板側電極層的電力量和基板側的電極溫度等)進行適當調整，可以將閘極電極707蝕刻為具有所希望的錐形形狀。另外，還可以根據掩模的形狀控制錐形形狀的角度等。另外，作為蝕刻氣體，可以適當地使用：氯類氣體如氯、氯化硼、氯化矽、四氯化碳等；氟類氣體如四氟化碳、氟化硫或氟化氮；或氧。
接著，如圖12D所示，藉由以閘極電極707為掩模將賦予一導電性的雜質元素添加到半導體膜702，在半導體膜702中形成與閘極電極707重疊的通道形成區710以及夾有通道形成區710的一對雜質區域709。
在本實施方式中，以將賦予p型的雜質元素(如硼) 添加到半導體膜702的情況為例子。
接著，如圖13A所示，覆蓋閘極絕緣膜703和閘極電極707形成絕緣膜712和絕緣膜713。明確地說，絕緣膜712和絕緣膜713可以使用氧化矽、氮化矽、氮氧化矽、氧氮化矽、氮化鋁、氮氧化鋁等的無機絕緣膜。特別是，藉由作為絕緣膜712和絕緣膜713使用介電常數低(low-k)材料，可以充分地減少起因於各種電極或佈線的重疊的電容，所以較佳為使用介電常數低(low-k)材料。另外，作為絕緣膜712和絕緣膜713，也可以應用使用上述材料的多孔絕緣膜。在多孔絕緣膜中，因為與密度高的絕緣膜相比，其介電常數降低，所以可以進一步減少起因於電極或佈線的寄生電容。
在本實施方式中，以使用氧氮化矽作為絕緣膜712並使用氮氧化矽作為絕緣膜713的情況為例子。另外，雖然在本實施方式中以在閘極電極707上形成絕緣膜712和絕緣膜713的情況為例子，但是在本發明中，既可在閘極電極707上只形成一層的絕緣膜，又可在閘極電極707上形成三層以上的多個絕緣膜的疊層。
接著，如圖13B所示，藉由對絕緣膜713進行CMP(化學機械拋光)處理或蝕刻處理，使絕緣膜713的露出的頂面平坦化。另外，為了提高之後形成的第一電晶體121的特性，較佳為使絕緣膜712和絕緣膜713的表面盡可能地為平坦。
藉由上述製程，可以形成第二電晶體122。
接著，說明第一電晶體121的製造方法。首先，如圖13C所示，在絕緣膜713上形成氧化物半導體層716。
藉由將形成在絕緣膜713上的氧化物半導體膜加工為所希望的形狀，可以形成氧化物半導體層716。上述氧化物半導體膜的厚度為2nm以上200nm以下，較佳為3nm以上50nm以下，更佳為3nm以上20nm以下。藉由使用氧化物半導體作為靶材，利用濺射法形成氧化物半導體膜。另外，氧化物半導體膜可以藉由在稀有氣體(如氬)氛圍下、在氧氛圍下或在稀有氣體(如氬)和氧的混合氛圍下利用濺射法而形成。
另外，較佳為在使用濺射法形成氧化物半導體膜之前，進行引入氬氣體並產生電漿的反濺射，而去除附著在絕緣膜713的表面上的灰塵。反濺射是指不對靶材一側施加電壓而使用RF電源在氬氛圍中對基板一側施加電壓來在基板附近形成電漿以進行表面改性的方法。另外，也可以使用氮、氦等代替氬氛圍。另外，也可以在對氬氛圍添加氧、一氧化二氮等的氛圍下進行反濺射。另外，也可以在對氬氛圍添加氯、四氟化碳等的氛圍下進行反濺射。
如上所述，作為氧化物半導體膜，可以使用：四元金屬氧化物的In-Sn-Ga-Zn-O類氧化物半導體；三元金屬氧化物的In-Ga-Zn-O類氧化物半導體、In-Sn-Zn-O類氧化物半導體、In-Al-Zn-O類氧化物半導體、Sn-Ga-Zn-O類氧化物半導體、Al-Ga-Zn-O類氧化物半導體、Sn-Al-Zn-O類氧化物半導體；二元金屬氧化物的In-Zn-O類氧化物半 導體、Sn-Zn-O類氧化物半導體、Al-Zn-O類氧化物半導體、Zn-Mg-O類氧化物半導體、Sn-Mg-O類氧化物半導體、In-Mg-O類氧化物半導體、In-Ga-O類氧化物半導體；或者In-O類氧化物半導體、Sn-O類氧化物半導體、Zn-O類氧化物半導體等。
在本實施方式中，將藉由使用包含In(銦)、Ga(鎵)及Zn(鋅)的靶材的濺射法而得到的厚度為30nm的In-Ga-Zn-O類氧化物半導體的薄膜用作氧化物半導體膜。作為上述靶材，例如可以使用各金屬的組成比為In：Ga：Zn=1：1：0.5、In：Ga：Zn=1：1：1或In：Ga：Zn=1：1：2的靶材。另外，包含In、Ga及Zn的靶材的填充率為90%以上100%以下，較佳為95%以上且低於100%。藉由採用填充率高的靶材，可以形成緻密的氧化物半導體膜。
在本實施方式中，將基板放置在保持為減壓狀態的處理室內，去除處理室內的殘留水分並引入被去除了氫及水分的濺射氣體，使用上述靶材形成氧化物半導體膜。在進行成膜時，也可以將基板溫度設定為100℃以上600℃以下，較佳為200℃以上400℃以下。藉由邊加熱基板邊進行成膜，可以降低形成的氧化物半導體膜中含有的雜質濃度。另外，可以減輕由於濺射帶來的損傷。為了去除殘留在處理室中的水分，較佳為使用吸附型真空泵。例如，較佳為使用低溫泵、離子泵、鈦昇華泵。另外，作為排氣單元，也可以使用配備有冷阱的渦輪泵。在使用低溫泵對處理室進行排氣時，例如排出氫原子、水(H2O)等的包含 氫原子的化合物(更佳地，還有包含碳原子的化合物)等，由此可降低該處理室中形成的氧化物半導體膜所包含的雜質濃度。
作為成膜條件的一例，可以應用如下條件：基板與靶材之間的距離為100mm，壓力為0.6Pa，直流(DC)電源功率為0.5kW，採用氧(氧流量比率為100%)氛圍。另外，脈衝直流(DC)電源是較佳的，因為可以減少在成膜時發生的灰塵並可以實現均勻的膜厚度分佈。
另外，藉由將濺射裝置的處理室的洩漏率設定為1×10-10Pa．m3/秒以下，可以減少當藉由濺射法形成膜時混入到氧化物半導體膜中的鹼金屬、氫化物等雜質。另外，藉由作為排氣系統使用上述吸附型真空泵，可以減少鹼金屬、氫原子、氫分子、水、羥基或氫化物等雜質從排氣系統倒流。
另外，藉由將靶材的純度設定為99.99%以上，可以減少混入到氧化物半導體膜中的鹼金屬、氫原子、氫分子、水、羥基或氫化物等。另外，藉由使用該靶材，在氧化物半導體膜中可以降低鋰、鈉、鉀等的鹼金屬的濃度。
另外，為了使氧化物半導體膜中儘量不包含氫、羥基及水分，作為成膜的預處理，較佳為在濺射裝置的預熱室中對形成了絕緣膜712及絕緣膜713的基板700進行預熱，使吸附到基板700的水分或氫等雜質脫離且進行排氣。注意，預熱的溫度是100℃以上400℃以下，較佳是150℃以上300℃以下。另外，設置在預熱室中的排氣單元 較佳是低溫泵。另外，還可以省略該預熱處理。另外，該預熱也可以在後面進行的閘極絕緣膜721的成膜之前，對形成了導電膜719及導電膜720的基板700同樣地進行。
另外，作為用來形成氧化物半導體層716的蝕刻，可以採用乾蝕刻及濕蝕刻中的一者或兩者。作為用於乾蝕刻的蝕刻氣體，較佳為使用含有氯的氣體(氯類氣體，例如，氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、四氯化碳(CCl4)等)。另外，還可以使用含有氟的氣體(氟類氣體，例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、三氟甲烷(CHF3)等)、溴化氫(HBr)、氧(O2)、或對上述氣體添加了氦(He)或氬(Ar)等的稀有氣體的氣體等。
作為乾蝕刻法，可以使用平行平板型RIE(Reactive Ion Etching：反應離子蝕刻)法或ICP(Inductively Coupled Plasma：感應耦合電漿)蝕刻法。為了能夠蝕刻為所希望的形狀，適當地調節蝕刻條件(施加到線圈形電極的電力量、施加到基板一側的電極的電力量、基板一側的電極溫度等)。
作為用於濕蝕刻的蝕刻液，可以使用將磷酸、醋酸及硝酸混合而成的溶液、檸檬酸或草酸等的有機酸。在本實施方式中，使用ITO-07N(日本關東化學株式會社製造)。
另外，也可以利用噴墨法形成用來形成氧化物半導體層716的抗蝕劑掩模。當利用噴墨法形成抗蝕劑掩模時不 需要光掩模，由此可以降低製造成本。
另外，較佳為在下一個製程中形成導電膜之前進行反濺射，以去除附著在氧化物半導體層716、絕緣膜712以及絕緣膜713的表面的抗蝕劑殘渣等。
另外，有時在藉由濺射等形成的氧化物半導體膜中包含多量的作為雜質的水分或氫(包括羥基)。因為水分或氫容易形成施體能階，所以它們對於氧化物半導體來說是雜質。因此，在本發明的一個方式中，為了減少氧化物半導體膜中的水分或氫等雜質(實現脫水化或脫氫化)，在減壓氛圍、氮或稀有氣體等惰性氣體氛圍、氧氣體氛圍或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰蕩光譜法)方式的露點計進行測定時的水分量是20ppm(露點換算，-55℃)以下，較佳的是1ppm以下，更佳的是10ppb以下的空氣)氛圍下對氧化物半導體層716進行加熱處理。
藉由對氧化物半導體層716進行加熱處理，可以使氧化物半導體層716中的水分或氫脫離。明確地說，可以在250℃以上750℃以下的溫度下，較佳為在400℃以上且低於基板的應變點的溫度下進行加熱處理。例如，以500℃進行3分鐘以上6分鐘以下左右的加熱處理即可。藉由使用RTA法作為加熱處理，可以在短時間內進行脫水化或脫氫化，由此即使在超過玻璃基板的應變點的溫度下也可以進行處理。
在本實施方式中，使用加熱處理裝置之一的電爐。
另外，加熱處理裝置不侷限於電爐，也可以具備利用來自電阻發熱體等發熱體的熱傳導或熱輻射加熱被處理物的裝置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是利用從燈如鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發出的光(電磁波)的輻射加熱被處理物的裝置。GRTA裝置是使用高溫的氣體進行加熱處理的裝置。作為氣體，使用即使進行加熱處理也不與被處理物產生反應的惰性氣體如氬等的稀有氣體或者氮等。
另外，在加熱處理中，較佳為在氮或氦、氖、氬等的稀有氣體中不包含水分或氫等。或者，較佳的是，引入到加熱處理裝置的氮或稀有氣體如氦、氖或氬的純度為6N(99.9999%)以上，較佳為7N(99.99999%)以上(即，雜質濃度為1ppm以下，較佳為0.1ppm以下)。
另外，有人指出：由於氧化物半導體對雜質不敏感，因此即使在膜中包含多量金屬雜質也沒有問題，而也可以使用包含多量的鹼金屬諸如鈉等的廉價的鈉鈣玻璃(神谷、野村以及細野，“酸化物半導體物性 開発現狀(Carrier Transport Properties and Electronic Structures of Amorphous Oxide Semiconductors：The present status：非晶氧化物半導體的物性及裝置開發的現狀)”，固體物理，2009年9月號，Vol.44， pp.621-633)。但是，這種指出是不適當的。鹼金屬由於不是構成氧化物半導體的元素，所以是雜質。鹼土金屬在它不是構成氧化物半導體的元素時也是雜質。尤其是，鹼金屬中的Na在與氧化物半導體層接觸的絕緣膜為氧化物時擴散到該絕緣膜中而成為Na+。另外，在氧化物半導體層中，Na將構成氧化物半導體的金屬與氧的接合斷開或擠進該接合之中。結果，例如，發生因臨界電壓向負一側漂移而導致的常導通化、遷移率的降低等電晶體特性的劣化，而且，也發生特性的不均勻。在氧化物半導體層中的氫濃度十分低時顯著地出現上述雜質所引起的電晶體的上述特性劣化及特性不均勻。因此，在氧化物半導體層中的氫濃度為1×1018atoms/cm3以下，較佳為1×1017atoms/cm3以下時，較佳為減少上述雜質的濃度。明確地說，利用二次離子質譜分析法測量的Na濃度的測定值較佳為5×1016atoms/cm3以下，更佳為1×1016atoms/cm3以下，進一步較佳為1×1015atoms/cm3以下。與此同樣，Li濃度的測定值較佳為5×1015atoms/cm3以下，更佳為1×1015atoms/cm3以下。與此同樣，K濃度的測定值較佳為5×1015atoms/cm3以下，更佳為1×1015atoms/cm3以下。
藉由上述製程可以降低氧化物半導體層716中的氫濃度，從而實現高純度化。由此，可以實現氧化物半導體層的穩定化。另外，藉由進行玻璃轉變溫度以下的加熱處理，可以形成載子密度極少且能隙寬的氧化物半導體層。由此，可以使用大面積基板製造電晶體，而可以提高量產 性。另外，藉由使用上述氫濃度被降低的被高純度化的氧化物半導體層，可以製造耐壓性高且截止電流顯著低的電晶體。只要在形成氧化物半導體層之後，就可以進行上述加熱處理。
另外，氧化物半導體層也可以為非晶，但是也可以具有結晶性。作為具有結晶性的氧化物半導體層，也較佳為使用具有c軸配向的結晶氧化物半導體(C Axis Aligned Crystalline Oxide Semiconductor：也稱為CAAC-OS)，因為可以獲取電晶體的可靠性得到提高的效果。
明確地說，CAAC-OS為非單晶，並在從垂直於其ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列。並且，CAAC-OS包括如下相：在c軸方向上，金屬原子排列為層狀的相，或者，金屬原子和氧原子排列為層狀的相。
在CAAC-OS中，與非晶氧化物半導體中相比，金屬與氧的接合序列化。換言之，在氧化物半導體為非晶時，各金屬原子的配位數有可能分別不同，但是在CAAC-OS中，金屬原子的配位數大致一定。由此，微觀的氧缺陷減少，而有減少因氫原子(包括氫離子)或鹼金屬原子的脫附而導致的電荷遷移或不穩定性的效果。
因此，藉由使用由CAAC-OS構成的氧化物半導體膜形成電晶體，可以降低在對電晶體照射光或施加偏壓-熱壓力(BT)之後產生的電晶體的臨界電壓的變化量。由此，可以形成具有穩定的電特性的電晶體。
由CAAC-OS構成的氧化物半導體膜也可以藉由濺射法形成。為了藉由濺射法得到CAAC-OS，重要的是在氧化物半導體膜的沉積初期階段中形成六方晶的結晶且以該結晶為晶種使結晶生長。為此，較佳為將靶材與基板之間的距離設定為長(例如，150mm至200mm左右)，並且將加熱基板的溫度設定為100℃至500℃，更佳為設定為200℃至400℃，進一步較佳為設定為250℃至300℃。
另外，較佳的是，在利用濺射法形成由CAAC-OS構成的氧化物半導體膜時，氛圍中的氧氣比較高。例如，當在氬和氧的混合氣體氛圍中使用濺射法時，氧氣比較佳為30%以上，更佳為40%以上。這是因為從氛圍中補充氧來促進CAAC-OS的結晶化的緣故。
另外，較佳的是，在利用濺射法形成由CAAC-OS構成的氧化物半導體膜時，由CAAC-OS構成的氧化物半導體膜將形成在其上的基板被加熱到150℃以上，更佳為被加熱到170℃以上。這是因為隨著基板溫度的上升CAAC-OS的結晶化被促進的緣故。
另外，較佳的是，在對由CAAC-OS構成的氧化物半導體膜進行氮氣分中或真空中的熱處理之後，在氧氣分中或在氧和其他氣體的混合氛圍中進行熱處理。這是因為如下緣故：藉由從後一者的熱處理的氛圍中供應氧，可以補償在前一者的熱處理中發生的氧缺損。
另外，由CAAC-OS構成的氧化物半導體膜將形成在其上的膜表面(被形成面)較佳為平坦。這是因為如下緣 故：因為由CAAC-OS構成的氧化物半導體膜具有大致垂直於該被形成面的c軸，所以存在於該被形成面的凹凸會引發由CAAC-OS構成的氧化物半導體膜中的晶界的發生。因此，較佳為在形成由CAAC-OS構成的氧化物半導體膜之前對上述被形成面進行化學機械拋光(CMP，即Chemical Mechanical Polishing)等平坦化處理。另外，上述被形成面的平均粗糙度較佳為0.5nm以下，更佳為0.3nm以下。
接著，如圖14A所示，形成與閘極電極707接觸且與氧化物半導體層716接觸的導電膜719及與氧化物半導體層716接觸的導電膜720。導電膜719及導電膜720被用作源極電極或汲極電極。
明確地說，藉由濺射法或真空蒸鍍法覆蓋閘極電極707及絕緣膜713上地形成導電膜，然後將該導電膜加工(構圖)為所希望的形狀，來可以形成導電膜719及導電膜720。
作為成為導電膜719及導電膜720的導電膜，可以舉出選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的元素、以上述元素為成分的合金或組合上述元素而成的合金膜等。此外，還可以採用在鋁、銅等的金屬膜的下側或上側層疊鉻、鉭、鈦、鉬、鎢等的高熔點金屬膜的結構。另外，作為鋁或銅，為了避免耐熱性或腐蝕性的問題，較佳為將鋁或銅與高熔點金屬材料組合而使用。作為高熔點金屬材料，可以使用鉬、鈦、鉻、鉭、鎢、釹、鈧、釔等。
另外，成為導電膜719及導電膜720的導電膜可以採用單層結構或兩層以上的疊層結構。例如，可以舉出：包含矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的兩層結構；以及鈦膜、層疊在該鈦膜上的鋁膜、還在其上層疊的鈦膜的三層結構等。另外，Cu-Mg-Al合金、Mo-Ti合金、Ti、Mo具有與氧化膜的高密接性。因此，藉由作為下層層疊包括Cu-Mg-Al合金、Mo-Ti合金、Ti或Mo的導電膜，作為上層層疊包括Cu的導電膜，且將該層疊的導電膜用於導電膜719及導電膜720，可以提高作為氧化膜的絕緣膜與導電膜719及導電膜720的密接性。
此外，也可以使用導電金屬氧化物形成成為導電膜719及導電膜720的導電膜。作為導電金屬氧化物，可以使用氧化銦、氧化錫、氧化鋅、氧化銦氧化錫合金、氧化銦氧化鋅合金或使上述金屬氧化物材料包含矽或氧化矽的材料。
在形成導電膜之後進行加熱處理的情況下，較佳為使導電膜具有承受該加熱處理的耐熱性。
另外，在對導電膜進行蝕刻時，以儘量不去除氧化物半導體層716的方式適當地調節各個材料及蝕刻條件。根據蝕刻條件，有時由於氧化物半導體層716的露出的部分被部分地蝕刻，形成槽部(凹部)。
在本實施方式中，作為導電膜，使用鈦膜。因此，可以使用包含氨和過氧化氫水的溶液(過氧化氫氨水)對導電膜選擇性地進行濕蝕刻。明確地說，使用以5：2：2的體 積比混合有31wt.%的過氧化氫水、28wt.%的氨水和水的水溶液。或者，也可以使用氯(Cl2)、氯化硼(BCl3)等的氣體對導電膜進行乾蝕刻。
另外，為了縮減在光刻製程中使用的光掩模數及製程數，還可以使用藉由多色調掩模形成的抗蝕劑掩模進行蝕刻製程，該多色調掩模是使透射光具有多種強度的掩模。由於使用多色調掩模形成的抗蝕劑掩模成為具有多種厚度的形狀，且藉由進行蝕刻可以進一步改變其形狀，因此可以將使用多色調掩模形成的抗蝕劑掩模用於加工為不同圖案的多個蝕刻製程。由此，可以使用一個多色調掩模形成至少對應於兩種以上的不同圖案的抗蝕劑掩模。因此，可以縮減曝光掩模數，還可以縮減所對應的光刻製程，從而可以簡化製程。
另外，也可以在氧化物半導體層716與用作源極電極或汲極電極的導電膜719及導電膜720之間設置用作源極區或汲極區的氧化物導電膜。作為氧化物導電膜的材料，較佳為使用以氧化鋅為成分的材料，且較佳為使用不含有氧化銦的材料。作為這種氧化物導電膜，可以使用氧化鋅、氧化鋅鋁、氧氮化鋅鋁、氧化鋅鎵等。
例如，在形成氧化物導電膜時，也可以一同進行用來形成氧化物導電膜的構圖和用來形成導電膜719及導電膜720的構圖。
藉由設置用作源極區及汲極區的氧化物導電膜，可以降低氧化物半導體層716與導電膜719及導電膜720之間 的電阻，所以可以實現電晶體的高速工作。另外，藉由設置用作源極區及汲極區的氧化物導電膜，可以提高電晶體的耐壓。
接著，也可以進行使用N2O、N2或Ar等的氣體的電漿處理。藉由該電漿處理去除附著到露出的氧化物半導體層表面的水等。另外，也可以使用氧和氬的混合氣體進行電漿處理。
另外，在進行電漿處理之後，如圖14B所示，以覆蓋導電膜719、導電膜720以及氧化物半導體層716的方式形成閘極絕緣膜721。並且，在閘極絕緣膜721上，在與氧化物半導體層716重疊的位置形成閘極電極722，而在與導電膜719重疊的位置形成導電膜723。
閘極絕緣膜721可以使用與閘極絕緣膜703相同的材料、相同的疊層結構形成。並且，閘極絕緣膜721較佳為儘量不包含水分、氫等的雜質，並可以為單層的絕緣膜或多個絕緣膜的疊層。當在閘極絕緣膜721中包含氫時，該氫侵入到氧化物半導體層716，或氫抽出氧化物半導體層716中的氧，而使氧化物半導體層716低電阻化(n型化)，因此有可能形成寄生通道。因此，為了使閘極絕緣膜721儘量不含有氫，當形成膜時不使用氫是重要的。上述閘極絕緣膜721較佳為使用阻擋性高的材料。例如，作為阻擋性高的絕緣膜，可以使用氮化矽膜、氮氧化矽膜、氮化鋁膜或氮氧化鋁膜等。當使用多個層疊的絕緣膜時，將氮的含有比率低的氧化矽膜、氧氮化矽膜等的絕緣膜形 成在與上述阻擋性高的絕緣膜相比接近於氧化物半導體層716的一側。然後，以在其間夾著氮含有比率低的絕緣膜且與導電膜719、導電膜720以及氧化物半導體層716重疊的方式形成阻擋性高的絕緣膜。藉由使用阻擋性高的絕緣膜，可以防止水分或氫等雜質侵入到氧化物半導體層716內、閘極絕緣膜721內或者氧化物半導體層716與其他絕緣膜的介面及其近旁。另外，藉由以與氧化物半導體層716接觸的方式形成氮比率低的氧化矽膜、氧氮化矽膜等的絕緣膜，可以防止使用阻擋性高的材料的絕緣膜直接接觸於氧化物半導體層716。
在本實施方式中，形成如下閘極絕緣膜721，該閘極絕緣膜721在藉由濺射法形成的厚度為200nm的氧化矽膜上層疊有藉由濺射法形成的厚度為100nm的氮化矽膜。將進行成膜時的基板溫度設定為室溫以上300℃以下即可，在本實施方式中採用100℃。
另外，也可以在形成閘極絕緣膜721之後進行加熱處理。該加熱處理在氮、超乾燥空氣或稀有氣體(氬、氦等)的氛圍下較佳為以200℃以上400℃以下，例如250℃以上350℃以下的溫度進行。上述氣體的含水量為20ppm以下，較佳為1ppm以下，更佳為10ppb以下。在本實施方式中，例如在氮氛圍下以250℃進行1小時的加熱處理。或者，與在形成導電膜719及導電膜720之前為了減少水分或氫對氧化物半導體層進行的上述加熱處理同樣，也可以在短時間進行高溫的RTA處理。藉由在設置包含氧的 閘極絕緣膜721之後進行加熱處理，即使因對氧化物半導體層716進行的上述加熱處理而在氧化物半導體層716中產生氧缺陷，氧也從閘極絕緣膜721供應到氧化物半導體層716。並且，藉由將氧供應到氧化物半導體層716，可以在氧化物半導體層716中降低成為施體的氧缺陷，並滿足化學計量組成比。結果，可以使氧化物半導體層716趨近於i型，降低因氧缺陷而導致的電晶體的電特性的偏差，從而實現電特性的提高。進行該加熱處理的時序只要是形成閘極絕緣膜721之後就沒有特別的限制，並且藉由將該加熱處理兼作其他製程例如形成樹脂膜時的加熱處理、用來使透明導電膜低電阻化的加熱處理，可以在不增加製程數的條件下使氧化物半導體層716趨近於i型。
另外，也可以藉由在氧氛圍下對氧化物半導體層716進行加熱處理，對氧化物半導體添加氧，而減少在氧化物半導體層716中成為施體的氧缺陷。加熱處理的溫度例如是100℃以上且低於350℃，較佳是150℃以上且低於250℃。上述用於氧氛圍下的加熱處理的氧氣體較佳為不包含水、氫等。或者，較佳為將引入到加熱處理裝置中的氧氣體的純度設定為6N(99.9999%)以上，更佳為設定為7N(99.99999%)以上(也就是說，氧中的雜質濃度為1ppm以下，較佳為0.1ppm以下)。
或者，也可以藉由採用離子植入法或離子摻雜法等對氧化物半導體層716添加氧，來減少成為施體的氧缺陷。例如，將以2.45GHz的微波電漿化了的氧添加到氧化物半 導體層716中，即可。
另外，藉由在閘極絕緣膜721上形成導電膜之後，對該導電膜進行構圖，來可以形成閘極電極722及導電膜723。閘極電極722及導電膜723可以使用與閘極電極707或導電膜719及導電膜720相同的材料來形成。
閘極電極722及導電膜723的厚度為10nm至400nm，較佳為100nm至200nm。在本實施方式中，在藉由使用鎢靶材的濺射法形成150nm的用於閘極電極的導電膜之後，藉由蝕刻將該導電膜加工(構圖)為所希望的形狀，來形成閘極電極722及導電膜723。另外，也可以使用噴墨法形成抗蝕劑掩模。當藉由噴墨法形成抗蝕劑掩模時不使用光掩模，因此可以縮減製造成本。
藉由上述製程，形成第一電晶體121。
另外，導電膜719與導電膜723隔著閘極絕緣膜721重疊的部分相當於第一電容元件123。
另外，雖然使用單閘結構的電晶體說明第一電晶體121，但是也可以根據需要形成藉由具有電連接的多個閘極電極來具有多個通道形成區的多閘結構的電晶體。
接觸於氧化物半導體層716的絕緣膜(在本實施方式中，相當於閘極絕緣膜721)也可以使用包含第13族元素及氧的絕緣材料。較多氧化物半導體材料包含第13族元素，包含第13族元素的絕緣材料與氧化物半導體的搭配良好，因此藉由將包含第13族元素的絕緣材料用於與氧化物半導體層接觸的絕緣膜，可以保持與氧化物半導體層 的良好的介面狀態。
包含第13族元素的絕緣材料是指包含一種或多種第13族元素的絕緣材料。作為包含第13族元素的絕緣材料，例如有氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁等。在此，氧化鋁鎵是指含鋁量(at.%)多於含鎵量(at.%)的物質，並且氧化鎵鋁是指含鎵量(at.%)等於或多於含鋁量(at.%)的物質。
例如，當以接觸於包含鎵的氧化物半導體層的方式形成絕緣膜時，藉由將包含氧化鎵的材料用於絕緣膜，可以保持氧化物半導體層和絕緣膜之間的良好的介面特性。例如，藉由以彼此接觸的方式設置氧化物半導體層和包含氧化鎵的絕緣膜，可以減少產生在氧化物半導體層和絕緣膜之間的氫的沉積(pileup)。另外，在作為絕緣膜使用屬於與氧化物半導體的成分元素相同的族的元素時，可以獲得同樣的效果。例如，使用包含氧化鋁的材料形成絕緣膜也是有效的。另外，由於氧化鋁具有不容易滲透水的特性，因此從防止水侵入到氧化物半導體層中的角度來看，使用該材料是較佳的。
此外，作為與氧化物半導體層716接觸的絕緣膜，較佳為採用藉由進行氧氛圍下的熱處理或氧摻雜等包含多於化學計量組成比的氧的絕緣材料。氧摻雜是指對塊體(bulk)添加氧的處理。為了明確表示不僅對薄膜表面添加氧，而且對薄膜內部添加氧，使用該術語“塊體”。此外，氧摻雜包括將電漿化了的氧添加到塊體中的氧電漿摻 雜。另外，也可以使用離子植入法或離子摻雜法進行氧摻雜。
例如，當作為與氧化物半導體層716接觸的絕緣膜使用氧化鎵時，藉由進行氧氛圍下的熱處理或氧摻雜，可以將氧化鎵的組成設定為Ga2Ox(X=3+α，0<α<1)。
此外，作為與氧化物半導體層716接觸的絕緣膜使用氧化鋁時，藉由進行氧氛圍下的熱處理或氧摻雜，可以將氧化鋁的組成設定為Al2Ox(X=3+α，0<α<1)。
此外，作為與氧化物半導體層716接觸的絕緣膜使用氧化鎵鋁(氧化鋁鎵)時，藉由進行氧氛圍下的熱處理或氧摻雜，可以將氧化鎵鋁(氧化鋁鎵)的組成設定為GaxAl2-xO3+α(0<X<2，0<α<1)。
藉由進行氧摻雜處理，可以形成具有包含多於化學計量組成比的氧的區域的絕緣膜。藉由使具備這種區域的絕緣膜與氧化物半導體層接觸，絕緣膜中的過剩的氧被供應到氧化物半導體層中，可以減少氧化物半導體層中或氧化物半導體層與絕緣膜的介面中的氧缺陷，來可以使氧化物半導體層成為i型化或無限趨近於i型。
也可以將具有包含多於化學計量組成比的氧的區域的絕緣膜僅用於與氧化物半導體層716接觸的絕緣膜中的位於上層的絕緣膜和位於下層的絕緣膜中的一方，但是較佳為用於兩者的絕緣膜。藉由將具有包含多於化學計量組成比的氧的區域的絕緣膜用於與氧化物半導體層716接觸的絕緣膜中的位於上層及下層的絕緣膜，而實現夾著氧化物 半導體層716的結構，來可以進一步提高上述效果。
此外，用於氧化物半導體層716的上層或下層的絕緣膜既可以是使用具有相同的構成元素的絕緣膜，又可以是使用具有不同的構成元素的絕緣膜。例如，既可以採用上層和下層都是其組成為Ga2Ox(X=3+α，0<α<1)的氧化鎵的結構，又可以採用上方和下方中的一方是其組成為Ga2Ox(X=3+α，0<α<1)的氧化鎵，另一方是其組成為Al2Ox(X=3+α，0<α<1)的氧化鋁的結構。
另外，與氧化物半導體層716接觸的絕緣膜也可以是具有包含多於化學計量組成比的氧的區域的絕緣膜的疊層。例如，也可以作為氧化物半導體層716的上層形成組成為Ga2Ox(X=3+α，0<α<1)的氧化鎵，且在其上形成組成為GaxAl2-xO3+α(0<X<2，0<α<1)的氧化鎵鋁(氧化鋁鎵)。此外，既可以採用作為氧化物半導體層716的下層形成具有包含多於化學計量組成比的氧的區域的絕緣膜的疊層的結構，又可以採用作為氧化物半導體層716的上層及下層形成具有包含多於化學計量組成比的氧的區域的絕緣膜的疊層。
接著，如圖14C所示，以覆蓋閘極絕緣膜721和閘極電極722的方式形成絕緣膜724。絕緣膜724可以利用PVD法或CVD法等形成。另外，還可以使用含有如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、氧化鋁等的無機絕緣材料的材料形成。另外，作為絕緣膜724較佳為使用介電常數低的材料或介電常數低的結構(多孔結構 等)。這是因為藉由使絕緣膜724的介電常數降低，可以降低產生在佈線、電極等之間的寄生電容，從而實現工作的高速化的緣故。另外，在本實施方式中，採用單層結構的絕緣膜724，但是，本發明的一個方式不侷限於此，也可以採用兩層以上的疊層結構。
接著，在閘極絕緣膜721和絕緣膜724中形成開口部725，使導電膜720的一部分露出。然後，在絕緣膜724上形成在上述開口部725中與導電膜720接觸的佈線726。
在使用PVD法或CVD法形成導電膜之後，對該導電膜進行構圖來形成佈線726。另外，作為導電膜的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。也可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
更明確地說，例如，可以使用如下方法：在包括絕緣膜724的開口的區域中，在藉由PVD法形成薄(5nm左右)的鈦膜之後埋入開口部725形成鋁膜。這裏，藉由PVD法形成的鈦膜具有還原被形成面的氧化膜(自然氧化膜等)並降低與下部電極等(在此，導電膜720)的接觸電阻的功能。另外，可以防止在鋁膜上產生小丘。另外，也可以在使用鈦或氮化鈦等形成障壁膜之後藉由鍍敷法形成銅膜。
這裏，說明使導電膜720與佈線726接觸的情況。在此情況下，在形成導電膜720之後，在閘極絕緣膜721及 絕緣膜724中形成開口部，來形成佈線726。
接著，覆蓋佈線726形成絕緣膜727。藉由上述一系列的製程可以製造記憶體電路。
另外，在上述製造方法中，在形成氧化物半導體層716之後形成用作源極電極及汲極電極的導電膜719及導電膜720。因此，如圖14B所示，在藉由上述製造方法得到的第一電晶體121中，導電膜719及導電膜720形成在氧化物半導體層716上。但是，在第一電晶體121中，用作源極電極及汲極電極的導電膜也可以設置在氧化物半導體層716的下面，即氧化物半導體層716和絕緣膜712及絕緣膜713之間。
圖15是示出第一電晶體121的剖面圖，其中用作源極電極及汲極電極的導電膜719及導電膜720設置在氧化物半導體層716與絕緣膜712及絕緣膜713之間。在形成絕緣膜713之後形成導電膜719及導電膜720，然後形成氧化物半導體層716，來可以得到圖15所示的第一電晶體121。
本實施方式可以與上述實施方式適當地組合而實施。
實施方式6
在本實施方式中，說明具有與實施方式5不同的結構的使用氧化物半導體層的電晶體。
圖16A所示的電晶體901具有：形成在絕緣膜902上的用作活性層的氧化物半導體層903；形成在氧化物半導 體層903上的源極電極904及汲極電極905；氧化物半導體層903、源極電極904及汲極電極905上的閘極絕緣膜906；以及在閘極絕緣膜906上設置在與氧化物半導體層903重疊的位置上的閘極電極907。
圖16A所示的電晶體901是閘極電極907形成在氧化物半導體層903上的頂閘極型電晶體，並是源極電極904及汲極電極905形成在氧化物半導體層903上的頂接觸型電晶體。並且，在電晶體901中，源極電極904及汲極電極905不重疊於閘極電極907。換言之，在源極電極904及汲極電極905與閘極電極907之間設置有大於閘極絕緣膜906的厚度的間隔。因此，電晶體901能夠抑制形成在源極電極904及汲極電極905與閘極電極907之間的寄生電容，所以可以實現高速工作。
另外，氧化物半導體層903具有一對高濃度區908，該一對高濃度區908藉由在形成閘極電極907之後對氧化物半導體層903添加賦予n型導電性的摻雜劑來得到。另外，氧化物半導體層903中的隔著閘極絕緣膜906重疊於閘極電極907的區域是通道形成區909。在氧化物半導體層903中，在一對高濃度區908之間設置有通道形成區909。當為了形成高濃度區908添加摻雜劑時，可以使用離子植入法。作為摻雜劑，例如可以使用氦、氬、氙等稀有氣體或氮、磷、砷、銻等第15族原子等。
例如，在將氮用作摻雜劑的情況下，高濃度區908中的氮原子的濃度較佳為5×1019/cm3以上1×1022/cm3以下。
添加有賦予n型導電性的摻雜劑的高濃度區908的導電性比氧化物半導體層903中的其他區域的導電性高。因此，藉由在氧化物半導體層903中設置高濃度區908，可以降低源極電極904和汲極電極905之間的電阻。
另外，在將In-Ga-Zn-O類氧化物半導體用於氧化物半導體層903的情況下，藉由在添加氮之後以300℃以上且600℃以下的溫度進行1小時左右的加熱處理，高濃度區908中的氧化物半導體具有纖鋅礦型結晶結構。藉由使高濃度區908中的氧化物半導體具有纖鋅礦型結晶結構，可以進一步提高高濃度區908的導電性，且降低源極電極904和汲極電極905之間的電阻。另外，為了形成具有纖鋅礦型結晶結構的氧化物半導體來有效地降低源極電極904和汲極電極905之間的電阻，在將氮用作摻雜劑的情況下，較佳為將高濃度區908中的氮原子的濃度設定為1×1020/cm3以上且7atoms%以下。但是，即使氮原子的濃度低於上述範圍，也有時可以得到具有纖鋅礦型結晶結構的氧化物半導體。
另外，氧化物半導體層903也可以由CAAC-OS構成。在氧化物半導體層903由CAAC-OS構成時，與氧化物半導體層903由非晶構成的情況相比可以提高氧化物半導體層903的導電率，因此可以降低源極電極904和汲極電極905之間的電阻。
並且，藉由降低源極電極904和汲極電極905之間的電阻，即使進行電晶體901的微型化，也可以確保高導通 電流和高速工作。另外，藉由進行電晶體901的微型化，可以縮小使用該電晶體的記憶體電路所占的面積而提高每單位面積的儲存容量。
圖16B所示的電晶體911具有：形成在絕緣膜912上的源極電極914及汲極電極915；形成在源極電極914及汲極電極915上的用作活性層的氧化物半導體層913；氧化物半導體層913、源極電極914及汲極電極915上的閘極絕緣膜916；以及在閘極絕緣膜916上設置在與氧化物半導體層913重疊的位置中的閘極電極917。
圖16B所示的電晶體911是閘極電極917形成在氧化物半導體層913上的頂閘極型電晶體，並是源極電極914及汲極電極915形成在氧化物半導體層913下的底接觸型電晶體。並且，在電晶體911中，與電晶體901同樣，源極電極914及汲極電極915不重疊於閘極電極917，因此可以抑制形成在源極電極914及汲極電極915與閘極電極917之間的寄生電容，所以可以實現高速工作。
另外，氧化物半導體層913具有一對高濃度區918，該一對高濃度區918藉由在形成閘極電極917之後對氧化物半導體層913添加賦予n型導電性的摻雜劑來得到。另外，氧化物半導體層913中的隔著閘極絕緣膜916重疊於閘極電極917的區域是通道形成區919。在氧化物半導體層913中，在一對高濃度區918之間設置有通道形成區919。
高濃度區918可以與上述電晶體901所具有的高濃度 區908的情況同樣使用離子植入法來形成。作為用來形成高濃度區918的摻雜劑的種類，可以參照高濃度區908的情況。
例如，在將氮用作摻雜劑的情況下，高濃度區918中的氮原子的濃度較佳為5×1019/cm3以上1×1022/cm3以下。
添加有賦予n型導電性的摻雜劑的高濃度區918的導電性比氧化物半導體層913中的其他區域的導電性高。因此，藉由在氧化物半導體層913中設置高濃度區918，可以降低源極電極914和汲極電極915之間的電阻。
另外，在將In-Ga-Zn-O類氧化物半導體用於氧化物半導體層913的情況下，藉由在添加氮之後以300℃以上且600℃以下的溫度進行加熱處理，高濃度區918中的氧化物半導體具有纖鋅礦型結晶結構。藉由使高濃度區918中的氧化物半導體具有纖鋅礦型結晶結構，可以進一步提高高濃度區918的導電性，且降低源極電極914和汲極電極915之間的電阻。另外，為了形成具有纖鋅礦型結晶結構的氧化物半導體來有效地降低源極電極914和汲極電極915之間的電阻，在將氮用作摻雜劑的情況下，較佳為將高濃度區918中的氮原子的濃度設定為1×1020/cm3以上且7atoms%以下。但是，即使氮原子的濃度低於上述範圍，也有時可以得到具有纖鋅礦型結晶結構的氧化物半導體。
另外，氧化物半導體層913也可以由CAAC-OS構成。在氧化物半導體層913由CAAC-OS構成時，與氧化物半導體層913由非晶構成的情況相比可以提高氧化物半 導體層913的導電率，因此可以降低源極電極914和汲極電極915之間的電阻。
並且，藉由降低源極電極914和汲極電極915之間的電阻，即使進行電晶體911的微型化，也可以確保高導通電流和高速工作。另外，藉由進行電晶體911的微型化，可以縮小使用該電晶體的記憶體電路所占的面積而提高每單位面積的儲存容量。
圖16C所示的電晶體921具有：形成在絕緣膜922上的用作活性層的氧化物半導體層923；形成在氧化物半導體層923上的源極電極924及汲極電極925；氧化物半導體層923、源極電極924及汲極電極925上的閘極絕緣膜926；以及在閘極絕緣膜926上設置在與氧化物半導體層923重疊的位置中的閘極電極927。另外，電晶體921還具有設置於閘極電極927的側部的由絕緣膜形成的側壁930。
圖16C所示的電晶體921是閘極電極927形成在氧化物半導體層923上的頂閘極型電晶體，並是源極電極924及汲極電極925形成在氧化物半導體層923上的頂接觸型電晶體。並且，在電晶體921中，與電晶體901同樣，源極電極924及汲極電極925不重疊於閘極電極927，因此可以抑制形成在源極電極924及汲極電極925與閘極電極927之間的寄生電容，所以可以實現高速工作。
另外，氧化物半導體層923具有一對高濃度區928及一對低濃度區929，該一對高濃度區928及一對低濃度區 929藉由在形成閘極電極927之後對氧化物半導體層923添加賦予n型導電性的摻雜劑來得到。另外，氧化物半導體層923中的隔著閘極絕緣膜926重疊於閘極電極927的區域是通道形成區931。在氧化物半導體層923中，在一對高濃度區928之間設置有一對低濃度區929，並且在一對低濃度區929之間設置有通道形成區931。並且，一對低濃度區929設置在氧化物半導體層923中的隔著閘極絕緣膜926重疊於側壁930的區域中。
高濃度區928及低濃度區929可以與上述電晶體901所具有的高濃度區908的情況同樣使用離子植入法來形成。作為用來形成高濃度區928的摻雜劑的種類，可以參照高濃度區908的情況。
例如，在將氮用作摻雜劑的情況下，高濃度區928中的氮原子的濃度較佳為5×1019/cm3以上且1×1022/cm3以下。另外，例如，在將氮用作摻雜劑的情況下，低濃度區929中的氮原子的濃度較佳為5×1018/cm3以上且低於5×1019/cm3。
添加有賦予n型導電性的摻雜劑的高濃度區928的導電性比氧化物半導體層923中的其他區域的導電性高。因此，藉由在氧化物半導體層923中設置高濃度區928，可以降低源極電極924和汲極電極925之間的電阻。另外，藉由在通道形成區931和高濃度區928之間設置低濃度區929，可以減輕短通道效應所導致的臨界電壓的負向漂移。
另外，在將In-Ga-Zn-O類氧化物半導體用於氧化物半導體層923的情況下，藉由在添加氮之後以300℃以上且600℃以下左右的溫度進行加熱處理，高濃度區928中的氧化物半導體具有纖鋅礦型結晶結構。再者，低濃度區929也根據氮濃度有時藉由上述加熱處理來具有纖鋅礦型結晶結構。藉由使高濃度區928中的氧化物半導體具有纖鋅礦型結晶結構，可以進一步提高高濃度區928的導電性，且降低源極電極924和汲極電極925之間的電阻。另外，為了形成具有纖鋅礦型結晶結構的氧化物半導體來有效地降低源極電極924和汲極電極925之間的電阻，在將氮用作摻雜劑的情況下，較佳為將高濃度區928中的氮原子的濃度設定為1×1020/cm3以上且7atoms%以下。但是，即使氮原子的濃度低於上述範圍，也有時可以得到具有纖鋅礦型結晶結構的氧化物半導體。
另外，氧化物半導體層923也可以由CAAC-OS構成。在氧化物半導體層923由CAAC-OS構成時，與氧化物半導體層923由非晶構成的情況相比可以提高氧化物半導體層923的導電率，因此可以降低源極電極924和汲極電極925之間的電阻。
並且，藉由降低源極電極924和汲極電極925之間的電阻，即使進行電晶體921的微型化，也可以確保高導通電流和高速工作。另外，藉由進行電晶體921的微型化，可以縮小使用該電晶體的記憶體電路所占的面積而提高每單位面積的儲存容量。
圖16D所示的電晶體941具有：形成在絕緣膜942上的源極電極944及汲極電極945；形成在源極電極944及汲極電極945上的用作活性層的氧化物半導體層943；氧化物半導體層943、源極電極944及汲極電極945上的閘極絕緣膜946；以及在閘極絕緣膜946上設置在與氧化物半導體層943重疊的位置中的閘極電極947。另外，電晶體941還具有設置於閘極電極947的側部的由絕緣膜形成的側壁950。
圖16D所示的電晶體941是閘極電極947形成在氧化物半導體層943上的頂閘極型電晶體，並是源極電極944及汲極電極945形成在氧化物半導體層943下的底接觸型電晶體。並且，在電晶體941中，與電晶體901同樣，源極電極944及汲極電極945不重疊於閘極電極947，因此可以抑制形成在源極電極944及汲極電極945與閘極電極947之間的寄生電容，所以可以實現高速工作。
另外，氧化物半導體層943具有一對高濃度區948及一對低濃度區949，該一對高濃度區948及一對低濃度區949藉由在形成閘極電極947之後對氧化物半導體層943添加賦予n型導電性的摻雜劑來得到。另外，氧化物半導體層943中的隔著閘極絕緣膜946重疊於閘極電極947的區域是通道形成區951。在氧化物半導體層943中，在一對高濃度區948之間設置有一對低濃度區949，並且在一對低濃度區949之間設置有通道形成區951。並且，一對低濃度區949設置在氧化物半導體層943中的隔著閘極絕 緣膜946重疊於側壁950的區域中。
高濃度區948及低濃度區949可以與上述電晶體901所具有的高濃度區908的情況同樣使用離子植入法來形成。作為用來形成高濃度區948的摻雜劑的種類，可以參照高濃度區908的情況。
例如，在將氮用作摻雜劑的情況下，高濃度區948中的氮原子的濃度較佳為5×1019/cm3以上且1×1022/cm3以下。另外，例如，在將氮用作摻雜劑的情況下，低濃度區949中的氮原子的濃度較佳為5×1018/cm3以上且低於5×1019/cm3。
添加有賦予n型導電性的摻雜劑的高濃度區948的導電性比氧化物半導體層943中的其他區域的導電性高。因此，藉由在氧化物半導體層943中設置高濃度區948，可以降低源極電極944和汲極電極945之間的電阻。另外，藉由在通道形成區951和高濃度區948之間設置低濃度區949，可以減輕短通道效應所導致的臨界電壓的負向漂移。
另外，在將In-Ga-Zn-O類氧化物半導體用於氧化物半導體層943的情況下，藉由在添加氮之後以300℃以上且600℃以下左右的溫度進行加熱處理，高濃度區948中的氧化物半導體具有纖鋅礦型結晶結構。再者，低濃度區949也根據氮濃度有時藉由上述加熱處理來具有纖鋅礦型結晶結構。藉由使高濃度區948中的氧化物半導體具有纖鋅礦型結晶結構，可以進一步提高高濃度區948的導電 性，且降低源極電極944和汲極電極945之間的電阻。另外，為了形成具有纖鋅礦型結晶結構的氧化物半導體來有效地降低源極電極944和汲極電極945之間的電阻，在將氮用作摻雜劑的情況下，較佳為將高濃度區948中的氮原子的濃度設定為1×1020/cm3以上且7atoms%以下。但是，即使氮原子的濃度低於上述範圍，也有時可以得到具有纖鋅礦型結晶結構的氧化物半導體。
另外，氧化物半導體層943也可以由CAAC-OS構成。在氧化物半導體層943由CAAC-OS構成時，與氧化物半導體層943由非晶構成的情況相比可以提高氧化物半導體層943的導電率，因此可以降低源極電極944和汲極電極945之間的電阻。
並且，藉由降低源極電極944和汲極電極945之間的電阻，即使進行電晶體941的微型化，也可以確保高導通電流和高速工作。另外，藉由進行電晶體941的微型化，可以縮小使用該電晶體的記憶體電路所占的面積而提高每單位面積的儲存容量。
另外，作為在使用氧化物半導體的電晶體中使用自對準製程製造用作源極區或汲極區的高濃度區的方法之一，公開了使氧化物半導體層的表面露出且進行氬電漿處理來降低氧化物半導體層的暴露於電漿的區域的電阻率的方法(S.Jeon et al.“180nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications”,IEDM Tech.Dig.,p.504-507,2010.)。
但是，在上述製造方法中，在形成閘極絕緣膜之後，需要部分地去除閘極絕緣膜，以使成為源極區或汲極區的部分露出。因此，在去除閘極絕緣膜時，下層的氧化物半導體層也被部分地過蝕刻，而成為源極區或汲極區的部分的厚度減薄。其結果，源極區或汲極區的電阻增加，並且容易產生過蝕刻所導致的電晶體的特性不良。
為了進行電晶體的微型化，需要採用加工精度高的乾蝕刻法。但是，在採用不能充分確保氧化物半導體層與閘極絕緣膜的選擇比的乾蝕刻法時，容易顯著產生上述過蝕刻。
例如，如果氧化物半導體層具有充分厚的厚度，就過蝕刻也不成為問題，但是在將通道長度設定為200nm以下時，為了防止短通道效應，需要氧化物半導體層中的成為通道形成區的部分的厚度為20nm以下，較佳為10nm以下。在處理這種厚度薄的氧化物半導體層時，氧化物半導體層的過蝕刻不是較佳的，這是因為由氧化物半導體層的過蝕刻導致如上所述的源極區或汲極區的電阻增加或電晶體的特性不良的緣故。
但是，如本發明的一個方式，藉由在不使氧化物半導體層露出且使閘極絕緣膜殘留的情況下對氧化物半導體層添加摻雜劑，可以防止氧化物半導體層的過蝕刻而減輕給氧化物半導體層帶來的過剩的損傷。另外，也可以保持氧化物半導體層與閘極絕緣膜的介面清潔。因此，可以提高電晶體的特性及可靠性。
本實施方式可以與上述實施方式適當地組合而實施。
實施方式7
作為氧化物半導體，較佳為至少包含銦(In)或鋅(Zn)。特別較佳為包含In和Zn。
另外，除了上述元素以外，較佳為還具有選自鎵(Ga)、錫(Sn)、鉿(Hf)、鋁(Al)和鑭系元素中的一種或多種作為穩定劑(stabilizer)，該穩定劑用來減小上述使用氧化物半導體的電晶體的電特性偏差。
作為鑭系元素，有鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)。
例如，作為單元金屬氧化物半導體，可以使用氧化銦、氧化錫、氧化鋅等。
另外，例如，作為二元金屬氧化物半導體，可以使用In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物等。
另外，例如，作為三元金屬氧化物半導體，可以使用In-Ga-Zn類氧化物(也稱為IGZO)、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、In-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In- Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物等。
另外，例如，作為四元金屬氧化物半導體，可以使用In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物等。
這裏，例如In-Ga-Zn類氧化物是指作為主要成分具有In、Ga和Zn的氧化物，對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。
例如，可以使用其原子比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn類氧化物或具有與其類似的組成的氧化物。
或者，也可以使用其原子比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn類氧化物或具有與其類似的組成的氧化物。
但是，不侷限於上述材料，根據所需要的半導體特性(遷移率、閾值、偏差等)可以使用適當的組成的材料。另外，為了獲得所需要的半導體特性，較佳為適當地設定載子濃度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間接合距離、密度等的條件。
氧化物半導體既可以為單晶又可以為非單晶。
在氧化物半導體為非單晶的情況下，可以為非晶或多晶。另外，也可以採用在非晶體中含有具有結晶性的部分的結構。另外，因為非晶有多個缺陷，所以較佳為使用非非晶。
本實施方式可以與上述實施方式適當地組合而實施。
實施方式8
對CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)進行說明，該CAAC-OS是具有結晶部分和非結晶部分且該結晶部分的配向向c軸配向一致的氧化物半導體。
CAAC-OS是新的氧化物半導體。
CAAC-OS進行c軸配向，並且在從ab面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列。
並且，在CAAC-OS中，在c軸上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
再者，在CAAC-OS中，也可以分別在不同的結晶部分之間a軸或b軸的方向不同。
從更廣義來理解，CAAC-OS是指非單晶。
並且，CAAC-OS在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列。
再者，CAAC-OS是指如下氧化物：從垂直於c軸方向的方向看時金屬原子排列為層狀或者金屬原子和氧原子 排列為層狀。
雖然CAAC-OS不是單晶，但是也不只由非晶形成。
另外，雖然CAAC-OS包括晶化部分(結晶部分)，但是有時不能明確辨別一個結晶部分與其他結晶部分的邊界。
也可以用氮取代構成CAAC-OS的氧的一部分。
另外，構成CAAC-OS的各結晶部分的c軸也可以在固定的方向上(例如，垂直於形成CAAC-OS的基板面或CAAC-OS的表面等的方向)一致。
或者，構成CAAC-OS的各結晶部分的ab面的法線也可以朝向固定的方向(例如，垂直於形成CAAC-OS的基板面或CAAC-OS的表面等的方向)。
CAAC-OS根據其組成等而成為導體、半導體或絕緣體。另外，CAAC-OS根據其組成等而呈現對可見光的透明性或不透明性。
例如，在使用電子顯微鏡從垂直於膜表面或所支撐的基板面的方向觀察形成為膜狀的CAAC-OS時，確認到三角形或六角形的原子排列。
並且，在使用電子顯微鏡觀察其膜剖面時確認到金屬原子或金屬原子及氧原子(或氮原子)的層狀排列。
參照圖22A至圖24C說明包括在CAAC-OS中的結晶結構的一個例子。
另外，在圖22A至圖24C中，以垂直方向為c軸方向，並以與c軸方向正交的面為ab面。
在本實施方式中，“上一半”或“下一半”是指以ab面為邊界時的上一半或下一半。
圖22A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構A。
這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。
雖然結構A採用八面體結構，但是為了方便起見示出平面結構。
另外，在結構A的上一半及下一半分別具有三個四配位O。結構A所示的小組的電荷為0。
圖22B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構B。
三配位O都存在於ab面上。在結構B的上一半及下一半分別具有一個四配位O。
另外，因為In也採用五配位，所以也有可能採用結構B。結構B的小組的電荷為0。
圖22C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構C。
在結構C的上一半具有一個四配位O，並且在下一半具有三個四配位O。結構C的小組的電荷為0。
圖22D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構D。
在結構D的上一半具有三個四配位O，並且在下一半 具有三個四配位O。
結構D的小組的電荷為+1。
圖22E示出包含兩個Zn的結構E。
在結構E的上一半具有一個四配位O，並且在下一半具有一個四配位O。結構E的小組的電荷為-1。
在本實施方式中，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為單元元件)。
這裏，說明這些小組彼此接合的規則。
In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。
Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。
Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。
像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向上的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。
因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和為4。
因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。
以下示出其理由。例如，在六配位金屬原子(In或Sn)藉由上一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)的上一半的四配位O、五配位金屬原子(Ga或In)的下一半的四配位O和四配位金屬原子(Zn)的上一半的四配位O中的任何一種接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。
另外，除此以外，以使層結構的總電荷成為0的方式使多個小組接合構成中組。
圖23A示出構成In-Sn-Zn類層結構的中組A的模型圖。
圖23B示出由三個中組構成的大組B。
另外，圖23C示出從c軸方向上觀察圖23B的層結構時的原子排列。
在中組A中，省略三配位O，關於四配位O只示出其個數。
例如，以③表示Sn的上一半及下一半分別具有三個四配位O。
與此同樣，在中組A中，以①表示In的上一半及下一半分別具有一個四配位O。
另外，在中組A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在中組A中，在構成In-Sn-Zn類層結構的中組中，在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合。
該In與上一半具有三個四配位O的Zn接合。
該Zn藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。
該In與上一半具有一個四配位O的包含兩個Zn的小組接合。
該小組藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合，以構成中組。
多個上述中組彼此接合而構成大組。
這裏，可以認為三配位O及四配位O的一個接合的電荷分別是-0.667及-0.5。
例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的小組的電荷為+1。
因此，為了形成包含Sn的層結構，需要消除電荷+1的電荷-1。
作為具有電荷-1的結構，可以舉出結構E所示的包 含兩個Zn的小組。
例如，因為如果對於一個包含Sn的小組有一個包含兩個Zn的小組則電荷被消除，而可以使層結構的總電荷為0。
明確而言，藉由反復大組B來可以得到In-Sn-Zn類結晶(In2SnZn3O8)。
可以得到的In-Sn-Zn類的層結構可以由組成式In2SnZn2O7(ZnO)m(m是0或自然數)表示。
在In-Sn-Zn類結晶中，當m的數值大時結晶性提高，這是較佳的。
此外，在使用In-Sn-Zn類以外的氧化物半導體時也與上述相同。
例如，圖24A示出構成In-Ga-Zn類的層結構的中組L的模型圖。
在中組L中，在構成In-Ga-Zn類的層結構的中組中，在從上面按順序說明時，上一半和下一半分別有三個四配位O的In與上一半具有一個四配位的O的Zn接合。
該Zn藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合。
該Ga藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。
多個上述中組彼此接合而構成大組。
圖24B示出包括三個中組的大組M。
另外，圖24C示出從c軸方向上觀察圖24B的層結構 時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的小組的電荷為0。
因此，組合這些小組而成的中組的總電荷一直為0。
此外，構成In-Ga-Zn類層結構的中組不侷限於中組L，而有可能是組合In、Ga、Zn的排列不同的中組而成的大組。
本實施方式可以與上述實施方式組合而實施。
實施方式9
除了氧化物半導體之外，實際測量的絕緣閘極型電晶體的場效應遷移率因各種原因而比本來的遷移率低。
作為使遷移率降低的原因，有半導體內部的缺陷或半導體和絕緣膜之間的介面的缺陷，但是當使用Levinson模型時，可以理論性地導出假定在半導體內部沒有缺陷時的場效應遷移率。
當以半導體本來的遷移率為μ0，以所測量的場效應遷移率為μ，且假定在半導體中存在某種位能障壁(晶界等)時，可以由公式1表示其關係。
E是位能障壁的高度，k是玻爾茲曼常數，T是絕對溫度。
此外，當假定位能障壁由於缺陷而發生時，在Levinson模型中可以由公式2表示其關係。
e是元電荷，N是通道內的每單位面積的平均缺陷密度，ε是半導體的介電常數，n是包括在每單位面積的通道中的載子數，COX是每單位面積的電容，Vg是閘極電壓，t是通道的厚度。
注意，在採用厚度為30nm以下的半導體層的情況下，通道的厚度可以與半導體層的厚度相同。
線性區中的汲極電流Id可以由公式3表示。
在此，L是通道長度，W是通道寬度，並且L=W=10μm。
此外，Vd是汲極電壓。
當用Vg除公式3的兩邊，且對兩邊取對數時，成為公式4。
公式3的右邊是Vg的函數。
由上述公式4可知，可以根據以縱軸為ln(Id/Vg)且 以橫軸為1/Vg來得到的直線的傾斜度求得缺陷密度N。
也就是說，根據電晶體的Id-Vg特性可以對缺陷密度進行評價。
在銦(In)、錫(Sn)、鋅(Zn)的比率為In：Sn：Zn=1：1：1的氧化物半導體中，缺陷密度N是1×1012/cm2左右。
基於如上所述那樣求得的缺陷密度等可以導出μ0=120cm2/Vs。
在有缺陷的In-Sn-Zn氧化物中測量出來的遷移率為35cm2/Vs左右。
但是，可以預測到沒有半導體內部及半導體與絕緣膜的介面的缺陷的氧化物半導體的遷移率μ0成為120cm2/Vs。
然而，即使在半導體內部沒有缺陷，電晶體的傳輸特性也受通道和閘極絕緣膜之間的介面中的散射的影響。換言之，離閘極絕緣膜介面有x的距離的位置上的遷移率μ1可以由公式5表示。
在此，D是閘極方向上的電場，且B、G是常數。B及G可以根據實際的測量結果求得。根據上述測量結果，B=4.75×107cm/s，G=10nm(介面散射到達的深度)。
可知當D增加(即，閘極電壓增高)時，公式5的第二項也增加，所以遷移率μ1降低。
圖25示出計算一種電晶體的遷移率μ2而得到的結果E，在該電晶體中將沒有半導體內部的缺陷的理想的氧化物半導體用於通道。
另外，在計算中，使用Synopsys公司製造的軟體Sentaurus Device。
在計算中，作為氧化物半導體，將能隙設定為2.8電子伏特，將電子親和力設定為4.7電子伏特，將相對介電常數設定為15，並將厚度設定為15nm。
上述值藉由測定以濺射法形成的薄膜來得到。
再者，將閘極的功函數設定為5.5電子伏特，將源極的功函數設定為4.6電子伏特，並且將汲極的功函數設定為4.6電子伏特。
另外，將閘極絕緣膜的厚度設定為100nm，並將相對介電常數設定為4.1。通道長度和通道幅度都為10μm，而汲極電壓Vd為0.1V。
如計算結果E所示，雖然當閘極電壓為1V多時遷移率示出100cm2/Vs以上的峰值，但是當閘極電壓更高時，介面散射變大，並遷移率降低。
另外，為了降低介面散射，較佳為在原子級上將半導體層表面設定為平坦(Atomic Layer Flatness)。
對使用具有上述遷移率的氧化物半導體形成微型電晶體時的特性進行計算。
另外，用於計算的電晶體是如下電晶體，即在氧化物半導體層中，通道形成區夾在一對n型半導體區之間。
在計算中，一對n型半導體區的電阻率為2×10-3Ωcm。
另外，在計算中，通道長度為33nm，通道寬度為40nm。
另外，在閘極電極的側面上有側壁。
在計算中，將與側壁重疊的半導體區為偏置(offset)區。
在計算中，使用Synopsys公司製造的軟體Sentaurus Device。
圖26A至26C示出電晶體的汲極電流(Id，實線)及遷移率(μ，虛線)的閘極電壓(Vg，閘極與源極的電位差)依賴性的計算結果。
將汲極電壓(汲極與源極的電位差)設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算遷移率μ。
在圖26A的計算中，閘極絕緣膜的厚度為15nm。
在圖26B的計算中，閘極絕緣膜的厚度為10nm。
在圖26C的計算中，閘極絕緣膜的厚度為5nm。
閘極絕緣膜越薄，尤其是截止狀態下的汲極電流Id(截止電流)越顯著降低。
另一方面，遷移率μ的峰值或導通狀態時的汲極電流Id(導通電流)沒有顯著的變化。
圖27A至27C示出當偏置長度(側壁長度)Loff為5nm時的汲極電流Id(實線)及遷移率μ(虛線)的閘極 電壓Vg依賴性。
將汲極電壓設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算遷移率μ。
在圖27A的計算中，閘極絕緣膜的厚度為15nm。
在圖27B的計算中，閘極絕緣膜的厚度為10nm。
在圖27C的計算中，閘極絕緣膜的厚度為5nm。
圖28A至28C示出當偏置長度(側壁長度)Loff為15nm時的汲極電流Id(實線)及遷移率μ(虛線)的閘極電壓Vg依賴性。
將汲極電壓設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算遷移率μ。
在圖28A的計算中，閘極絕緣膜的厚度為15nm。
在圖28B的計算中，閘極絕緣膜的厚度為10nm。
在圖28C的計算中，閘極絕緣膜的厚度為5nm。
無論在圖27A至27C中還是在圖28A至28C中，都是閘極絕緣膜越薄，截止電流越顯著降低，但是遷移率μ的峰值或導通電流沒有顯著的變化。
另外，在圖26A至26C中遷移率μ的峰值為80cm2/Vs左右，而在圖27A至27C中遷移率μ的峰值為60cm2/Vs左右，且在圖28A至28C中遷移率μ的峰值為40cm2/Vs左右。偏置長度Loff越增加，遷移率μ的峰值越降低。
另外，截止電流也有同樣的趨勢。
另一方面，雖然導通電流也隨著偏置長度Loff的增加而減少，但是該減少與截止電流的降低相比則要平緩得 多。
另外，可知當閘極電壓為1V前後時汲極電流超過記憶元件等所需要的10μA。
本實施方式可以與上述實施方式組合而實施。
實施方式10
使用含有In、Sn、Zn的氧化物半導體的電晶體藉由當形成該氧化物半導體時加熱基板進行成膜或在形成氧化物半導體膜之後進行熱處理來可以得到良好的特性。
另外，較佳為包含在組成比上分別占5atomic%以上的In、Sn、Zn。
藉由在形成含有In、Sn、Zn的氧化物半導體膜之後意圖性地加熱基板，可以提高電晶體的場效應遷移率。
另外，可以使n通道型電晶體的臨界電壓向正方向漂移。
藉由使n通道型電晶體的臨界電壓向正方向漂移，可以使用來維持n通道型電晶體的截止狀態的電壓絕對值低，從而可以實現低耗電量化。
再者，藉由使n通道型電晶體的臨界電壓向正方向漂移而使臨界電壓為0V以上，可以形成常關閉型電晶體。
以下示出使用含有In、Sn、Zn的氧化物半導體的電晶體的特性。
(樣品A至C的共同條件)
在如下條件下在基板上形成15nm的氧化物半導體層，該條件是：使用組成比為In：Sn：Zn=1：1：1的靶材；氣體流量比為Ar/O2=6/9sccm；成膜壓力為0.4Pa；並且成膜電力為100W。
接著，以氧化物半導體層成為島狀的方式對該氧化物半導層進行蝕刻加工。
然後，在氧化物半導體層上形成50nm的鎢層，對該鎢層進行蝕刻加工來形成源極電極及汲極電極。
接著，藉由電漿CVD法使用矽烷氣體(SiH4)和一氧化二氮(N2O)來形成100nm的氧氮化矽膜(SiON)，並且將其用作閘極絕緣膜。
接著，形成15nm的氮化鉭，形成135nm的鎢，並且對它們進行蝕刻加工來形成閘極電極。
再者，使用電漿CVD法形成300nm的氧氮化矽膜(SiON)，形成1.5μm的聚醯亞胺膜，並且將其用作層間絕緣膜。
接著，在層間絕緣膜中形成接觸孔，形成50nm的第一鈦膜，形成100nm的鋁膜，形成50nm的第二鈦膜，並且對它們進行蝕刻加工來形成用來測量的焊盤。
如上所述形成具有電晶體的半導體裝置。
(樣品A)
在樣品A的形成製程中，在形成氧化物半導體層時不對基板進行意圖性的加熱。
另外，在樣品A的形成製程中，在形成氧化物半導體層之後且在對氧化物半導體層進行蝕刻加工之前不進行加熱處理。
(樣品B)
在樣品B的形成製程中，在以使基板溫度為200℃的方式加熱基板的狀態下形成氧化物半導體層。
另外，在樣品B的形成製程中，在形成氧化物半導體層之後且在對氧化物半導體層進行蝕刻加工之前不進行加熱處理。
為了去除在氧化物半導體層中成為施體的氫，在加熱基板的狀態下形成膜。
(樣品C)
在樣品C的形成製程中，在以使基板溫度為200℃的方式加熱基板的狀態下形成氧化物半導體層。
再者，在樣品C的形成製程中，在形成氧化物半導體層之後且在對氧化物半導體層進行蝕刻加工之前在氮氛圍下以650℃進行1小時的加熱處理，然後在氧氛圍下以650℃進行1小時的加熱處理。
為了去除在氧化物半導體層中成為施體的氫，在氮氛圍下進行650℃且1小時的加熱處理。
在此，在用來去除在氧化物半導體層中成為施體的氫的加熱處理中氧也脫離，並且也產生在氧化物半導體層中 成為載子的氧缺陷。
於是，藉由在氧氛圍下以650℃進行1小時的加熱處理，降低氧缺陷。
(樣品A至C的電晶體的特性)
圖29A示出樣品A的電晶體的初期特性。
圖29B示出樣品B的電晶體的初期特性。
圖29C示出樣品C的電晶體的初期特性。
樣品A的電晶體的場效應遷移率為18.8cm2/Vsec。
樣品B的電晶體的場效應遷移率為32.2cm2/Vsec。
樣品C的電晶體的場效應遷移率為34.5cm2/Vsec。
在此，當使用透射型電子顯微鏡(TEM)觀察使用與樣品A至C相同的形成方法形成的氧化物半導體層的剖面時，在使用與樣品B及樣品C相同的形成方法形成的樣品中確認到結晶性，該樣品B及樣品C為在成膜時加熱基板的樣品。
並且，在成膜時加熱基板的樣品具有結晶部分和非結晶部分，並且該結晶部分的配向在c軸配向上一致。
在通常的多晶中結晶部分的配向不一致，分別朝向不同方向，因此在成膜時加熱基板的樣品具有新的結構。
另外，當對圖29A至29C進行比較時，藉由在成膜時加熱基板或在成膜後進行加熱處理來可以去除成為施體的氫元素，因此可以使n通道型電晶體的臨界電壓向正方向漂移。
即，與在成膜時不加熱基板的樣品A的臨界電壓相比，在成膜時加熱基板的樣品B的臨界電壓向正方向漂移。
另外，樣品B及樣品C是在成膜時加熱基板的樣品，在對樣品B和樣品C進行比較時，與在成膜後不進行加熱處理的樣品B相比，在成膜後進行加熱處理的樣品C的臨界電壓向正方向漂移。
另外，因為加熱處理的溫度越高，輕元素如氫越容易脫離，所以加熱處理的溫度越高，氫越容易脫離。
因此可知，藉由進一步提高成膜時或成膜後的加熱處理的溫度，可以進一步使臨界電壓向正方向漂移。
(樣品B和樣品C的閘極BT壓力測試結果)
對樣品B(在成膜後不進行加熱處理)及樣品C(在成膜後進行加熱處理)進行閘極BT壓力測試。
首先，將基板溫度設定為25℃，將Vds設定為10V，對電晶體的Vgs-Ids特性進行測量，來測量在加熱並施加正的高電壓之前的電晶體的特性。
接著，將基板溫度設定為150℃，將Vds設定為0.1V。
然後，對施加到閘極絕緣膜的Vgs施加20V，一直保持該狀態1小時。
接著，將Vgs設定為0V。
接著，將基板溫度設定為25℃，將Vds設定為10V， 而測量電晶體的Vgs-Ids，以測量在加熱並施加正的高電壓之後的電晶體的特性。
將如上所述對在加熱並施加正的高電壓前後的電晶體的特性進行比較的測試稱為正BT測試。
另一方面，首先將基板溫度設定為25℃，將Vds設定為10V，測量電晶體的Vgs-Ids特性，以測量在加熱並施加負的高電壓之前的電晶體的特性。
接著，將基板溫度設定為150℃，將Vds設定為0.1V。
接著，對施加到閘極絕緣膜的Vgs施加-20V，一直保持該狀態1小時。
接著，將Vgs設定為0V。
接著，將基板溫度設定為25℃，將Vds設定為10V，測量電晶體的Vgs-Ids，以測量在加熱並施加負的高電壓之後的電晶體的特性。
將如上所述對在加熱並施加負的高電壓前後的電晶體的特性進行比較的測試稱為負BT測試。
圖30A是樣品B的正BT測試的結果，而圖30B是樣品B的負BT測試的結果。
圖31A是樣品C的正BT測試的結果，而圖31B是樣品C的負BT測試的結果。
正BT測試及負BT測試為辨別電晶體的劣化程度的測試。藉由參照圖30A及圖31A可知，藉由至少進行正BT測試的處理，可以使臨界電壓向正方向漂移。
尤其是，參照圖30A可知，藉由進行正BT測試的處理，電晶體變為常關閉型電晶體。
因此可知，除了形成電晶體時的加熱處理，還進行正BT測試的處理，來可以促進臨界電壓向正方向漂移，從而可以形成常關閉型電晶體。
圖32示出樣品A的電晶體的截止電流與測量時的基板溫度(絕對溫度)的倒數的關係。
在此，橫軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。
圖32示出通道寬度為1μm時的電流量。
當基板溫度為125℃(1000/T大約為2.51)時，截止電流為1×10-19A以下。
當基板溫度為85℃(1000/T大約為2.79)時，截止電流為1×10-20A以下。
據此，可知其截止電流量比使用矽半導體的電晶體的截止電流極低。
另外，因為溫度越低，截止電流越降低，所以在常溫下截止電流更低。
本實施方式可以與上述實施方式組合而實施。
實施方式11
在本實施方式中，說明記憶體電路的結構的一個方式。
圖17及圖18是示出記憶體電路的剖面圖。在圖17 及圖18所示的記憶體電路的上部有形成在多層中的多個記憶元件，在圖17及圖18所示的記憶體電路的下部有邏輯電路3004。在多個記憶元件中，作為典型例子，示出記憶元件3170a和記憶元件3170b。作為記憶元件3170a及記憶元件3170b，例如，也可以採用與上述實施方式所述的揮發性記憶體部101或非揮發性記憶體部102同樣的結構。
另外，作為典型例子，示出包含在記憶元件3170a中的電晶體3171a。作為典型例子，示出包含在記憶元件3170b中的電晶體3171b。電晶體3171a及電晶體3171b在氧化物半導體層中具有通道形成區。因為通道形成區形成在氧化物半導體層中的電晶體的結構與其他實施方式所述的結構同樣，所以省略其說明。
形成在與電晶體3171a的源極電極及汲極電極相同的層中的電極3501a藉由電極3502a與電極3003a電連接。形成在與電晶體3171b的源極電極及汲極電極相同的層中的電極3501c藉由電極3502c與電極3003c電連接。
另外，邏輯電路3004具有將氧化物半導體以外的半導體材料用作通道形成區的電晶體3001。電晶體3001可以為藉由如下步驟而得到的電晶體：在包含半導體材料(如矽等)的基板3000中設置元件分離絕緣膜3106，並且在被元件分離絕緣膜3106圍繞的區域中形成用作通道形成區的區域。另外，電晶體3001也可以為其通道形成區形成在形成在絕緣表面上的矽膜等的半導體膜中或SOI 基板的矽膜中的電晶體。因為可以使用已知的結構作為電晶體3001的結構，所以省略其說明。
在形成有電晶體3171a的層與形成有電晶體3001的層之間形成有佈線3100a及佈線3100b。在佈線3100a與形成有電晶體3001的層之間設置有絕緣膜3140a，在佈線3100a與佈線3100b之間設置有絕緣膜3141a，並且在佈線3100b與形成有電晶體3171a的層之間設置有絕緣膜3142a。
與此同樣，在形成有電晶體3171b的層與形成有電晶體3171a的層之間形成有佈線3100c及佈線3100d。在佈線3100c與形成有電晶體3171a的層之間設置有絕緣膜3140b，在佈線3100c與佈線3100d之間設置有絕緣膜3141b，並且在佈線3100d與形成有電晶體3171b的層之間設置有絕緣膜3142b。
絕緣膜3140a、絕緣膜3141a、絕緣膜3142a、絕緣膜3140b、絕緣膜3141b以及絕緣膜3142b可以起到層間絕緣膜的作用，其表面被平坦化。
藉由利用佈線3100a、佈線3100b、佈線3100c以及佈線3100d，可以實現記憶元件之間的電連接或邏輯電路3004與記憶元件之間的電連接等。
包含在邏輯電路3004中的電極3303可以與設置在上部的電路電連接。
例如，如圖17所示，可以藉由電極3505電連接電極3303和佈線3100a。佈線3100a藉由電極3503a電連接到 電極3501b。像這樣，將佈線3100a及電極3303電連接到電晶體3171a的源極或汲極。另外，電極3501b藉由電極3502b電連接到電極3003b。電極3003b藉由電極3503b電連接到佈線3100c。
在圖17中，示出藉由佈線3100a電連接電極3303和電晶體3171a的例子，但是本發明不侷限於此。既可藉由佈線3100b電連接電極3303和電晶體3171a，又可藉由佈線3100a和佈線3100b的兩者電連接電極3303和電晶體3171a。另外，如圖18所示，也可以不藉由佈線3100a及佈線3100b電連接電極3303和電晶體3171a。在圖18中，電極3303藉由電極3503電連接到電極3003b。電極3003b電連接到電晶體3171a的源極或汲極。由此，可以電連接電極3303和電晶體3171a。
另外，在圖17及圖18中，示出兩個記憶元件(記憶元件3170a和記憶元件3170b)層疊的結構的例子，但是層疊的記憶元件的個數不侷限於此。
另外，在圖17及圖18中，示出在形成有電晶體3171a的層與形成有電晶體3001的層之間形成有兩個佈線層，即形成有佈線3100a的佈線層和形成有佈線3100b的佈線層的例子，但是本發明不侷限於此。既可在形成有電晶體3171a的層與形成有電晶體3001的層之間形成有一個佈線層，又可在形成有電晶體3171a的層與形成有電晶體3001的層之間形成有三個以上的佈線層。
另外，在圖17及圖18中，示出在形成有電晶體 3171b的層與形成有電晶體3171a的層之間形成有兩個佈線層，即形成有佈線3100c的佈線層和形成有佈線3100d的佈線層的例子，但是本發明不侷限於此。既可在形成有電晶體3171b的層與形成有電晶體3171a的層之間形成有一個佈線層，又可在形成有電晶體3171b的層與形成有電晶體3171a的層之間形成有三個以上的佈線層。
本實施方式可以與上述實施方式適當地組合而實施。
實施例1
藉由使用根據本發明的一個方式的信號處理裝置，可以提供耗電量低的電子裝置。尤其是在難以經常被供應電力的攜帶用的電子裝置中，藉由作為結構要素追加根據本發明的一個方式的低耗電量的信號處理裝置，可以獲得連續使用時間變長的優點。另外，藉由使用截止電流低的電晶體，不需要用來彌補高截止電流的冗長的電路設計，所以可以提高信號處理裝置的整合度，從而可以實現高功能的信號處理裝置。
根據本發明的一個方式的信號處理裝置可以應用於顯示裝置、個人電腦、具備記錄媒體的影像再現裝置(典型的是，能夠再現記錄媒體如數位通用磁片(DVD：Digital Versatile Disc)等並具有可以顯示其影像的顯示器的裝置)。除了上述以外，作為可以應用根據本發明的一個方式的信號處理裝置的電子裝置，可以舉出：行動電話、包括便攜型的遊戲機、便攜資訊終端、電子書閱讀器、攝像 機、數位照相機、眼鏡式顯示器(頭戴式顯示器)、導航系統、音頻再現裝置(例如汽車音頻部件和數位音頻播放器)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、售貨機等等。
以下，說明將根據本發明的一個方式的信號處理裝置應用於行動電話、智慧手機或電子書閱讀器等的可攜式電子裝置的情況。
圖19是示出可攜式電子裝置的方塊圖。圖19所示的可攜式電子裝置包括：RF電路421；模擬基帶電路422；數字基帶電路423；電池424；電源電路425；應用處理器426；快閃記憶體430；顯示控制器431；記憶體電路432；顯示器433；觸摸感測器439；音頻電路437；以及鍵盤438等。顯示器433由顯示部434、源極驅動器435以及閘極驅動器436構成。應用處理器426具有CPU427、DSP428以及介面429。藉由將上述實施方式所示的信號處理裝置應用於CPU427，可以降低耗電量。另外，一般來說，記憶體電路432由SRAM或DRAM構成，但是藉由採用上述實施方式所示的記憶體電路作為記憶體電路432，可以降低耗電量。
圖20是示出記憶體電路432的結構的方塊圖。記憶體電路432具有記憶體電路442、記憶體電路443、開關444、開關445以及記憶體控制器441。
首先，在可攜式電子裝置中，接收某一影像資料，或者，利用應用處理器426形成某一影像資料。該影像資料 藉由開關444被儲存在記憶體電路442中。然後，藉由開關445輸出的影像資料藉由顯示控制器431被發送到顯示器433。顯示器433使用影像資料顯示影像。
在像靜態影像那樣所顯示的影像不變更時，通常以30Hz至60Hz左右的週期將從記憶體電路442讀出的影像資料藉由開關445連續發送到顯示控制器431。在使用者對顯示在螢幕上的影像進行改寫操作時，應用處理器426形成新的影像資料，該影像資料藉由開關444被儲存在記憶體電路443中。在新的影像資料被儲存在記憶體電路443中的期間，也從記憶體電路442藉由開關445定期讀出影像資料。
在新的影像資料被儲存在記憶體電路443中的工作完了時，從下一圖框期間開始讀出被儲存在記憶體電路443中的新的影像資料，並將該影像資料藉由開關445和顯示控制器431發送到顯示器433。在顯示器433中，使用被發送的新的影像資料顯示影像。
直到下一新的影像資料還被儲存在記憶體電路442中為止，繼續進行上述影像資料的讀出。如上所述，記憶體電路442和記憶體電路443交替進行影像資料的寫入和讀出，而顯示器433顯示影像。
記憶體電路442和記憶體電路443不侷限於互不相同的記憶體電路，也可以分割一個記憶體電路所具有的儲存區域而使用。藉由作為這些記憶體電路採用上述實施方式所示的記憶體電路，可以降低耗電量。
圖21是示出電子書閱讀器的方塊圖。電子書閱讀器包括：電池451；電源電路452；微處理器453；快閃記憶體454；音頻電路455；鍵盤456；記憶體電路457；觸摸面板458；顯示器459；以及顯示控制器460。藉由將上述實施方式所示的信號處理裝置應用於微處理器453，可以降低耗電量。另外，藉由將上述實施方式所示的記憶體電路應用於記憶體電路457，可以降低耗電量。
例如，在使用者對書籍資料中的特定部分改變顯示顏色，在字下劃線，使文字變粗或者改變字體等，以利用明確區別該部分與除此以外的部分的高光功能時，需要儲存書籍資料中的使用者所指定的部分的書籍資料。記憶體電路457具有暫時儲存上述書籍資料的功能。另外，在長期儲存上述資料時，也可以將上述書籍資料複製在快閃記憶體454中。
本實施例可以與上述實施方式適當地組合而實施。
100‧‧‧記憶體電路
101‧‧‧揮發性記憶體部
102‧‧‧非揮發性記憶體部
103‧‧‧選擇器電路
111‧‧‧記憶體電路
112‧‧‧升壓電路
113‧‧‧開關電路
114‧‧‧開關電路
115‧‧‧第一相位反轉電路
116‧‧‧第二相位反轉電路
121‧‧‧第一電晶體
122‧‧‧第二電晶體
123‧‧‧第一電容元件
124‧‧‧升壓用電晶體
125‧‧‧第二電容元件
126‧‧‧第三晶体管
127‧‧‧第四晶体管
128‧‧‧第五晶体管
129‧‧‧第六晶体管
130‧‧‧第七晶体管
131‧‧‧第八晶体管
132‧‧‧第九電晶體
150‧‧‧信號處理裝置
151‧‧‧運算裝置
152‧‧‧運算裝置
153‧‧‧記憶體電路
154‧‧‧記憶體電路
155‧‧‧記憶體電路
156‧‧‧控制裝置
157‧‧‧電源控制電路
401‧‧‧相位反轉電路
402‧‧‧記憶體電路
403‧‧‧記憶體電路群
421‧‧‧RF電路
422‧‧‧模擬基帶電路
423‧‧‧數字基帶電路
424‧‧‧電池
425‧‧‧電源電路
426‧‧‧應用處理器
427‧‧‧CPU
428‧‧‧DSP
429‧‧‧介面
430‧‧‧快閃記憶體
431‧‧‧顯示控制器
432‧‧‧記憶體電路
433‧‧‧顯示器
434‧‧‧顯示部
435‧‧‧源極驅動器
436‧‧‧閘極驅動器
437‧‧‧音頻電路
438‧‧‧鍵盤
439‧‧‧觸摸感測器
441‧‧‧記憶體控制器
442‧‧‧記憶體電路
443‧‧‧記憶體電路
444‧‧‧開關
445‧‧‧開關
451‧‧‧電池
452‧‧‧電源電路
453‧‧‧微處理器
454‧‧‧快閃記憶體
455‧‧‧音頻電路
456‧‧‧鍵盤
457‧‧‧記憶體電路
458‧‧‧觸摸面板
459‧‧‧顯示器
460‧‧‧顯示控制器
700‧‧‧基板
701‧‧‧絕緣膜
702‧‧‧半導體膜
703‧‧‧閘極絕緣膜
704‧‧‧半導體層
707‧‧‧閘極電極
709‧‧‧雜質區域
710‧‧‧通道形成區
712‧‧‧絕緣膜
713‧‧‧絕緣膜
716‧‧‧氧化物半導體層
719‧‧‧導電膜
720‧‧‧導電膜
721‧‧‧閘極絕緣膜
722‧‧‧閘極電極
723‧‧‧導電膜
724‧‧‧絕緣膜
725‧‧‧開口部
726‧‧‧佈線
727‧‧‧絕緣膜
901‧‧‧電晶體
902‧‧‧絕緣膜
903‧‧‧氧化物半導體層
904‧‧‧源極電極
905‧‧‧汲極電極
906‧‧‧閘極絕緣膜
907‧‧‧閘極電極
908‧‧‧高濃度區
909‧‧‧通道形成區
911‧‧‧電晶體
912‧‧‧絕緣膜
913‧‧‧氧化物半導體層
914‧‧‧源極電極
915‧‧‧汲極電極
916‧‧‧閘極絕緣膜
917‧‧‧閘極電極
918‧‧‧高濃度區
919‧‧‧通道形成區
921‧‧‧電晶體
922‧‧‧絕緣膜
923‧‧‧氧化物半導體層
924‧‧‧源極電極
925‧‧‧汲極電極
926‧‧‧閘極絕緣膜
927‧‧‧閘極電極
928‧‧‧高濃度區
929‧‧‧低濃度區
930‧‧‧側壁
931‧‧‧通道形成區
941‧‧‧電晶體
942‧‧‧絕緣膜
943‧‧‧氧化物半導體層
944‧‧‧源極電極
945‧‧‧汲極電極
946‧‧‧閘極絕緣膜
947‧‧‧閘極電極
948‧‧‧高濃度區
949‧‧‧低濃度區
950‧‧‧側壁
951‧‧‧通道形成區
3000‧‧‧基板
3001‧‧‧電晶體
3004‧‧‧邏輯電路
3106‧‧‧元件分離絕緣膜
3303‧‧‧電極
3503‧‧‧電極
3505‧‧‧電極
3003a‧‧‧電極
3003b‧‧‧電極
3003c‧‧‧電極
3100a‧‧‧佈線
3100b‧‧‧佈線
3100c‧‧‧佈線
3100d‧‧‧佈線
3140a‧‧‧絕緣膜
3140b‧‧‧絕緣膜
3141a‧‧‧絕緣膜
3141b‧‧‧絕緣膜
3142a‧‧‧絕緣膜
3142b‧‧‧絕緣膜
3170a‧‧‧記憶元件
3170b‧‧‧記憶元件
3171a‧‧‧電晶體
3171b‧‧‧電晶體
3501a‧‧‧電極
3501b‧‧‧電極
3501c‧‧‧電極
3502a‧‧‧電極
3502b‧‧‧電極
3502c‧‧‧電極
3503a‧‧‧電極
3503b‧‧‧電極
9900‧‧‧基板
9901‧‧‧ALU
9902‧‧‧ALU控制器
9903‧‧‧指令解碼器
9904‧‧‧中斷控制器
9905‧‧‧時序控制器
9906‧‧‧暫存器
9907‧‧‧暫存器控制器
9908‧‧‧Bus．I/F
9909‧‧‧ROM
9920‧‧‧ROM．I/F
圖1A和1B是記憶體電路的電路圖；圖2是非揮發性記憶體部的電路圖；圖3是非揮發性記憶體部的電路圖；圖4是示出記憶體電路的工作的時序圖；圖5是說明非揮發性記憶體部的工作的電路圖；圖6A和6B是說明非揮發性記憶體部的工作的電路圖； 圖7A和7B是說明非揮發性記憶體部的工作的電路圖；圖8A和8B是說明非揮發性記憶體部的工作的電路圖；圖9A和9B是示出記憶體電路的結構的圖；圖10是信號處理裝置的方塊圖；圖11是使用記憶體電路的CPU的方塊圖；圖12A至12D是示出記憶體電路的製造製程的圖；圖13A至13C是示出記憶體電路的製造製程的圖；圖14A至14C是示出記憶體電路的製造製程的圖；圖15是示出記憶體電路的結構的剖面圖；圖16A至16D是示出其通道形成在氧化物半導體層中的電晶體的結構的剖面圖；圖17是示出記憶體電路的結構的剖面圖；圖18是示出記憶體電路的結構的剖面圖；圖19是可攜式電子裝置的方塊圖；圖20是記憶體電路的方塊圖；圖21是電子書閱讀器的方塊圖；圖22A至22E是示出氧化物半導體的一個例子的圖；圖23A至23C是示出氧化物半導體的一個例子的圖；圖24A至24C是示出氧化物半導體的一個例子的圖；圖25是示出閘極電壓和場效應遷移率的關係的圖；圖26A至26C是示出閘極電壓與汲電流的關係的圖；圖27A至27C是示出閘極電壓與汲電流的關係的圖； 圖28A至28C是示出閘極電壓與汲電流的關係的圖；圖29A至29C是示出電晶體的特性的圖；圖30A和30B是示出電晶體的特性的圖；圖31A和31B是示出電晶體的特性的圖；圖32是示出電晶體的截止電流的溫度依賴性的圖。
102‧‧‧非揮發性記憶體部
111‧‧‧記憶體電路
112‧‧‧升壓電路
113‧‧‧開關電路
114‧‧‧開關電路
115‧‧‧第一相位反轉電路
116‧‧‧第二相位反轉電路

Claims (12)

  1. 一種記憶體電路，包括：揮發性記憶體；以及非揮發性記憶體，該非揮發性記憶體包括：第一電晶體，該第一電晶體的通道形成在包含氧化物半導體的半導體層中；以及第二電晶體，該第二電晶體的閘極與該第一電晶體的源極和汲極中的一方電連接，其中，該非揮發性記憶體在該揮發性記憶體的工作停止時，在該第一電晶體的源極和汲極中的一方與該第二電晶體的閘極連接的節點上保持從該揮發性記憶體輸出的資料信號，並且，在該第一電晶體的閘極與能夠供應電源電位的佈線之間設置有能夠提高施加到該第一電晶體的閘極的電壓的升壓電路。
  2. 一種記憶體電路，包括：揮發性記憶體；以及非揮發性記憶體，該非揮發性記憶體包括：第一電晶體，該第一電晶體的通道形成在包含氧化物半導體的半導體層中；第二電晶體，該第二電晶體的閘極與該第一電晶體的源極和汲極中的一方電連接；第三電晶體，該第三電晶體的源極和汲極中的一方與該第一電晶體的源極和汲極中的另一方電連接，並且 該第三電晶體的導通狀態和非導通狀態被寫入控制信號控制；以及第四電晶體，該第四電晶體能夠使該第一電晶體的閘極成為電浮動狀態，其中，該非揮發性記憶體在該揮發性記憶體的工作停止時，在該第一電晶體的源極和汲極中的一方與該第二電晶體的閘極連接的節點上保持從該揮發性記憶體輸出的資料信號，並且，在該第一電晶體的閘極與能夠供應電源電位的佈線之間設置有能夠提高施加到該第一電晶體的閘極的電壓的升壓電路。
  3. 一種記憶體電路，包括：揮發性記憶體；以及非揮發性記憶體，該非揮發性記憶體包括：第一電晶體，該第一電晶體的通道形成在包含氧化物半導體的半導體層中；第二電晶體，該第二電晶體的閘極與該第一電晶體的源極和汲極中的一方電連接；第三電晶體，該第三電晶體的源極和汲極中的一方與該第一電晶體的源極和汲極中的另一方電連接，並且該第三電晶體的導通狀態和非導通狀態被寫入控制信號控制；以及第四電晶體，該第四電晶體能夠使該第一電晶體的閘極成為電浮動狀態， 其中，該非揮發性記憶體在該揮發性記憶體的工作停止時，在該第一電晶體的源極和汲極中的一方與該第二電晶體的閘極連接的節點上保持從該揮發性記憶體輸出的資料信號，藉由能夠使該資料信號的邏輯狀態反轉的第一相位反轉電路而保持該資料信號，藉由能夠使所保持的該資料信號的邏輯狀態反轉的第二相位反轉電路而輸出該資料信號，並且，在該第一電晶體的閘極與能夠供應電源電位的佈線之間設置有能夠提高施加到該第一電晶體的閘極的電壓的升壓電路。
  4. 根據申請專利範圍第3項之記憶體電路，其中該第一相位反轉電路和該第二相位反轉電路都包括p通道型電晶體和n通道型電晶體。
  5. 根據申請專利範圍第1至3項中之任一項之記憶體電路，其中該第二電晶體是其通道形成在矽層或矽基板中的電晶體。
  6. 根據申請專利範圍第5項之記憶體電路，其中該第一電晶體層疊在該第二電晶體上。
  7. 根據申請專利範圍第3項之記憶體電路，其中該升壓電路包括其閘極與其源極和其汲極中的一方電連接的升壓用電晶體，並且藉由利用該升壓用電晶體和該第四電晶體使該第一電晶體的閘極成為電浮動狀態的自舉法，該記憶體電路能夠使該第一電晶體的閘極的電位升壓。
  8. 一種信號處理裝置，包括：根據申請專利範圍第1至3項中之任一項之記憶體電路；以及運算裝置，該運算裝置與該記憶體電路進行資料收發。
  9. 一種包括根據申請專利範圍第1至3項中之任一項之記憶體電路的半導體裝置。
  10. 一種半導體裝置，包括：揮發性記憶體；以及與該揮發性記憶體電連接的非揮發性記憶體，該非揮發性記憶體包括：第一電晶體；第二電晶體，該第二電晶體的第一端子與該第一電晶體的閘極端子電連接，其中該第二電晶體包括包含氧化物半導體的半導體層，並且該半導體層包含通道；以及第三電晶體，該第三電晶體的第一端子與該第二電晶體的閘極端子電連接，其中該第三電晶體的第二端子與該第三電晶體的閘極端子電連接，其中，該第一電晶體的第一端子與該揮發性記憶體電連接。
  11. 根據申請專利範圍第10項之半導體裝置，還包括：第四電晶體，該第四電晶體的第一端子與該第二電晶體的第二端子電連接；以及 與該第四電晶體的第二端子電連接並與該第三電晶體的閘極端子電連接的佈線。
  12. 根據申請專利範圍第11項之半導體裝置，還包括：第五電晶體，該第五電晶體的第一端子與該第四電晶體的第二端子電連接；第六電晶體，該第六電晶體的第一端子與該第四電晶體的第二端子電連接，並且該第六電晶體的第二端子與該佈線電連接；第七電晶體，該第七電晶體的第一端子與該第一電晶體的第一端子電連接，並且該第七電晶體的第二端子與該揮發性記憶體電連接；以及第八電晶體，該第八電晶體的第一端子與該第七電晶體的第二端子電連接，並且該第八電晶體的第二端子與該佈線電連接，其中，該第五電晶體的閘極端子與該第六電晶體的閘極端子彼此電連接，並且，該第七電晶體的閘極端子與該第八電晶體的閘極端子彼此電連接。
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