TWI534823B - 儲存電路 - Google Patents
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Description
本發明係關於一種即使關掉電源，邏輯狀態也不消失的信號處理裝置的儲存電路。
中央處理器(CPU：Central Processing Unit)等的信號處理裝置根據其用途而具有多種多樣的結構。一般來說，在信號處理裝置中，除了用來儲存資料或程式的主儲存體以外，還設置有暫存器或高速緩衝儲存體等各種儲存電路。暫存器具有為了保持運算處理或程式執行狀態等而暫時保持資料信號的功能。另外，高速緩衝儲存體介於運算裝置與主儲存體之間，並為了減少對低速的主儲存體進行存取來實現運算處理的高速化而設置。
在信號處理裝置中，暫存器或高速緩衝儲存體等儲存電路需要比主儲存體更高速地寫入資料信號。因此，通常，使用正反器作為暫存器，並使用SRAM(Static Random Access Memory，即靜態隨機存取儲存體)等作為高速緩衝儲存體。就是說，作為這些暫存器或高速緩衝儲存體等，使用如果停止供應電源電位則資料信號消失的揮發性儲存電路。
為抑制耗電量，已提出了如下方法：在不進行資料信號的輸入及輸出的期間中，暫時停止對信號處理裝置進行電源的供應(例如，參照專利文獻1)。在專利文獻1的
方法中，在暫存器或高速緩衝儲存體等的揮發性儲存電路的周圍配置非揮發性儲存電路，而將上述資料信號暫時儲存在該非揮發性儲存電路。像這樣，即使是在信號處理裝置中停止供應電源電位的期間，暫存器或高速緩衝儲存體等也保持資料信號。
另外，當在信號處理裝置中長期地停止電源的供應時，藉由在電源的供應停止之前將揮發性儲存電路內的資料信號轉移到硬碟或快閃儲存體等的外部儲存電路，也可以防止資料信號的消失。
專利文獻1 日本專利申請公開平10-078836號公報
在使用在信號處理裝置中的電源的供應停止的期間中將揮發性儲存電路的資料信號儲存在配置在揮發性儲存電路的周圍的非揮發性儲存電路的方法時，因為作為這些非揮發性儲存電路主要使用磁儲存元件或鐵電體儲存元件，所以信號處理裝置的製造製程複雜。
另外，在使用在信號處理裝置中的電源的供應停止的期間中將揮發性儲存電路的資料信號儲存在外部儲存電路的方法時，將資料信號從外部儲存電路放回到揮發性儲存電路需要較長時間。因此，利用外部儲存電路的資料信號的後備不合適於以耗電量的降低為目的的短時間的電源停止。
鑒於上述問題，本發明的一個方式的目的之一是：提
供一種可以抑制耗電量而不需要複雜的製造製程的信號處理裝置。尤其是，本發明的一個方式的目的之一是：提供一種可以藉由短時間的電源停止而抑制耗電量的信號處理裝置的儲存電路。
尤其是，本發明的一個方式的目的之一是：提供一種使在短時間內的電源停止時保持的資料信號成為在電源的供應再次開始時不會引起故障的電位的狀態的信號處理裝置的儲存電路。
在本發明的一個方式中，在不對儲存電路進行電源的供應的期間中，將儲存在相當於揮發性儲存體的儲存部(以下稱為揮發性儲存部)中的資料信號保持在相當於非揮發性儲存體的儲存部(以下稱為非揮發性儲存部)中。在非揮發性儲存部中，藉由使用其通道形成在氧化物半導體層中的電晶體，長期保持儲存在電容元件中的資料信號。由此，非揮發性儲存部即使在電源的供應停止的期間中也保持資料信號的邏輯狀態。另外，藉由在電源的供應再次開始時使重設電路成為導通狀態，使在電源停止時保持在電容元件中的資料信號成為不會引起故障的電位。
本發明的一個方式是一種信號處理裝置的儲存電路，包括：揮發性儲存部；以及非揮發性儲存部，該非揮發性儲存部具有：第一電晶體；以及其閘極與第一電晶體的源極和汲極中的一方電連接的第二電晶體，其中在第一電晶體的源極和汲極中的一方與第二電晶體的閘極之間，在揮發性儲存部不工作時保持應該保持在該揮發性儲存部中的
資料信號，並且第一電晶體的源極和汲極中的另一方連接到重設電路，該重設電路藉由進行重設工作而使第一電晶體的源極和汲極中的一方與第二電晶體的閘極之間的電位成為低電源電位。
本發明的一個方式是一種信號處理裝置的儲存電路，包括：揮發性儲存部；以及非揮發性儲存部，該非揮發性儲存部具有：第一電晶體；以及其閘極與第一電晶體的源極和汲極中的一方電連接的第二電晶體，其中在第一電晶體的源極和汲極中的一方與第二電晶體的閘極之間，在揮發性儲存部不工作時保持應該保持在該揮發性儲存部中的資料信號，並且第一電晶體的源極和汲極中的另一方連接到重設電路和轉換電路，該重設電路藉由進行重設工作而使第一電晶體的源極和汲極中的一方與第二電晶體的閘極之間的電位成為低電源電位和轉換電路，而該轉換電路在進行重設工作時使非揮發性儲存部的輸入端子與第一電晶體的源極和汲極中的另一方成為非導通狀態。
本發明的一個方式是一種信號處理裝置的儲存電路，包括：揮發性儲存部；以及非揮發性儲存部，該非揮發性儲存部具有：第一電晶體；以及其閘極與第一電晶體的源極和汲極中的一方電連接的第二電晶體，其中在第一電晶體的源極和汲極中的一方與第二電晶體的閘極之間，在揮發性儲存部不工作時保持應該保持在該揮發性儲存部中的資料信號，並且第一電晶體的源極和汲極中的另一方連接到重設電路，該重設電路藉由利用第一控制信號及第二控
制信號進行重設工作而使第一電晶體的源極和汲極中的一方與第二電晶體的閘極之間的電位成為低電源電位。
本發明的一個方式是一種信號處理裝置的儲存電路，包括：揮發性儲存部；以及非揮發性儲存部，該非揮發性儲存部具有：第一電晶體；以及其閘極與第一電晶體的源極和汲極中的一方電連接的第二電晶體，其中在第一電晶體的源極和汲極中的一方與第二電晶體的閘極之間，在揮發性儲存部不工作時保持應該保持在該揮發性儲存部中的資料信號，並且第一電晶體的源極和汲極中的另一方連接到重設電路和轉換電路，該重設電路藉由利用第一控制信號及第二控制信號進行重設工作而使第一電晶體的源極和汲極中的一方與第二電晶體的閘極之間的電位成為低電源電位，而該轉換電路在進行重設工作時使非揮發性儲存部的輸入端子與第一電晶體的源極和汲極中的另一方成為非導通狀態。
在本發明的一個方式中，也可以採用如下信號處理裝置的儲存電路，其中轉換電路具有被輸入第一控制信號及第二控制信號的邏輯電路和由邏輯電路控制導通狀態的模擬開關。
在本發明的一個方式中，也可以採用如下信號處理裝置的儲存電路，其中重設電路具有被輸入第一控制信號及第二控制信號的邏輯電路和由邏輯電路控制導通狀態的模擬開關。
在本發明的一個方式中，也可以採用如下信號處理裝
置的儲存電路，其中儲存電路具有用來將資料信號選擇性地儲存在揮發性儲存部或非揮發性儲存部中的選擇器電路，該選擇器電路具有被輸入第一控制信號及第二控制信號的邏輯電路和由邏輯電路選擇揮發性儲存部或非揮發性儲存部而控制導通狀態的模擬開關。
在本發明的一個方式中，也可以採用如下信號處理裝置的儲存電路，其中第一電晶體是其通道形成在具有氧化物半導體的半導體層中的電晶體。
在本發明的一個方式中，也可以採用如下信號處理裝置的儲存電路，其中第二電晶體是其通道形成在矽層或矽基板中的電晶體。
在本發明的一個方式中，也可以採用如下信號處理裝置的儲存電路，其中第二電晶體與第一電晶體層疊。
根據本發明的一個方式，可以抑制耗電量，而不需要複雜的製造製程。另外，根據本發明的一個方式，可以藉由短時間的電源停止而抑制耗電量。
另外，根據本發明的一個方式，藉由使重設電路成為導通狀態，可以使在短時間的電源停止時保持的資料信號成為不會引起故障的電位。因此，可以抑制因將資料信號保持在電容元件中而發生的電晶體的退化。
以下，參照圖式說明本發明的實施方式。注意，本發明的結構可以藉由多種不同的方式來實施，所屬技術領域
的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種各樣的形式，而不脫離本發明的宗旨及其範圍。因此，本發明不應該被解釋為僅限於以下所示的實施方式的記載內容。另外，在以下說明的本發明的結構中，表示相同目標的元件符號在不同的圖式中共同使用。
另外，有時為了明確起見，誇大表示各實施方式的圖式等所示的各結構的大小、層的厚度、信號波形或區域。因此，本發明並不一定限定於上述尺寸。
另外，當明確地描述“A與B連接”時包括如下情況：A與B電連接的情況；A與B功能性地連接的情況；以及A與B直接連接的情況。
另外，在本說明書中使用的“第一、第二、第三至第N(N是自然數)”的用語僅用來避免構成要素的混淆，而不用來限定構成要素的數量。
信號處理裝置具有儲存電路，並可以利用一個或多個儲存電路儲存一位元或多位元的資料信號。在本實施方式中，說明信號處理裝置中的儲存電路的結構。
另外，CPU、微處理器、影像處理電路、DSP(數位信號處理器)、FPGA(現場可編程閘陣列)等的LSI(大型積體電路)等都屬於信號處理裝置的範疇。
圖1A示出儲存電路的方塊圖的一個例子。圖1A所
示的儲存電路100具有第一儲存部101A、第二儲存部101B、第一模擬開關102、第二模擬開關103以及反相器電路104(也稱為相位反轉電路)。第一儲存部101A及第二儲存部101B具有揮發性儲存部105、非揮發性儲存部106以及選擇器電路107。
將供應高電源電位VDD的電源電位Vx和作為低電源電位VSS的接地電位GND供應到圖1A的儲存電路100的各電路。另外，還將在第一儲存部101A及第二儲存部101B中儲存的資料信號D、用來控制非揮發性儲存部106及選擇器電路的第一控制信號EN及第二控制信號RD、用來控制第一模擬開關102、第二模擬開關103以及揮發性儲存部105的時脈信號CLK供應到儲存電路100。另外，在儲存電路100中，利用由反相器電路104供應的時脈信號CLK產生用來控制第一模擬開關102、第二模擬開關103以及揮發性儲存部105的反轉時脈信號。除了上述以外，對儲存電路100還供應用來使揮發性儲存部105初始化的初始化信號RES(未圖示)。
另外，“利用初始化信號RES使揮發性儲存部105初始化”是指為了避免在最初要求電源電壓時發生故障而使揮發性儲存部105成為預定的儲存狀態的工作。
圖1A示出從揮發性儲存部105輸出的信號。作為一個例子，圖1A示出輸出信號Q。
作為一個例子，圖1A所示的第一儲存部101A及第二儲存部101B的揮發性儲存部105具有正反器電路。另
外，揮發性儲存部105所具有的正反器電路也可以是其他種類的正反器電路。揮發性儲存部105是只在被進行電源的供應的期間中能夠保持資料信號的儲存部。反過來說，揮發性儲存部105是如果不被進行電源的供應則不能保持資料信號的儲存部。
圖2A至2C示出揮發性儲存部105的電路結構的一個例子。圖2A所示的揮發性儲存部105具有第一反相器電路131及第二反相器電路132。將資料信號D藉由第一模擬開關102供應到揮發性儲存部105的第一反相器電路131。藉由利用選擇器電路107進行控制，選擇並輸出所保持的資料信號D。另外，藉由利用第一反相器電路131及第二反相器電路132使所保持的資料信號D進行回饋環(feedbackloop)，保持資料信號D。
另外，在本實施方式中，揮發性儲存部105及非揮發性儲存部106的輸入一側與第一模擬開關102(第二模擬開關103)連接，以從該第一模擬開關102(第二模擬開關103)輸入資料信號D。於是，在本實施方式所示的圖式中，示出將資料信號D輸入到揮發性儲存部105及非揮發性儲存部106的輸入一側的情況。當然，揮發性儲存部105及非揮發性儲存部106的輸入一側如圖1A所示那樣與第一模擬開關102(第二模擬開關103)連接。
另外，圖2B所示的揮發性儲存部105具有NAND電路133及時脈反相器電路134。作為圖2B所示的揮發性儲存部105的電路結構的例子，與圖2A同樣，藉由利用
NAND電路133及時脈反相器電路134進行回饋環，保持資料信號D。另外，在圖2B所示的揮發性儲存部105中，藉由將初始化信號RES設定為基於高電源電位VDD的電位的H信號，將NAND電路133用作反相器電路。另外，在圖2B所示的揮發性儲存部105中，藉由將初始化信號RES設定為基於低電源電位VSS的電位的L信號，將NAND電路133的輸出電位設定為固定電位(H信號)，以使揮發性儲存部105所保持的資料信號初始化。另外，雖然在圖2B中示出在NAND電路133的輸出端子一側連接揮發性儲存部105與選擇器電路107的結構，但是也可以採用如圖2C所示那樣在NAND電路133的輸入端子一側連接揮發性儲存部105與選擇器電路107的結構。
另外，雖然在圖2A至2C中未圖示，但是將供應高電源電位VDD的電源電位Vx及作為低電源電位VSS的接地電位GND供應到揮發性儲存部105。
圖1A所示的儲存電路100的非揮發性儲存部106具有其通道形成在氧化物半導體層中的電晶體。與揮發性儲存部105不同，非揮發性儲存部106使用該電晶體保持電荷，以即使未進行電源的供應也可以保持資料信號。因此，與揮發性儲存部105不同，非揮發性儲存部106即使未進行電源的供應也可以保持資料信號。
在圖1A中，示出輸入到非揮發性儲存部106的信號。作為一個例子，圖1A示出資料信號D、第一控制信號EN及第二控制信號RD。除了上述以外，還將輸入高電源
電位VDD的電源電位Vx及作為低電源電位VSS的接地電位GND輸入到非揮發性儲存部106。
接著，圖1B示出本發明的一個方式的非揮發性儲存部106的電路圖。非揮發性儲存部106具有儲存電路111、反轉輸出電路112以及重設電路113。
圖1B所示的儲存電路111具有第一電晶體121、第二電晶體122以及電容元件123。第一電晶體121的源極和汲極中的一方與第二電晶體122的閘極連接。第一電晶體121的源極和汲極中的一方與電容元件123的一方電極連接。第一電晶體121的閘極與用來輸入第一控制信號EN的佈線連接。第一電晶體121的源極和汲極中的另一方與被輸入資料信號D的佈線連接。另外，在以下說明中，將第一電晶體121、第二電晶體122以及電容元件123彼此連接的節點稱為“儲存節點”。
第一電晶體121是其通道形成在氧化物半導體層中的電晶體。另外，在圖式中，加上OS的符號，以表示第一電晶體121是其通道形成在氧化物半導體層中的電晶體。
圖1B所示的第二電晶體122是起到開關作用的元件。圖1B示出第二電晶體122由一導電型(如n通道型)的電晶體構成的例子。這裏，作為開關，開關的一方端子對應於電晶體的源極和汲極中的一方，而開關的另一方端子對應於電晶體的源極和汲極中的另一方。另外，根據基於保持在電晶體的閘極中的資料信號D的電位，選擇開關的導通狀態或非導通狀態。在n通道型電晶體的第二電晶
體122被用作開關時，根據H信號選擇導通狀態，根據L信號選擇非導通狀態。
另外，藉由積極地利用由第二電晶體122的閘極及第一電晶體121的源極和汲極中的另一方形成的電容等，也可以省略電容元件123。
圖1B所示的反轉輸出電路112是具有第三電晶體124及第四電晶體125的電路。第三電晶體124的源極和汲極中的一方與用來輸入電源電位Vx的佈線連接。第三電晶體124的閘極與用來輸入第二控制信號RD的佈線連接。第三電晶體124的源極和汲極中的另一方與第四電晶體125的源極和汲極中的一方連接。另外，第四電晶體125的閘極與用來輸入第二控制信號RD的佈線連接。第四電晶體125的源極和汲極中的另一方與第二電晶體122的源極和汲極中的一方連接。另外，第二電晶體122的源極和汲極中的另一方與被輸入接地電位GND的佈線連接。另外，連接有第三電晶體124和第四電晶體125的節點與選擇器電路107連接。
圖1B所示的第三電晶體124是起到開關作用的元件。作為一個例子，第三電晶體124由一導電型(如p通道型)的電晶體構成。另外，圖1B所示的第四電晶體125是起到開關作用的元件。作為一個例子，第四電晶體125由一導電型(如n通道型)的電晶體構成。另外，第三電晶體124和第四電晶體125是互不相同的導電型的電晶體，以交替地控制導通和非導通。就是說，反轉輸出電路
112是用來根據第二控制信號RD的邏輯狀態，即是H還是L而使儲存節點的邏輯狀態反轉而將反轉信號輸出到選擇器電路107的電路。明確地說，在第二控制信號RD為L信號時，無論儲存節點保持H信號還是保持L信號，將H信號輸出到選擇器電路107。另外，在第二控制信號RD為H信號時，在儲存節點保持H信號時，將L信號輸出到選擇器電路107。另外，在第二控制信號RD為H信號時，在儲存節點保持L信號時，將保持前一狀態而獲取的H信號輸出到選擇器電路107。
另外，非揮發性儲存部106採用如下結構：將基於由電容元件123能夠保持的資料信號的電位施加到第二電晶體122的閘極。因此，在再次開始對儲存電路100進行電源的供應之後，在第四電晶體125處於導通狀態的期間中，由電容元件123能夠保持的資料信號可以被轉換而被從非揮發性儲存部106讀出。因此，即使基於由電容元件123能夠保持的資料信號的電位或多或少有變動，也可以準確地讀出原來的信號。
在圖1B中，用於非揮發性儲存部106的電晶體中的第一電晶體121以外的電晶體可以為其通道形成在由氧化物半導體以外的半導體構成的層或基板中的電晶體。例如，可以採用其通道形成在矽層或矽基板中的電晶體。另外，非揮發性儲存部106也可以包括第一電晶體121以外的其通道形成在氧化物半導體層中的電晶體，並且其他電晶體也可以為其通道形成在由氧化物半導體以外的半導體構
成的層或基板中的電晶體。
所使用的氧化物半導體較佳為至少包含銦(In)或鋅(Zn)。尤其是較佳為包含In及Zn。此外，作為用來降低使用該氧化物半導體而成的電晶體的電特性的不均勻的穩定劑，除了上述元素以外較佳為還包含鎵(Ga)。此外，作為穩定劑較佳為包含錫(Sn)。另外，作為穩定劑較佳為包含鉿(Hf)。此外，作為穩定劑較佳為包含鋁(Al)。
此外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)以及鑥(Lu)中的一種或多種。
例如，作為氧化物半導體可以使用氧化銦、氧化錫、氧化鋅、二元金屬氧化物如In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物如In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、
In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；以及四元金屬氧化物如In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
在此，例如，“In-Ga-Zn類氧化物”是指以In、Ga以及Zn為主要成分的氧化物，對In、Ga以及Zn的比率沒有限制。此外，也可以包含In、Ga、Zn以外的金屬元素。
另外，作為氧化物半導體，也可以使用以InMO3(ZnO)m(m>0且m不是整數)表示的材料。注意，M表示選自Ga、Fe、Mn和Co中的一種或多種金屬元素。此外，作為氧化物半導體，也可以使用以In3SnO5(ZnO)n(n>0且n是整數)表示的材料。
例如，可以使用其原子數比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn類氧化物或其組成附近的氧化物。或者，較佳為使用其原子數比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn類氧化物或其組成附近的氧化物。
但是，本發明不侷限於此，可以根據所需要的半導體特性(遷移率、閾值、不均勻性等)而使用適當的組成的氧化物。另外，較佳為採用適當的載子濃度、雜質濃度、
缺陷密度、金屬元素和氧的原子數比、原子間結合距離以及密度等，以得到所需要的半導體特性。
例如，In-Sn-Zn類氧化物比較容易得到高遷移率。但是，即使使用In-Ga-Zn類氧化物，也可以藉由降低塊體內缺陷密度而提高遷移率。
例如，“In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物以r近於原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物”是指a、b、c滿足如下公式。
r例如可以為0.05。其他氧化物也是同樣的。
氧化物半導體可以為單晶或非單晶。在採用後者時，可以採用非晶或多晶。另外，可以採用在非晶中包含具有結晶性的部分的結構或非非晶結構。
非晶狀態的氧化物半導體由於可以比較容易得到平坦的表面，所以在使用該氧化物半導體製造電晶體時可以減少介面散亂，而可以比較容易得到較高的遷移率。
另外，具有結晶性的氧化物半導體可以進一步降低塊體內缺陷，藉由提高表面的平坦性，可以得到處於非晶狀態的氧化物半導體的遷移率以上的遷移率。為了提高表面的平坦性，較佳為在平坦的表面上形成氧化物半導體，明確地說，較佳的是，在平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下的表面上形成氧化物半導體。
注意，Ra是將在JIS B0601中定義的中心線平均粗糙度擴大為三維以使其能夠應用於測定面，可以將它表示為“將從基準面到指定面的偏差的絕對值平均而得的值”，Ra以如下公式1定義。
注意，在公式1中，S0表示測定面(用座標(x1,y1)(x1,y2)(x2,y1)(x2,y2)表示的4點所圍繞的長方形的區域)的面積，Z0表示測定面的平均高度。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)來對Ra進行評價。
其通道形成在徹底地排除氧化物半導體層內的氫而得到高純度化的氧化物半導體層中的電晶體的截止電流密度可以為100zA/μm以下，較佳為10zA/μm以下，更佳為1zA/μm以下。因此，該截止電流比使用具有結晶性的矽的電晶體的截止電流低得多。結果，在第一電晶體121處於截止狀態時，可以長期保持儲存節點的電位，即第二電晶體122的閘極的電位。
另外，在本說明書中說明的截止電流是指在電晶體處於截止狀態(也稱為非導通狀態)時流過源極與汲極之間的電流。在n通道型電晶體(例如，臨界電壓為0至2V左右)中，截止電流是指在施加到閘極與源極之間的電壓為負電壓時流過源極與汲極之間的電流。
另外，在上述中，也可以使用可以實現與氧化物半導
體材料同等的截止電流特性的材料代替氧化物半導體材料。例如，可以應用碳化矽等的寬能隙材料(更明確地說，例如為能隙Eg大於3eV的半導體材料)等。另外，也可以採用如下結構：藉由使用MEMS開關等代替電晶體來切斷佈線之間的連接，實現儲存節點的電荷的長期保持。
圖1B所示的重設電路113具有：由第一控制信號EN及第二控制信號RD控制的邏輯電路；以及用來連接第一電晶體121的源極和汲極中的另一方與用來輸入低電源電位VSS的佈線GND的開關。重設電路113是用來進行重設工作的電路，該重設工作是如下工作，即根據邏輯電路的預定時序，使基於資料信號的儲存節點的電位，即第二電晶體122的閘極的電位成為基於低電源電位VSS的L信號。
另外，復位工作是指如下工作：藉由使第一電晶體121和重設電路113所具有的開關都成為導通狀態，使儲存節點的電位，即第二電晶體122的閘極的電位成為基於低電源電位VSS的L信號。
另外，重設電路113中的邏輯電路是產生一種時序的電路，該時序不是在利用第一控制信號EN將資料信號輸入到儲存節點時使第一電晶體121成為導通狀態的時序，而是利用第一控制信號EN及第二控制信號RD使第一電晶體121成為導通狀態且使重設電路113中的開關成為導通狀態的時序。就是說，重設電路113是如下電路：藉由利用與將資料信號寫入到儲存節點而使第一電晶體121成
為導通狀態的時序不同的時序使重設電路113中的開關及第一電晶體121同時成為導通狀態，使儲存節點的電位強制性地成為基於低電源電位VSS的L信號。
尤其是在本發明的一個方式的非揮發性儲存部106中，藉由設置重設電路113，例如在揮發性儲存部105再次開始工作的同時，可以使儲存在非揮發性儲存部106中的資料信號初始化。藉由利用重設電路113強制性地使非揮發性儲存部106的儲存節點成為L信號，可以抑制由於在儲存節點保持H信號時電壓連續被施加到第一電晶體121的閘極與源極或汲極之間導致的第一電晶體121的退化。換句話說，藉由利用重設電路113強制性地使非揮發性儲存部106的儲存節點成為L信號，消除第一電晶體121的閘極與源極或汲極之間的電位差。
另外，只要將重設電路113設置為使保持在儲存節點中的資料信號成為L信號，即可。因此，如圖3所示，也可以採用將重設電路113直接連接到儲存節點的結構。在此情況下，較佳為使用具有氧化物半導體的電晶體作為非揮發性儲存部106所具有的開關。
圖5示出圖1B所示的重設電路113的具體的電路結構。在圖5中作為一個例子示出的重設電路113具有NAND電路161、反相器電路162以及模擬開關163。
NAND電路161是利用第一控制信號EN及第二控制信號RD產生用來使模擬開關163選擇性地成為導通狀態的信號的電路。在圖5所示的具體例子中，在第一控制信
號EN為H信號，而第二控制信號RD為H信號時，從NAND電路161輸出L信號。在圖5所示的電路結構中，在從NAND電路161輸出L信號時，可以使模擬開關163成為導通狀態。
另外，在圖5所示的具體例子中，在第一控制信號EN及第二控制信號RD處於其他邏輯狀態時，從NAND電路161輸出H信號。在圖5所示的電路結構中，在從NAND電路161輸出H信號時，可以使模擬開關163成為非導通狀態。另外，NAND電路161、反相器電路162以及模擬開關163只要是進行與此同樣的工作的電路就可以適當地置換電路。
這裏，作為重設電路113中的開關，示出模擬開關163，但是也可以使用n通道型電晶體。
另外，圖1A所示的第一儲存部101A及第二儲存部101B的選擇器電路107是如下電路：根據第一控制信號EN及第二控制信號RD，選擇將輸入到第一儲存部101A及第二儲存部101B中的資料信號D儲存在揮發性儲存部105中還是儲存在非揮發性儲存部106中。另外，可以使用藉由將第一控制信號EN及第二控制信號RD輸入到邏輯電路中而獲取的輸出信號控制開關的導通。
圖4示出選擇器電路107的電路結構的一個例子。圖4所示的選擇器電路107具有第一模擬開關141、第一反相器電路142、第二模擬開關143、第二反相器電路144、第三反相器電路145、第四反相器電路146以及NOR電路
147。
選擇器電路107的第一模擬開關141是用來使揮發性儲存部105中的反相器電路的回饋環成為導通狀態的電路。選擇器電路107的第二模擬開關143是如下電路：首先利用第三反相器電路145使來自非揮發性儲存部106中的反轉輸出電路112的信號反轉而使它成為與輸入到非揮發性儲存部106中的資料信號相同的邏輯狀態，再將該資料信號輸入到揮發性儲存部105中的反相器電路的回饋環。
第四反相器電路146及NOR電路147是利用第一控制信號EN及第二控制信號RD產生用來使第一模擬開關141或第二模擬開關143選擇性地成為導通狀態的信號的電路。在圖4所示的具體例子中，在第一控制信號EN為L信號，而第二控制信號RD為H信號時，從NOR電路147輸出H信號。在圖4所示的電路結構中，在從NOR電路147輸出H信號時，可以使第一模擬開關141成為非導通狀態並使第二模擬開關143成為導通狀態。
另外，在圖4所示的具體例子中，在第一控制信號EN及第二控制信號RD處於其他邏輯狀態時，從NOR電路147輸出L信號。在圖4所示的電路結構中，在從NOR電路147輸出L信號時，可以使第一模擬開關141成為導通狀態並使第二模擬開關143成為非導通狀態。另外，第四反相器電路146及NOR電路147只要是進行與此同樣的工作的電路就可以適當地置換電路。
另外，雖然在圖4中未圖示，但是將輸入高電源電位
VDD的電源電位Vx及作為低電源電位VSS的接地電位GND輸入到選擇器電路107。
另外，在本實施方式的結構中，特別較佳的是，除了在非揮發性儲存部106中具有重設電路113的結構以外，還採用具有圖6所示的轉換電路201的結構。明確地說，將轉換電路201配置在第一電晶體121的源極和汲極中的另一方與非揮發性儲存部106的輸入端子之間。
另外，非揮發性儲存部106的輸入端子是指資料信號藉由第一模擬開關102(第二模擬開關103)輸入到非揮發性儲存部106時的途中的節點。就是說，轉換電路201是配置在第一模擬開關102與揮發性儲存部105之間以外的第一模擬開關102與第一電晶體121之間的電路。
圖6所示的轉換電路201是如下電路：在使第一電晶體121及重設電路113成為導通狀態而使儲存節點成為L信號時，防止基於保持在儲存節點中的資料信號D的電流流過非揮發性儲存部106與揮發性儲存部105的連接部。因此，轉換電路201具備進行如下控制的控制電路：在使第一電晶體121成為導通狀態而將基於資料信號的電位保持在儲存節點中的期間中使第一電晶體121的源極和汲極中的另一方與非揮發性儲存部106的輸入端子之間成為導通狀態，而在其他期間中使第一電晶體121的源極和汲極中的另一方與非揮發性儲存部106的輸入端子之間成為非導通狀態。
圖7示出轉換電路201的具體結構。在圖7中作為一
個例子示出的轉換電路201具有第一反相器電路202、NOR電路203、第二反相器電路204以及模擬開關205。
NOR電路203是利用第一控制信號EN及第二控制信號RD產生用來使模擬開關205選擇性地成為導通狀態的信號的電路。在圖7所示的具體例子中，在第一控制信號EN為H信號，而第二控制信號RD為L信號時，從NOR電路203輸出H信號。在圖7所示的電路結構中，在從NOR電路203輸出H信號時，可以使模擬開關205成為導通狀態。
另外，在圖7所示的具體例子中，在第一控制信號EN及第二控制信號RD處於其他邏輯狀態時，從NOR電路203輸出L信號。在圖7所示的電路結構中，在從NOR電路203輸出L信號時，可以使模擬開關205成為非導通狀態。另外，第一反相器電路202、NOR電路203、第二反相器電路204以及模擬開關205只要是進行與此同樣的工作的電路就可以適當地置換電路。
對儲存電路100的各電路的說明是如上所述的。
接著，說明如下儲存電路100的驅動方法：為了降低耗電量，在保持資料信號時停止電源的供應，然後再次進行電源的供應，並且利用上述重設電路使儲存電路111的儲存節點強制性地成為L信號，以抑制第一電晶體121的退化。
另外，圖8示出將圖2B、圖4以及圖7所說明的揮發性儲存部105、選擇器電路107以及具有重設電路及轉
換電路的非揮發性儲存部106的各電路結構應用於圖1A的儲存電路時的電路圖。另外，圖9是根據圖8所示的儲存電路的工作的時序圖，以下參照該時序圖說明儲存電路100的驅動方法，尤其是儲存電路100的第一儲存部101A的驅動方法。另外，儲存電路100的第二儲存部101B也可以採用同樣的驅動方法。另外，在圖8中，將相當於選擇器電路107的輸出的用來使揮發性儲存部105進行回饋環的節點稱為“Sel”。
在圖9的時序圖中，Vx、GND、RES、CLK、D、Sel、儲存節點、EN以及RD對應於如上所述的輸入輸出信號或節點的電位。另外，在圖9所示的時序圖中，為了說明儲存電路100的第一儲存部101A可能處於的多個狀態，示出被分為期間1至期間6的多個期間。
另外，可以以H信號(在圖式中以H表示)及L信號(在圖式中以L表示)表示輸入輸出信號及節點的電位。
首先，說明圖9中的期間1的第一儲存部101A的工作。在期間1中，說明將資料信號D儲存在揮發性儲存部105中且非揮發性儲存部106不進行資料信號D的儲存的期間，即通常工作期間。在期間1中，將Vx設定為H信號，以對儲存電路100的各電路進行電源的供應。在第一儲存部101A中，藉由將第一控制信號EN及第二控制信號RD設定為L信號，使揮發性儲存部105保持資料信號D。在期間1中，揮發性儲存部105作為資料信號D保持
dataA，與時脈信號CLK同步地改寫所寫入的資料信號dataA。在期間1中，選擇器電路107使與揮發性儲存部105連接的模擬開關成為導通狀態，而使Sel也成為dataA。準確地說，保持在Sel中的dataA是從第一模擬開關102輸入的dataA反轉的信號，但是在以下說明中被稱為dataA。在期間1中，初始化信號RES為H信號。在期間1中，儲存節點處於藉由前一期間中的重設電路的工作而寫入有L信號的狀態。
接著，說明圖9中的期間2的工作。在期間2中，說明在電源的供應停止之前將資料信號D儲存在非揮發性儲存部106中的期間，即備份期間。在期間2中，有將第一控制信號EN設定為H信號並將第二控制信號RD設定為L信號的期間(在圖9中的T1)。此時，非揮發性儲存部106中的轉換電路201的模擬開關205及第一電晶體121成為導通狀態，而使儲存節點保持dataA。儲存節點一旦保持dataA，即使在第一控制信號EN成為L信號且第二控制信號RD成為L信號之後也繼續保持dataA。另外，即使在備份期間中，揮發性儲存部105也與通常工作期間同樣利用輸入輸出信號改寫dataA。
接著，說明圖9中的期間3的工作。在期間3中，說明電源的供應停止的電源停止期間，即電源停止期間。在期間3中，將Vx設定為L信號，而停止對儲存電路100的各電路進行電源的供應。在期間3中，不對揮發性儲存部105進行電源的供應，從而寫入到揮發性儲存部105的
dataA被擦除(在圖9中以X表示)。另外，在寫入到揮發性儲存部105的dataA被擦除的同時，Sel所保持的dataA也被擦除(在圖9中以X表示)。另外，在期間3中，將時脈信號CLK的輸入固定於L信號，以不使揮發性儲存部105工作，與此同時，還將初始化信號RES固定於L。另外，藉由在使時脈信號CLK及初始化信號RES成為L信號之後使Vx成為L信號，可以減少故障。另外，在期間3中，以使第一控制信號EN及第二控制信號RD成為L信號的方式進行控制，以不使儲存電路100工作。
接著，說明圖9中的期間4的工作。在期間4中，說明再次開始電源的供應而將非揮發性儲存部106所備份的資料信號的dataA讀出到揮發性儲存部105的期間，即資料信號恢復期間。在期間4中，將Vx設定為H信號，而再次開始對儲存電路100的各電路進行電源的供應。接著，使初始化信號RES成為H信號，然後使時脈信號振盪。另外，在期間4中的時脈信號振盪時，將資料信號D設定為H信號或L信號的固定電位(在圖9中以H/L表示)。另外，在期間4中，有將第一控制信號EN設定為L信號並將第二控制信號RD設定為H信號的期間(在圖9中的T2)。結果，利用選擇器電路107選擇被保持在儲存節點中的資料信號dataA，而使Sel成為dataA來將它讀出到揮發性儲存部105。
接著，說明圖9中的期間5的工作。在期間5中，說明利用復位工作使雖然不影響到揮發性儲存部105的工作
但影響到非揮發性儲存部106的第一電晶體的退化的被保持在儲存節點中的資料信號dataA成為L信號的期間，即重設期間。在期間5中，有將第一控制信號EN設定為H信號並將第二控制信號RD設定為H信號的期間(在圖9中的T3)。結果，被保持在儲存節點中的資料信號dataA成為L信號。由此，可以抑制第一電晶體的退化。另外，還設置有轉換電路201，以避免在復位期間中由復位工作導致基於保持在儲存節點中的接地電位GND的電流流入非揮發性儲存部106與揮發性儲存部105的連接部。在重設期間中，轉換電路201所具有的模擬開關成為非導通狀態。因此，可以減少揮發性儲存部105中的故障。另外，在重設期間中，揮發性儲存部105可以與通常工作期間同樣工作，在圖9所示的例子中，在揮發性儲存部105中，作為新的資料信號，與時脈信號CLK同步地改寫與dataA不同的dataB。
與期間1同樣，期間6是通常工作期間。在期間6中，示出在期間5之後繼續與時脈信號CLK同步地改寫作為資料信號的dataB的例子。
對儲存電路的驅動方法的說明是如上所述的。
在本發明的儲存電路中，在不對儲存電路進行電源的供應的期間中，可以利用設置在非揮發性儲存部中的儲存節點保持揮發性儲存部所儲存的資料信號。
另外，其通道形成在氧化物半導體層中的電晶體的截止電流極小。例如，其通道形成在氧化物半導體層中的電
晶體的截止電流比其通道形成在具有結晶性的矽中的電晶體的截止電流低得多。因此，藉由將其通道形成在氧化物半導體層中的電晶體用作第一電晶體，即使在不將對儲存電路進行電源的供應的期間中也可以長期儲存電容元件所保持的信號。像這樣，即使在電源的供應停止的期間中，儲存電路也可以保持儲存內容(資料信號)。
藉由將上述儲存電路用於信號處理裝置所具有的暫存器或高速緩衝儲存體等儲存電路，可以防止由電源的供應停止導致的儲存電路內的資料信號的消失。另外，在再次開始電源的供應之後，可以在短時間內恢復電源供應停止之前的狀態。因此，在信號處理裝置整體或構成信號處理裝置的一個或多個邏輯電路中，即使在短時間內也可以停止電源。因此，可以提供可以抑制耗電量的信號處理裝置、可以抑制耗電量的該信號處理裝置的驅動方法。
尤其是在本實施方式的結構中，藉由使重設電路成為導通狀態，可以使在電源停止時保持在儲存節點中的資料信號成為不會引起故障的L信號的電位。因此，可以抑制因將資料信號保持在儲存節點中而發生的電晶體的退化。另外，在本實施方式的結構中，藉由設置轉換電路，可以防止在進行復位工作時基於保持在儲存節點中的資料信號的電流流入非揮發性儲存部與揮發性儲存部的連接部。因此，可以減少揮發性儲存部中的故障。
本實施方式可以與其他實施方式適當地組合而實施。
在本實施方式中，說明使用多個實施方式1所示的儲存電路的結構。
圖10A示出本實施方式中的儲存電路的結構的一個例子。圖10A所示的儲存電路具有與高電源電位VDD及低電源電位VSS連接的反相器電路401和具有多個儲存電路402的儲存電路群403。明確地說，各儲存電路402可以使用具有實施方式1所述的結構的儲存電路100。將高電源電位VDD或低電源電位VSS藉由反相器電路401輸入到儲存電路群403所具有的各儲存電路402。再者，將信號IN的電位和低電源電位VSS供應到儲存電路群403所具有的各儲存電路402。
在圖10A中，利用控制信號SigA控制反相器電路401的高電源電位VDD或低電源電位VSS的輸出的轉換。
另外，在圖10A中，利用反相器電路401在儲存電路群403所具有的各儲存電路402的高電源電位VDD一側控制高電源電位VDD或低電源電位VSS的輸入，但是也可以利用反相器電路401在低電源電位VSS一側控制高電源電位VDD或低電源電位VSS的輸入。圖10B示出如下儲存電路的一個例子：將高電源電位VDD或低電源電位VSS藉由反相器電路401輸入到儲存電路群403所具有的各儲存電路402。藉由利用反相器電路401，可以在儲存電路群403所具有的各儲存電路402的低電源電位VSS一
側控制高電源電位VDD或低電源電位VSS的輸入。
本實施方式可以與上述實施方式適當地組合而實施。
在本實施方式中，說明使用實施方式1所示的儲存電路的信號處理裝置的結構。
圖11示出根據本發明的一個方式的信號處理裝置的一個例子。信號處理裝置至少具有一個或多個運算裝置和一個或多個儲存電路。明確地說，圖11所示的信號處理裝置150具有運算裝置151、運算裝置152、儲存電路153、儲存電路154、儲存電路155、控制裝置156以及電源控制電路157。
運算裝置151及運算裝置152包括進行簡單的邏輯運算的邏輯電路、加法器、乘法器以及各種運算裝置等。另外，儲存電路153被用作當在運算裝置151中進行運算處理時暫時保持資料信號的暫存器。儲存電路154被用作當在運算裝置152中進行運算處理時暫時保持資料信號的暫存器。
另外，儲存電路155可以被用作主儲存體，而可以將控制裝置156所執行的程式以資料信號的形式儲存，或者，可以儲存來自運算裝置151和運算裝置152的資料信號。
控制裝置156是對信號處理裝置150所具有的運算裝置151、運算裝置152、儲存電路153、儲存電路154以及
儲存電路155的工作進行總括控制的電路。另外，在圖11中示出控制裝置156為信號處理裝置150的一部分的結構，但是也可以將控制裝置156設置在信號處理裝置150的外部。
藉由將實施方式1所示的儲存電路用於儲存電路153、儲存電路154以及儲存電路155，即使停止對儲存電路153、儲存電路154以及儲存電路155進行電源的供應也可以保持資料信號。因此，可以停止對信號處理裝置150整體進行電源的供應，以抑制耗電量。或者，可以停止對儲存電路153、儲存電路154以及儲存電路155中的任何一個或多個進行電源的供應，以抑制信號處理裝置150的耗電量。另外，在再次開始電源的供應之後，可以在短時間內恢復到電源供應停止之前的狀態。
另外，也可以在停止對儲存電路進行電源的供應的同時，停止對在與該儲存電路之間進行資料信號的交換的運算裝置或控制電路進行電源的供應。例如，也可以在運算裝置151和儲存電路153不進行工作時停止對運算裝置151及儲存電路153進行電源的供應。
另外，電源控制電路157控制被供應到信號處理裝置150所具有的運算裝置151、運算裝置152、儲存電路153、儲存電路154、儲存電路155以及控制裝置156的電源電壓的大小。另外，在停止電源的供應時，既可在電源控制電路157中停止電源的供應，又可在運算裝置151、運算裝置152、儲存電路153、儲存電路154、儲存電路155
以及控制裝置156中分別停止電源的供應。
另外，也可以在作為主儲存體的儲存電路155與運算裝置151、運算裝置152以及控制裝置156之間設置用作高速緩衝儲存體的儲存電路。藉由設置高速緩衝儲存體，可以減少低速主儲存體被存取的次數，以實現運算處理等的信號處理的高速化。藉由還在用作高速緩衝儲存體的儲存電路中使用上述儲存電路，可以抑制信號處理裝置150的耗電量。另外，在再次開始電源的供應之後，可以在短時間內恢復到電源供應停止之前的狀態。
本實施方式可以與上述實施方式適當地組合而實施。
在本實施方式中，說明根據本發明的一個方式的信號處理裝置之一的CPU的結構。
圖12示出本實施方式的CPU的結構。圖12所示的CPU在基板9900上主要包括：ALU 9901；ALU控制器9902；指令解碼器9903；中斷控制器9904；時序控制器9905；暫存器9906；暫存器控制器9907；Bus．I/F 9908；可重寫的ROM 9909；以及ROM．I/F 9920。注意，ALU是指Arithmetic logic unit，即算術邏輯單元，Bus．I/F是指匯流排界面，並且ROM．I/F是指ROM介面。ROM 9909和ROM．I/F 9920可以設置在另一晶片上。當然，圖12只是示出將其結構簡化的一例，並且實際上的CPU根據其用途具有多種結構。
藉由Bus．I/F 9908輸入到CPU的指令輸入到指令解碼器9903且在進行解碼之後，輸入到ALU控制器9902、中斷控制器9904、暫存器控制器9907和時序控制器9905。
根據被解碼的指令，ALU控制器9902、中斷控制器9904、暫存器控制器9907、時序控制器9905進行各種控制。明確地說，ALU控制器9902產生用來控制ALU 9901的工作的信號。另外，當CPU在執行程式時，中斷控制器9904根據其優先度或掩模狀態而判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求，並處理所述要求。暫存器控制器9907產生暫存器9906的位址，並根據CPU的狀態進行從暫存器9906的讀出或對暫存器9906的寫入。
另外，時序控制器9905產生控制ALU 9901、ALU控制器9902、指令解碼器9903、中斷控制器9904、暫存器控制器9907的工作時序的信號。例如，時序控制器9905具備根據基準時脈信號CLK1產生內部時脈信號CLK2的內部時脈產生部，將時脈信號CLK2輸入到上述各種電路。
在本實施方式的CPU中，在暫存器9906中設置有具有上述實施方式所示的結構的儲存電路。暫存器控制器9907根據來自ALU 9901的指令選擇在暫存器9906所具有的儲存電路中利用揮發性儲存部105保持資料信號還是利用非揮發性儲存部106保持資料信號。當選擇利用揮發性儲存部105保持資料信號時，進行對暫存器9906中的儲存電路的電源的供給。當選擇利用非揮發性儲存部106
保持資料信號時，可以停止對暫存器9906中的儲存電路的電源的供給。
如此，當暫時停止CPU的工作，停止電源的供給時也可以保持資料信號，且可以降低耗電量。明確地說，例如，在個人電腦的使用者停止對鍵盤等輸入裝置的資訊輸入的期間中也可以停止CPU，由其可以降低耗電量。
在本實施方式中，將CPU舉例說明，但是本發明的信號處理裝置不侷限於CPU，也可以應用於微處理器、影像處理電路、DSP、FPGA(Field Programmable Gate Array：現場可編程閘陣列)等的LSI。
本實施方式可以與上述實施方式組合而實施。
在圖1B所示的非揮發性儲存部106中，舉出其通道形成在矽中的第二電晶體122、其通道形成在氧化物半導體層中的第一電晶體121以及電容元件123的例子來說明儲存電路100的製造方法。
如圖13A所示，在基板700上形成絕緣膜701和從單晶半導體基板分離的半導體膜702。
對可以用作基板700的材料沒有大的限制，但是需要至少具有能夠承受後面的加熱處理的程度的耐熱性。例如，作為基板700，可以使用藉由熔融法或浮法而製造的玻璃基板、石英基板、半導體基板、陶瓷基板等。另外，當後面的加熱處理的溫度較高時，較佳為使用應變點為730
℃以上的玻璃基板。
在本實施方式中，以下，以半導體膜702為單晶矽的情況為例子來說明第二電晶體122的製造方法。另外，簡單說明具體的單晶半導體膜702的製造方法的一個例子。首先，將由利用電場進行加速的離子構成的離子束注入到單晶半導體基板的接合基板，以在離接合基板的表面有預定深度的區域中形成因使結晶結構錯亂而局部性地脆弱化的脆化層。可以根據離子束的加速能和離子束的入射角調節形成脆化層的區域的深度。然後，貼合接合基板與形成有絕緣膜701的基板700，其中間夾有該絕緣膜701。至於貼合，在使接合基板與基板700重疊之後，對接合基板和基板700的一部分施加大約1N/cm2以上500N/cm2以下的壓力，較佳為施加大約11N/cm2以上20N/cm2以下的壓力。當施加壓力時，從該部分起開始接合基板和絕緣膜701的接合，該接合最終擴展於貼緊的面整體。接著，藉由進行加熱處理，存在於脆化層中的極小空隙彼此結合起來，使得極小空隙的體積增大。結果，在脆化層中，接合基板的一部分的單晶半導體膜從接合基板分離。上述加熱處理的溫度為不超過基板700的應變點的溫度。然後，藉由利用蝕刻等將上述單晶半導體膜加工為所希望的形狀，可以形成半導體膜702。
為了控制臨界電壓，也可以對半導體膜702添加賦予p型導電性的雜質元素諸如硼、鋁、鎵等或賦予n型導電性的雜質元素諸如磷、砷等。用來控制臨界電壓的雜質元
素添加，既可對被進行構圖之前的半導體膜進行，又可對被進行構圖之後的半導體膜702進行。另外，也可以將用於控制臨界電壓的雜質元素添加到接合基板。或者，也可以首先將雜質元素添加到接合基板，以便粗略地調節臨界電壓，然後，再添加到被進行構圖之前的半導體膜或被進行構圖之後的半導體膜702，以便精細地調節臨界電壓。
另外，雖然在本實施方式中說明使用單晶半導體膜的例子，但是本發明不侷限於該結構。例如，既可利用在絕緣膜701上利用氣相沉積法而形成的多晶、微晶或非晶半導體膜，又可利用已知的技術使上述半導體膜結晶化。作為已知的晶化法，有利用雷射的雷射晶化法、使用催化元素的晶化法。或者，也可以採用組合了使用催化元素的晶化法和雷射晶化法的方法。另外，在使用石英等具有優良的耐熱性的基板時，也可以採用組合如下方法的晶化法：使用電熱爐的熱晶化法；利用紅外光的燈退火晶化法；使用催化元素的晶化法；950℃左右的高溫退火法。
接著，如圖13B所示，使用半導體膜702形成半導體層704。然後，在半導體層704上形成閘極絕緣膜703。
作為閘極絕緣膜703的一個例子，可以使用電漿CVD法或濺射法等形成包含如下材料的膜的單層或疊層：氧化矽、氮氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等。
另外，在本說明書中，氧氮化物是指在其組成中含氧量多於含氮量的物質。另外，氮氧化物是指在其組成中含氮量多於含氧量的物質。
例如，可以將閘極絕緣膜703的厚度設定為1nm以上100nm以下，較佳為10nm以上50nm以下。在本實施方式中，作為閘極絕緣膜703，使用電漿CVD法形成包含氧化矽的單層的絕緣膜。
接著，如圖13C所示，形成閘極電極707。
閘極電極707可以藉由在形成導電膜之後將該導電膜加工(構圖)為預定的形狀而形成。在形成上述導電膜時，可以使用CVD法、濺射法、蒸鍍法、旋塗法等。另外，作為導電膜，可以使用鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、釹(Nb)等。既可使用含上述金屬作為其主要成分的合金，又可使用含上述金屬的化合物。或者，也可以使用對半導體膜摻雜了賦予導電性的雜質元素如磷等而成的多晶矽等半導體來形成。
另外，雖然在本實施方式中由單層導電膜形成閘極電極707，但是本實施方式不侷限於該結構。閘極電極707也可以由層疊的多個導電膜形成。
作為兩個導電膜的組合，可以使用氮化鉭或鉭作為第一層，並且使用鎢作為第二層。另外，作為兩個導電膜的組合，除了上述以外，還可以舉出：氮化鎢和鎢、氮化鉬和鉬、鋁和鉭、鋁和鈦等。因為鎢和氮化鉭具有高耐熱性
，所以在形成兩層導電膜之後可以進行用於熱活化的加熱處理。另外，作為兩層導電膜的搭配，例如可以使用摻雜有賦予n型導電性的雜質元素的矽和鎳矽化物；摻雜有賦予n型導電性的雜質元素的矽和鎢矽化物等。
在採用層疊三層的導電膜的疊層結構的情況下，較佳為採用鉬膜、鋁膜和鉬膜的疊層結構。
另外，作為閘極電極707，也可以使用氧化銦、氧化銦氧化錫、氧化銦氧化鋅、氧化鋅、氧化鋅鋁、氧氮化鋅鋁或氧化鋅鎵等的具有透光性的氧化物導電膜。
另外，也可以使用液滴噴射法選擇性地形成閘極電極707，而不使用掩模。液滴噴射法是指從細孔噴射或噴出包含預定組分的液滴來形成預定圖案的方法，噴墨法等包括在其範疇內。
另外，藉由在形成導電膜之後使用ICP(Inductively Coupled Plasma：感應耦合電漿)蝕刻法並對蝕刻條件(施加到線圈型電極層的電力量、施加到基板側電極層的電力量和基板側的電極溫度等)進行適當調整，可以將閘極電極707蝕刻為具有所希望的錐形形狀。另外，還可以根據掩模的形狀控制錐形形狀的角度等。另外，作為蝕刻氣體，可以適當地使用：氯類氣體如氯、氯化硼、氯化矽、四氯化碳等；氟類氣體如四氟化碳、氟化硫或氟化氮；或氧。
接著，如圖13D所示，藉由以閘極電極707為掩模將賦予一導電性的雜質元素添加到半導體層704，在半導體
層704中形成與閘極電極707重疊的通道形成區710以及夾有通道形成區710的一對雜質區域709。
在本實施方式中，以將賦予p型的雜質元素(如硼)添加到半導體層704的情況為例子。
接著，如圖14A所示，覆蓋閘極絕緣膜703和閘極電極707形成絕緣膜712和絕緣膜713。明確地說，絕緣膜712和絕緣膜713可以使用氧化矽、氮化矽、氮氧化矽、氧氮化矽、氮化鋁、氮氧化鋁等的無機絕緣膜。特別是，藉由作為絕緣膜712和絕緣膜713使用介電常數低(low-k)材料，可以充分地減少起因於各種電極或佈線的重疊的電容，所以較佳為使用介電常數低(low-k)材料。另外，作為絕緣膜712和絕緣膜713，也可以應用使用上述材料的多孔絕緣膜。在多孔絕緣膜中，因為與密度高的絕緣膜相比，其介電常數降低，所以可以進一步減少起因於電極或佈線的寄生電容。
在本實施方式中，以使用氧氮化矽作為絕緣膜712並使用氮氧化矽作為絕緣膜713的情況為例子。另外，雖然在本實施方式中以在閘極電極707上形成絕緣膜712和絕緣膜713的情況為例子，但是在本發明中，既可在閘極電極707上只形成一層的絕緣膜，又可在閘極電極707上形成三層以上的多個絕緣膜的疊層。
接著，如圖14B所示，藉由對絕緣膜713進行CMP(化學機械拋光)處理或蝕刻處理，使絕緣膜713的露出的頂面平坦化。另外，為了提高之後形成的第一電晶體121
的特性，較佳為使絕緣膜713的表面盡可能地為平坦。
藉由上述製程，可以形成第二電晶體122。
接著，說明第一電晶體121的製造方法。首先，如圖14C所示，在絕緣膜713上形成氧化物半導體層716。
藉由將形成在絕緣膜713上的氧化物半導體膜加工為所希望的形狀，可以形成氧化物半導體層716。上述氧化物半導體膜的厚度為2nm以上200nm以下，較佳為3nm以上50nm以下，更佳為3nm以上20nm以下。藉由使用氧化物半導體作為靶材，利用濺射法形成氧化物半導體膜。另外，氧化物半導體膜可以藉由在稀有氣體(如氬)氛圍下、在氧氛圍下或在稀有氣體(如氬)和氧的混合氛圍下利用濺射法而形成。
另外，較佳為在使用濺射法形成氧化物半導體膜之前，進行引入氬氣體並產生電漿的反濺射，而去除附著在絕緣膜713的表面上的灰塵。反濺射是指不對靶材一側施加電壓而使用RF電源在氬氛圍中對基板一側施加電壓來在基板附近形成電漿以進行表面改性的方法。另外，也可以使用氮、氦等代替氬氛圍。另外，也可以在對氬氛圍添加氧、一氧化二氮等的氛圍下進行反濺射。另外，也可以在對氬氛圍添加氯、四氟化碳等的氛圍下進行反濺射。
如上所述，作為氧化物半導體膜，可以使用：四元金屬氧化物的In-Sn-Ga-Zn類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物、In-Sn-Zn類氧化物、In-Al-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn
類氧化物；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；或者氧化銦、氧化錫、氧化鋅等。
另外，在使用In-Sn-Zn類氧化物半導體時，可以提高電晶體的遷移率。另外，在使用In-Sn-Zn類氧化物半導體時，可以穩定地控制電晶體的臨界電壓。另外，在使用In-Sn-Zn類氧化物半導體時，可以將所使用的靶材的組成比設定為其原子數比為In：Sn：Zn=1：2：2、In：Sn：Zn=2：1：3、In：Sn：Zn=1：1：1或In：Sn：Zn=20：45：35等。
在本實施方式中，將藉由使用包含In(銦)、Ga(鎵)及Zn(鋅)的靶材的濺射法而得到的厚度為30nm的In-Ga-Zn類氧化物半導體的薄膜用作氧化物半導體膜。作為上述靶材，例如可以使用各金屬的組成比為In：Ga：Zn=1：1：0.5、In：Ga：Zn=1：1：1或In：Ga：Zn=1：1：2的靶材。另外，包含In、Ga及Zn的靶材的填充率為90%以上100%以下，較佳為95%以上且低於100%。藉由採用填充率高的靶材，可以形成緻密的氧化物半導體膜。
在本實施方式中，將基板放置在保持為減壓狀態的處理室內，去除處理室內的殘留水分並引入被去除了氫及水分的濺射氣體，使用上述靶材形成氧化物半導體膜。在進行成膜時，也可以將基板溫度設定為100℃以上600℃以下，較佳為200℃以上400℃以下。藉由邊加熱基板邊進
行成膜，可以降低形成的氧化物半導體膜中含有的雜質濃度。另外，可以減輕由於濺射帶來的損傷。為了去除殘留在處理室中的水分，較佳為使用吸附型真空泵。例如，較佳為使用低溫泵、離子泵、鈦昇華泵。另外，作為排氣單元，也可以使用配備有冷阱的渦輪泵。在使用低溫泵對處理室進行排氣時，例如排出氫原子、水(H2O)等的包含氫原子的化合物(更佳地，還有包含碳原子的化合物)等，由此可降低該處理室中形成的氧化物半導體膜所包含的雜質濃度。
作為成膜條件的一例，可以應用如下條件：基板與靶材之間的距離為100mm，壓力為0.6Pa，直流(DC)電源功率為0.5kW，採用氧(氧流量比率為100%)氛圍。另外，脈衝直流(DC)電源是較佳的，因為可以減少在成膜時發生的灰塵並可以實現均勻的膜厚度分佈。
另外，藉由將濺射裝置的處理室的洩漏率設定為1×10-10Pa．m3/秒以下，可以減少當藉由濺射法形成膜時混入到氧化物半導體膜中的鹼金屬、氫化物等雜質。另外，藉由作為排氣系統使用上述吸附型真空泵，可以減少鹼金屬、氫原子、氫分子、水、羥基或氫化物等雜質從排氣系統倒流。
另外，藉由將靶材的純度設定為99.99%以上，可以減少混入到氧化物半導體膜中的鹼金屬、氫原子、氫分子、水、羥基或氫化物等。另外，藉由使用該靶材，在氧化物半導體膜中可以降低鋰、鈉、鉀等的鹼金屬的濃度。
另外，為了使氧化物半導體膜中儘量不包含氫、羥基及水分，作為成膜的預處理，較佳為在濺射裝置的預熱室中對形成了絕緣膜712及絕緣膜713的基板700進行預熱，使吸附到基板700的水分或氫等雜質脫離且進行排氣。注意，預熱的溫度是100℃以上400℃以下，較佳是150℃以上300℃以下。另外，設置在預熱室中的排氣單元較佳是低溫泵。另外，還可以省略該預熱處理。另外，該預熱也可以在後面進行的閘極絕緣膜721的成膜之前，對形成了導電膜719及導電膜720的基板700同樣地進行。
另外，作為用來形成氧化物半導體層716的蝕刻，可以採用乾蝕刻及濕蝕刻中的一者或兩者。作為用於乾蝕刻的蝕刻氣體，較佳為使用含有氯的氣體(氯類氣體，例如，氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、四氯化碳(CCl4)等)。另外，還可以使用含有氟的氣體(氟類氣體，例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、三氟甲烷(CHF3)等)、溴化氫(HBr)、氧(O2)、或對上述氣體添加了氦(He)或氬(Ar)等的稀有氣體的氣體等。
作為乾蝕刻法，可以使用平行平板型RIE(Reactive Ion Etching：反應離子蝕刻)法或ICP(Inductively Coupled Plasma：感應耦合電漿)蝕刻法。為了能夠蝕刻為所希望的形狀，適當地調節蝕刻條件(施加到線圈形電極的電力量、施加到基板一側的電極的電力量、基板一側的電極溫度等)。
作為用於濕蝕刻的蝕刻液，可以使用將磷酸、醋酸及硝酸混合而成的溶液、檸檬酸或草酸等的有機酸。在本實施方式中，使用ITO-07N(日本關東化學株式會社製造)。
另外，也可以利用噴墨法形成用來形成氧化物半導體層716的抗蝕劑掩模。當利用噴墨法形成抗蝕劑掩模時不需要光掩模，由此可以降低製造成本。
另外，較佳為在下一個製程中形成導電膜之前進行反濺射，以去除附著在氧化物半導體層716、絕緣膜712以及絕緣膜713的表面的抗蝕劑殘渣等。
另外，有時在藉由濺射等形成的氧化物半導體膜中包含多量的作為雜質的水分或氫(包括羥基)。因為水分或氫容易形成施體能階，所以它們對於氧化物半導體來說是雜質。因此，在本發明的一個方式中，為了減少氧化物半導體膜中的水分或氫等雜質(實現脫水化或脫氫化)，在減壓氛圍、氮或稀有氣體等惰性氣體氛圍、氧氣體氛圍或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰蕩光譜法)方式的露點計進行測定時的水分量是20ppm(露點換算，-55℃)以下，較佳的是1ppm以下，更佳的是10ppb以下的空氣)氛圍下對氧化物半導體層716進行加熱處理。
藉由對氧化物半導體層716進行加熱處理，可以使氧化物半導體層716中的水分或氫脫離。明確地說，可以在250℃以上750℃以下的溫度下，較佳為在400℃以上且低
於基板的應變點的溫度下進行加熱處理。例如，以500℃進行3分鐘以上6分鐘以下左右的加熱處理即可。藉由使用RTA法作為加熱處理，可以在短時間內進行脫水化或脫氫化，由此即使在超過玻璃基板的應變點的溫度下也可以進行處理。
在本實施方式中，使用加熱處理裝置之一的電爐。
另外，加熱處理裝置不侷限於電爐，也可以具備利用來自電阻發熱體等發熱體的熱傳導或熱輻射加熱被處理物的裝置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是利用從燈如鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發出的光(電磁波)的輻射加熱被處理物的裝置。GRTA裝置是使用高溫的氣體進行加熱處理的裝置。作為氣體，使用即使進行加熱處理也不與被處理物產生反應的惰性氣體如氬等的稀有氣體或者氮等。
另外，在加熱處理中，較佳為在氮或氦、氖、氬等的稀有氣體中不包含水分或氫等。或者，較佳的是，引入到加熱處理裝置的氮或稀有氣體如氦、氖或氬的純度為6N(99.9999%)以上，較佳為7N(99.99999%)以上(即，雜質濃度為1ppm以下，較佳為0.1ppm以下)。
另外，有人指出：由於氧化物半導體對雜質不敏感，因此即使在膜中包含多量金屬雜質也沒有問題，而也可以
使用包含多量的鹼金屬諸如鈉等的廉價的鈉鈣玻璃(神谷、野村以及细野，“酸化物半導体物性 開発現状(Carrier Transport Properties and Electronic Structures of Amorphous Oxide Semiconductors：The present status：非晶氧化物半導體的物性及裝置開發的現狀)”，固體物理，2009年9月號，Vol.44，pp.621-633)。但是，這種指出是不適當的。鹼金屬由於不是構成氧化物半導體的元素，所以是雜質。鹼土金屬在它不是構成氧化物半導體的元素時也是雜質。尤其是，鹼金屬中的Na在與氧化物半導體層接觸的絕緣膜為氧化物時擴散到該絕緣膜中而成為Na+。另外，在氧化物半導體層中，Na將構成氧化物半導體的金屬與氧的接合斷開或擠進該接合之中。結果，例如，發生因臨界電壓向負一側漂移而導致的常導通化、遷移率的降低等電晶體特性的劣化，而且，也發生特性的不均勻。在氧化物半導體層中的氫濃度十分低時顯著地出現上述雜質所引起的電晶體的上述特性劣化及特性不均勻。因此，在氧化物半導體層中的氫濃度為1×1018atoms/cm3以下，較佳為1×1017atoms/cm3以下時，較佳為減少上述雜質的濃度。明確地說，利用二次離子質譜分析法測量的Na濃度的測定值較佳為5×1016atoms/cm3以下，更佳為1×1016atoms/cm3以下，進一步較佳為1×1015atoms/cm3以下。與此同樣，Li濃度的測定值較佳為5×1015atoms/cm3以下，更佳為1×1015atoms/cm3以下。與此同樣，K濃度的測定值較佳為5×1015atoms/cm3
以下，更佳為1×1015atoms/cm3以下。
藉由上述製程可以降低氧化物半導體層716中的氫濃度，從而實現高純度化。由此，可以實現氧化物半導體層的穩定化。另外，藉由進行玻璃轉變溫度以下的加熱處理，可以形成載子密度極少且能隙寬的氧化物半導體層。由此，可以使用大面積基板製造電晶體，而可以提高量產性。另外，藉由使用上述氫濃度被降低的被高純度化的氧化物半導體層，可以製造耐壓性高且截止電流顯著低的電晶體。只要在形成氧化物半導體層之後，就可以進行上述加熱處理。
另外，氧化物半導體層也可以為非晶，但是也可以具有結晶性。作為具有結晶性的氧化物半導體層，也較佳為使用包含具有c軸配向的結晶(C Axis Aligned Crystal：也稱為CAAC)的氧化物，因為可以獲取電晶體的可靠性得到提高的效果。
明確地說，CAAC為非單晶，並在從垂直於其ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列。並且，CAAC包括如下相：在從垂直於c軸方向的方向看時，金屬原子排列為層狀的相，或者，金屬原子和氧原子排列為層狀的相。
在CAAC中，與只有非晶的氧化物半導體中相比，金屬與氧的接合序列化。換言之，在氧化物半導體只有非晶時，各金屬原子的配位數有可能分別不同，但是在CAAC中，金屬原子的配位數大致一定。由此，微觀的氧缺陷減
少，而有減少因氫原子(包括氫離子)或鹼金屬原子的脫附而導致的電荷遷移或不穩定性的效果。
因此，藉由使用由CAAC構成的氧化物半導體膜形成電晶體，可以降低在對電晶體照射光或施加偏壓-熱壓力(BT)之後產生的電晶體的臨界電壓的變化量。由此，可以形成具有穩定的電特性的電晶體。
由CAAC構成的氧化物半導體膜也可以藉由濺射法形成。為了藉由濺射法得到CAAC，重要的是在氧化物半導體膜的沉積初期階段中形成六方晶的結晶且以該結晶為晶種使結晶生長。為此，較佳為將靶材與基板之間的距離設定為長(例如，150mm至200mm左右)，並且將加熱基板的溫度設定為100℃至500℃，更佳為設定為200℃至400℃，進一步較佳為設定為250℃至300℃。
另外，較佳的是，在利用濺射法形成由CAAC構成的氧化物半導體膜時，氛圍中的氧氣比較高。例如，當在氬和氧的混合氣體氛圍中使用濺射法時，氧氣比較佳為30%以上，更佳為40%以上。這是因為從氛圍中補充氧來促進CAAC的結晶化的緣故。
另外，較佳的是，在利用濺射法形成由CAAC構成的氧化物半導體膜時，由CAAC構成的氧化物半導體膜將形成在其上的基板被加熱到150℃以上，更佳為被加熱到170℃以上。這是因為隨著基板溫度的上升CAAC的結晶化被促進的緣故。
另外，較佳的是，在對由CAAC構成的氧化物半導體
膜進行氮氣分中或真空中的熱處理之後，在氧氣分中或在氧和其他氣體的混合氛圍中進行熱處理。這是因為如下緣故：藉由從後一者的熱處理的氛圍中供應氧，可以補償在前一者的熱處理中發生的氧缺損。
另外，由CAAC構成的氧化物半導體膜將形成在其上的膜表面(被形成面)較佳為平坦。這是因為如下緣故：因為由CAAC構成的氧化物半導體膜具有大致垂直於該被形成面的c軸，所以存在於該被形成面的凹凸會引發由CAAC構成的氧化物半導體膜中的晶界的發生。因此，較佳為在形成由CAAC構成的氧化物半導體膜之前對上述被形成面進行化學機械拋光(CMP，即Chemical Mechanical Polishing)等平坦化處理。另外，上述被形成面的平均粗糙度較佳為0.5nm以下，更佳為0.3nm以下。
接著，如圖15A所示，形成與閘極電極707接觸且與氧化物半導體層716接觸的導電膜719及與氧化物半導體層716接觸的導電膜720。導電膜719及導電膜720被用作源極電極或汲極電極。
明確地說，藉由濺射法或真空蒸鍍法覆蓋閘極電極707及絕緣膜713上地形成導電膜，然後將該導電膜加工(構圖)為所希望的形狀，來可以形成導電膜719及導電膜720。
作為成為導電膜719及導電膜720的導電膜，可以舉出選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的元素、以上述元素為成分的合金或組合上述元素而成的合金膜等。此外，
還可以採用在鋁、銅等的金屬膜的下側或上側層疊鉻、鉭、鈦、鉬、鎢等的高熔點金屬膜的結構。另外，作為鋁或銅，為了避免耐熱性或腐蝕性的問題，較佳為將鋁或銅與高熔點金屬材料組合而使用。作為高熔點金屬材料，可以使用鉬、鈦、鉻、鉭、鎢、釹、鈧、釔等。
另外，成為導電膜719及導電膜720的導電膜可以採用單層結構或兩層以上的疊層結構。例如，可以舉出：包含矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的兩層結構；以及鈦膜、層疊在該鈦膜上的鋁膜、還在其上層疊的鈦膜的三層結構等。另外，Cu-Mg-Al合金、Mo-Ti合金、Ti、Mo具有與氧化膜的高密接性。因此，藉由作為下層層疊包括Cu-Mg-Al合金、Mo-Ti合金、Ti或Mo的導電膜，作為上層層疊包括Cu的導電膜，且將該層疊的導電膜用於導電膜719及導電膜720，可以提高作為氧化膜的絕緣膜與導電膜719及導電膜720的密接性。
此外，也可以使用導電金屬氧化物形成成為導電膜719及導電膜720的導電膜。作為導電金屬氧化物，可以使用氧化銦、氧化錫、氧化鋅、氧化銦氧化錫、氧化銦氧化鋅或使上述金屬氧化物材料包含矽或氧化矽的材料。
在形成導電膜之後進行加熱處理的情況下，較佳為使導電膜具有承受該加熱處理的耐熱性。
另外，在對導電膜進行蝕刻時，以儘量不去除氧化物半導體層716的方式適當地調節各個材料及蝕刻條件。根據蝕刻條件，有時由於氧化物半導體層716的露出的部分
被部分地蝕刻，形成槽部(凹部)。
在本實施方式中，作為導電膜，使用鈦膜。因此，可以使用包含氨和過氧化氫水的溶液(過氧化氫氨水)對導電膜選擇性地進行濕蝕刻。明確地說，使用以5：2：2的體積比混合有31wt.%的過氧化氫水、28wt.%的氨水和水的水溶液。或者，也可以使用氯(Cl2)、氯化硼(BCl3)等的氣體對導電膜進行乾蝕刻。
另外，為了縮減在光刻製程中使用的光掩模數及製程數，還可以使用藉由多色調掩模形成的抗蝕劑掩模進行蝕刻製程，該多色調掩模是使透過光具有多種強度的掩模。由於使用多色調掩模形成的抗蝕劑掩模成為具有多種厚度的形狀，且藉由進行蝕刻可以進一步改變其形狀，因此可以將使用多色調掩模形成的抗蝕劑掩模用於加工為不同圖案的多個蝕刻製程。由此，可以使用一個多色調掩模形成至少對應於兩種以上的不同圖案的抗蝕劑掩模。因此，可以縮減曝光掩模數，還可以縮減所對應的光刻製程，從而可以簡化製程。
另外，也可以在氧化物半導體層716與用作源極電極或汲極電極的導電膜719及導電膜720之間設置用作源極區或汲極區的氧化物導電膜。作為氧化物導電膜的材料，較佳為使用以氧化鋅為成分的材料，且較佳為使用不含有氧化銦的材料。作為這種氧化物導電膜，可以使用氧化鋅、氧化鋅鋁、氧氮化鋅鋁、氧化鋅鎵等。
例如，在形成氧化物導電膜時，也可以一同進行用來
形成氧化物導電膜的構圖和用來形成導電膜719及導電膜720的構圖。
藉由設置用作源極區及汲極區的氧化物導電膜，可以降低氧化物半導體層716與導電膜719及導電膜720之間的電阻，所以可以實現電晶體的高速工作。另外，藉由設置用作源極區及汲極區的氧化物導電膜，可以提高電晶體的耐壓。
接著，也可以進行使用N2O、N2或Ar等的氣體的電漿處理。藉由該電漿處理去除附著到露出的氧化物半導體層表面的水等。另外，也可以使用氧和氬的混合氣體進行電漿處理。
另外，在進行電漿處理之後，如圖15B所示，以覆蓋導電膜719、導電膜720以及氧化物半導體層716的方式形成閘極絕緣膜721。並且，在閘極絕緣膜721上，在與氧化物半導體層716重疊的位置形成閘極電極722，而在與導電膜719重疊的位置形成導電膜723。
閘極絕緣膜721可以使用與閘極絕緣膜703相同的材料、相同的疊層結構形成。並且，閘極絕緣膜721較佳為儘量不包含水分、氫等的雜質，並可以為單層的絕緣膜或多個絕緣膜的疊層。當在閘極絕緣膜721中包含氫時，該氫侵入到氧化物半導體層716，或氫抽出氧化物半導體層716中的氧，而使氧化物半導體層716低電阻化(n型化)，因此有可能形成寄生通道。因此，為了使閘極絕緣膜721儘量不含有氫，當形成膜時不使用氫是重要的。上述
閘極絕緣膜721較佳為使用阻擋性高的材料。例如，作為阻擋性高的絕緣膜，可以使用氮化矽膜、氮氧化矽膜、氮化鋁膜或氮氧化鋁膜等。當使用多個層疊的絕緣膜時，將氮的含有比率低的氧化矽膜、氧氮化矽膜等的絕緣膜形成在與上述阻擋性高的絕緣膜相比接近於氧化物半導體層716的一側。然後，以在其間夾著氮含有比率低的絕緣膜且與導電膜719、導電膜720以及氧化物半導體層716重疊的方式形成阻擋性高的絕緣膜。藉由使用阻擋性高的絕緣膜，可以防止水分或氫等雜質侵入到氧化物半導體層716內、閘極絕緣膜721內或者氧化物半導體層716與其他絕緣膜的介面及其近旁。另外，藉由以與氧化物半導體層716接觸的方式形成氮比率低的氧化矽膜、氧氮化矽膜等的絕緣膜，可以防止使用阻擋性高的材料的絕緣膜直接接觸於氧化物半導體層716。
在本實施方式中，形成如下閘極絕緣膜721，該閘極絕緣膜721在藉由濺射法形成的厚度為200nm的氧化矽膜上層疊有藉由濺射法形成的厚度為100nm的氮化矽膜。將進行成膜時的基板溫度設定為室溫以上300℃以下即可，在本實施方式中採用100℃。
另外，也可以在形成閘極絕緣膜721之後進行加熱處理。該加熱處理在氮、超乾燥空氣或稀有氣體(氬、氦等)的氛圍下較佳為以200℃以上400℃以下，例如250℃以上350℃以下的溫度進行。上述氣體的含水量為20ppm以下，較佳為1ppm以下，更佳為10ppb以下。在本實施方
式中，例如在氮氛圍下以250℃進行1小時的加熱處理。或者，與在形成導電膜719及導電膜720之前為了減少水分或氫對氧化物半導體層進行的上述加熱處理同樣，也可以在短時間進行高溫的RTA處理。藉由在設置包含氧的閘極絕緣膜721之後進行加熱處理，即使因對氧化物半導體層716進行的上述加熱處理而在氧化物半導體層716中產生氧缺陷，氧也從閘極絕緣膜721供應到氧化物半導體層716。並且，藉由將氧供應到氧化物半導體層716，可以在氧化物半導體層716中降低成為施體的氧缺陷，並滿足化學計量組成比。結果，可以使氧化物半導體層716趨近於i型，降低因氧缺陷而導致的電晶體的電特性的偏差，從而實現電特性的提高。進行該加熱處理的時序只要是形成閘極絕緣膜721之後就沒有特別的限制，並且藉由將該加熱處理兼作其他製程例如形成樹脂膜時的加熱處理、用來使透明導電膜低電阻化的加熱處理，可以在不增加製程數的條件下使氧化物半導體層716趨近於i型。
另外，也可以藉由在氧氛圍下對氧化物半導體層716進行加熱處理，對氧化物半導體添加氧，而減少在氧化物半導體層716中成為施體的氧缺陷。加熱處理的溫度例如是100℃以上且低於350℃，較佳是150℃以上且低於250℃。上述用於氧氛圍下的加熱處理的氧氣體較佳為不包含水、氫等。或者，較佳為將引入到加熱處理裝置中的氧氣體的純度設定為6N(99.9999%)以上，更佳為設定為7N(99.99999%)以上(也就是說，氧中的雜質濃度為1ppm
以下，較佳為0.1ppm以下)。
或者，也可以藉由採用離子植入法或離子摻雜法等對氧化物半導體層716添加氧，來減少成為施體的氧缺陷。例如，將以2.45GHz的微波電漿化了的氧添加到氧化物半導體層716中，即可。
另外，藉由在閘極絕緣膜721上形成導電膜之後，對該導電膜進行構圖，來可以形成閘極電極722及導電膜723。閘極電極722及導電膜723可以使用與閘極電極707或導電膜719及導電膜720相同的材料來形成。
閘極電極722及導電膜723的厚度為10nm至400nm，較佳為100nm至200nm。在本實施方式中，在藉由使用鎢靶材的濺射法形成150nm的用於閘極電極的導電膜之後，藉由蝕刻將該導電膜加工(構圖)為所希望的形狀，來形成閘極電極722及導電膜723。另外，也可以使用噴墨法形成抗蝕劑掩模。當藉由噴墨法形成抗蝕劑掩模時不使用光掩模，因此可以縮減製造成本。
藉由上述製程，形成第一電晶體121。
另外，導電膜719與導電膜723隔著閘極絕緣膜721重疊的部分相當於電容元件123。
另外，雖然使用單閘結構的電晶體說明第一電晶體121，但是也可以根據需要形成藉由具有電連接的多個閘極電極來具有多個通道形成區的雙閘結構或多閘結構的電晶體。
接觸於氧化物半導體層716的絕緣膜(在本實施方式
中，相當於閘極絕緣膜721)也可以使用包含第13族元素及氧的絕緣材料。較多氧化物半導體材料包含第13族元素，包含第13族元素的絕緣材料與氧化物半導體的搭配良好，因此藉由將包含第13族元素的絕緣材料用於與氧化物半導體層接觸的絕緣膜，可以保持與氧化物半導體層的良好的介面狀態。
包含第13族元素的絕緣材料是指包含一種或多種第13族元素的絕緣材料。作為包含第13族元素的絕緣材料，例如有氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁等。在此，氧化鋁鎵是指含鋁量(at.%)多於含鎵量(at.%)的物質，並且氧化鎵鋁是指含鎵量(at.%)等於或多於含鋁量(at.%)的物質。
例如，當以接觸於包含鎵的氧化物半導體層的方式形成絕緣膜時，藉由將包含氧化鎵的材料用於絕緣膜，可以保持氧化物半導體層和絕緣膜之間的良好的介面特性。例如，藉由以彼此接觸的方式設置氧化物半導體層和包含氧化鎵的絕緣膜，可以減少產生在氧化物半導體層和絕緣膜之間的氫的沉積(pileup)。另外，在作為絕緣膜使用屬於與氧化物半導體的成分元素相同的族的元素時，可以獲得同樣的效果。例如，使用包含氧化鋁的材料形成絕緣膜也是有效的。另外，由於氧化鋁具有不容易透過水的特性，因此從防止水侵入到氧化物半導體層中的角度來看，使用該材料是較佳的。
此外，作為與氧化物半導體層716接觸的絕緣膜，較
佳為採用藉由進行氧氛圍下的熱處理或氧摻雜等包含多於化學計量組成比的氧的絕緣材料。氧摻雜是指對塊體(bulk)添加氧的處理。為了明確表示不僅對薄膜表面添加氧，而且對薄膜內部添加氧，使用該術語“塊體”。此外，氧摻雜包括將電漿化了的氧添加到塊體中的氧電漿摻雜。另外，也可以使用離子植入法或離子摻雜法進行氧摻雜。
例如，當作為與氧化物半導體層716接觸的絕緣膜使用氧化鎵時，藉由進行氧氛圍下的熱處理或氧摻雜，可以將氧化鎵的組成設定為Ga2Ox(X=3+α，0<α<1)。
此外，作為與氧化物半導體層716接觸的絕緣膜使用氧化鋁時，藉由進行氧氛圍下的熱處理或氧摻雜，可以將氧化鋁的組成設定為Al2Ox(X=3+α，0<α<1)。
此外，作為與氧化物半導體層716接觸的絕緣膜使用氧化鎵鋁(氧化鋁鎵)時，藉由進行氧氛圍下的熱處理或氧摻雜，可以將氧化鎵鋁(氧化鋁鎵)的組成設定為GaxAl2-xO3+α(0<X<2，0<α<1)。
藉由進行氧摻雜處理，可以形成具有包含多於化學計量組成比的氧的區域的絕緣膜。藉由使具備這種區域的絕緣膜與氧化物半導體層接觸，絕緣膜中的過剩的氧被供應到氧化物半導體層中，可以減少氧化物半導體層中或氧化物半導體層與絕緣膜的介面中的氧缺陷，來可以使氧化物半導體層成為i型化或無限趨近於i型。
藉由供應絕緣膜中的過剩的氧而使其氧缺陷減少的氧
化物半導體層可以為氫濃度被充分降低而被高純度化，並藉由被供應充分的氧來降低起因於氧缺損的能隙中的缺陷能階的氧化物半導體層。因此，可以得到載子濃度極小的氧化物半導體層，而可以得到截止電流顯著低的電晶體。藉由將該截止電流顯著低的電晶體應用於上述實施方式的第一電晶體，在使第一電晶體成為非導通狀態時可以將該電晶體幾乎看作絕緣體。因此，藉由將該電晶體用作第一電晶體121及第二電晶體111_2，可以將保持在第一資料保持部D_HOLD1中的電位的降低抑制為極小的水準。結果，即使在電源的供應停止時，也可以減小第一資料保持部D_HOLD1的電位的變動，而可以防止所儲存的資料的消失。
也可以將具有包含多於化學計量組成比的氧的區域的絕緣膜僅用於與氧化物半導體層716接觸的絕緣膜中的位於上層的絕緣膜或位於下層的絕緣膜中的一方，但是較佳為用於兩者的絕緣膜。藉由將具有包含多於化學計量組成比的氧的區域的絕緣膜用於與氧化物半導體層716接觸的絕緣膜中的位於上層及下層的絕緣膜，而實現夾著氧化物半導體層716的結構，來可以進一步提高上述效果。
此外，用於氧化物半導體層716的上層或下層的絕緣膜既可以是使用具有相同的構成元素的絕緣膜，又可以是使用具有不同的構成元素的絕緣膜。例如，既可以採用上層和下層都是其組成為Ga2Ox(X=3+α，0<α<1)的氧化鎵的結構，又可以採用上方和下方中的一方是其組成為
Ga2Ox(X=3+α，0<α<1)的氧化鎵，另一方是其組成為Al2Ox(X=3+α，0<α<1)的氧化鋁的結構。
另外，與氧化物半導體層716接觸的絕緣膜也可以是具有包含多於化學計量組成比的氧的區域的絕緣膜的疊層。例如，也可以作為氧化物半導體層716的上層形成組成為Ga2Ox(X=3+α，0<α<1)的氧化鎵，且在其上形成組成為GaxAl2-xO3+α(0<X<2，0<α<1)的氧化鎵鋁(氧化鋁鎵)。此外，既可以採用作為氧化物半導體層716的下層形成具有包含多於化學計量組成比的氧的區域的絕緣膜的疊層的結構，又可以採用作為氧化物半導體層716的上層及下層形成具有包含多於化學計量組成比的氧的區域的絕緣膜的疊層。
接著，如圖15C所示，以覆蓋閘極絕緣膜721和閘極電極722的方式形成絕緣膜724。絕緣膜724可以利用PVD法或CVD法等形成。另外，還可以使用含有如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、氧化鋁等的無機絕緣材料的材料形成。另外，作為絕緣膜724較佳為使用介電常數低的材料或介電常數低的結構(多孔結構等)。這是因為藉由使絕緣膜724的介電常數降低，可以降低產生在佈線、電極等之間的寄生電容，從而實現工作的高速化的緣故。另外，在本實施方式中，採用單層結構的絕緣膜724，但是，本發明的一個方式不侷限於此，也可以採用兩層以上的疊層結構。
接著，在閘極絕緣膜721和絕緣膜724中形成開口部
725，使導電膜720的一部分露出。然後，在絕緣膜724上形成在上述開口部725中與導電膜720接觸的佈線726。
在使用PVD法或CVD法形成導電膜之後，對該導電膜進行構圖來形成佈線726。另外，作為導電膜的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。也可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
更明確地說，例如，可以使用如下方法：在包括絕緣膜724的開口的區域中，在藉由PVD法形成薄(5nm左右)的鈦膜之後埋入開口部725形成鋁膜。這裏，藉由PVD法形成的鈦膜具有還原被形成面的氧化膜(自然氧化膜等)並降低與下部電極等(在此，導電膜720)的接觸電阻的功能。另外，可以防止在鋁膜上產生小丘。另外，也可以在使用鈦或氮化鈦等形成障壁膜之後藉由鍍敷法形成銅膜。
這裏，說明使導電膜720與佈線726接觸的情況。在此情況下，在形成導電膜720之後，在閘極絕緣膜721及絕緣膜724中形成開口部，來形成佈線726。
接著，覆蓋佈線726形成絕緣膜727。藉由上述一系列的製程可以製造半導體儲存電路。
另外，在上述製造方法中，在形成氧化物半導體層716之後形成用作源極電極及汲極電極的導電膜719及導電膜720。因此，如圖15B所示，在藉由上述製造方法得
到的第一電晶體121中，導電膜719及導電膜720形成在氧化物半導體層716上。但是，在第一電晶體121中，用作源極電極及汲極電極的導電膜也可以設置在氧化物半導體層716的下面，即氧化物半導體層716和絕緣膜712及絕緣膜713之間。
圖16是示出第一電晶體121的剖面圖，其中用作源極電極及汲極電極的導電膜719及導電膜720設置在氧化物半導體層716與絕緣膜712及絕緣膜713之間。在形成絕緣膜713之後形成導電膜719及導電膜720，然後形成氧化物半導體層716，來可以得到圖16所示的第一電晶體121。
本實施方式可以與上述實施方式適當地組合而實施。
在本實施方式中，說明應用於實施方式5中的氧化物半導體層的包含一種結晶(也稱為CAAC：C Axis Aligned Crystal)的氧化物，該結晶進行c軸配向，並且在從ab面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列，在c軸上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，而在ab面上a軸或b軸的方向不同(即，以c軸為中心回轉)。
從廣義來理解，包含CAAC的氧化物是指非單晶並包括如下相的氧化物，在該相中在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的
原子排列，並且從垂直於c軸方向的方向看時金屬原子排列為層狀或者金屬原子及氧原子排列為層狀。
雖然CAAC不是單晶，但是也不只由非晶形成。此外，雖然CAAC包括晶化部分(結晶部分)，但是有時不能明確辨別一個結晶部分與其他結晶部分的邊界。
在CAAC包含氧時，也可以用氮取代構成CAAC的氧的一部分。此外，構成CAAC的各結晶部分的c軸也可以在一定方向(例如，垂直於形成CAAC的基板面或CAAC的表面等的方向)上一致。或者，構成CAAC的各結晶部分的ab面的法線也可以朝向一定方向(例如，垂直於形成CAAC的基板面或CAAC的表面等的方向)。
CAAC根據其組成等而成為導體、半導體或絕緣體。此外，CAAC根據其組成等而對可見光呈現透明性或不透明性。
作為上述CAAC的例子，也可以舉出一種結晶，該結晶被形成為膜狀，在從垂直於膜表面或所支撐的基板面的方向觀察時確認到三角形或六角形的原子排列，並且在觀察其膜剖面時確認到金屬原子或金屬原子及氧原子(或氮原子)的層狀排列。
以下，參照圖17A至圖19C詳細說明含在CAAC中的結晶結構的一個例子。另外，在沒有特別的說明時，在圖17A至圖19C中，以上方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。
圖17A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖17A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖17A的上一半及下一半中分別具有三個四配位O。圖17A所示的小組的電荷為0。
圖17B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖17B的上一半及下一半分別具有一個四配位O。另外，因為In也會呈現五配位，所以可以採用圖17B所示的結構。圖17B所示的小組的電荷為0。
圖17C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖17C的上一半具有一個四配位O，並且在下一半具有三個四配位O。圖17C所示的小組的電荷為0。
圖17D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖17D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖17D所示的小組的電荷為+1。
圖17E示出包含兩個Zn的小組。在圖17E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖17E所示的小組的電荷為-1。
在此，將多個小組的集合體稱為中組，而將多個中組
的集合體稱為大組(也稱為單元元件)。
這裏，說明這些小組彼此接合的規則。In的上一半的三個O在下方向上具有三個靠近的In，而In的下一半的三個O在上方向上具有三個靠近的In。Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。Zn的上一半的一個O在下方向上具有一個靠近的Zn，而下一半的三個O在上方向上具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。其理由如下：例如，在六配位金屬原子(In或Sn)藉由上一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)的上一半的四配位O、五配位金屬原子(Ga或In)的下一半的四配位O以及四配位金屬原子(Zn)的上一半的四配位O中的任何一個接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。除此以外，還以使層結構的總和電荷成為0的方
式使多個小組接合而構成中組。
圖18A示出構成In-Sn-Zn-O類層結構的中組的模型圖。圖18B示出由三個中組構成的大組。另外，圖18C示出從c軸方向上觀察圖18B的層結構時的原子排列。
在圖18A中，為了容易理解，省略三配位O，只示出四配位O的個數，例如，以③表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖18A中，以①表示In的上一半及下一半分別具有一個四配位O。此外，與此同樣，在圖18A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖18A中，構成In-Sn-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分
別為+3、+2以及+4。因此，包含Sn的小組的電荷為+1。因此，為了形成包含Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖17E所示的包含兩個Zn的小組。例如，因為如果對於一個包含Sn的小組有包含兩個Zn的一個小組則電荷被消除，而可以使層結構的總電荷成為0。
明確而言，藉由反復圖18B所示的大組來可以得到In-Sn-Zn-O類結晶(In2SnZn3O8)。注意，可以得到的In-Sn-Zn-O類的層結構可以由組成式In2SnZn2O7(ZnO)m(m是0或自然數)表示。另外，In-Sn-Zn-O類結晶因在m的數目大時結晶性得到提高而是較佳的。
此外，除此之外，當採用四元金屬氧化物的In-Sn-Ga-Zn類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Pm-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；單元金屬氧化物的In類氧化物、Sn類氧化物
、Zn類氧化物等時也同樣。
例如，圖19A示出構成In-Ga-Zn-O類的層結構的中組的模型圖。
在圖19A中，構成In-Ga-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別有三個四配位O的In與上一半具有一個四配位O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
圖19B示出由三個中組構成的大組。另外，圖19C示出從c軸方向觀察到圖19B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷總是0。
此外，構成In-Ga-Zn-O類層結構的中組不侷限於圖19A所示的中組，還可以採用組合In、Ga、Zn的排列不同的中組而成的大組。
在本實施方式中，說明電晶體的特性。
實際測量的絕緣閘極型電晶體的電場效應遷移率因各種原因而比本來的遷移率低，這種情況不侷限於氧化物半
導體。作為使遷移率降低的原因，有半導體內部的缺陷或半導體與絕緣膜之間的介面的缺陷，但是當使用Levinson模型時，可以理論性地導出假定在半導體內部沒有缺陷時的電場效應遷移率。
當以半導體本來的遷移率為μ0，以所測量的電場效應遷移率為μ，且假定在半導體中存在某種位能障壁(晶界等)時，可以由下述公式2表示其關係。
在此，E是位能障壁的高度，k是玻爾茲曼常數，T是絕對溫度。此外，當假定位能障壁由於缺陷而發生時，在Levinson模型中可以由下述公式3表示其關係。
在此，e是基本電荷，N是通道內的每單位面積的平均缺陷密度，ε是半導體的介電常數，n是包括在每單位面積的通道中的載子數，Cox是每單位面積的電容，Vg是閘極電壓，t是通道的厚度。注意，在採用厚度為30nm以下的半導體層的情況下，通道的厚度可以與半導體層的厚度相同。線性區中的汲極電流Id可以由下述公式4表示。
在此，L是通道長度，W是通道寬度，並且L=W=10μm。此外，Vd是汲極電壓。當將上述公式的雙邊用Vg除
，且對雙邊取對數時，成為下述公式5。
公式5的右邊是Vg的函數。由上述公式可知，根據以縱軸為1n(Id/Vg)並以橫軸為1/Vg的直線的傾斜度可以求得缺陷密度N。也就是說，根據電晶體的Id-Vg特性可以對缺陷密度進行評價。在銦(In)、錫(Sn)、鋅(Zn)的比率為In：Sn：Zn=1：1：1的氧化物半導體中，缺陷密度N是1×1012/cm2左右。
基於如上所述那樣求得的缺陷密度等且根據公式2及公式3可以導出μ0=120cm2/Vs。在有缺陷的In-Sn-Zn氧化物中測量出來的遷移率為35cm2/Vs左右。但是，可以估計在半導體內部及半導體與絕緣膜之間的介面沒有缺陷的氧化物半導體的遷移率μ0成為120cm2/Vs。
然而，即使在半導體內部沒有缺陷，電晶體的傳輸特性也受通道與閘極絕緣膜之間的介面中的散射的影響。換言之，離閘極絕緣膜介面有x的距離的位置上的遷移率μ1可以由下述公式6表示。
在此，D是閘極方向上的電場，且B、G是常數。B及G可以根據實際的測量結果求得。根據上述測量結果，B=4.75×107cm/s，G=10nm(介面散射到達的深度)。可知當D增加(即，閘極電壓得到提高)時，公式6的第二項
也增加，所以遷移率μ1降低。
圖20示出對一種電晶體的遷移率μ2進行計算而得到的結果，在該電晶體中將沒有半導體內部的缺陷的理想的氧化物半導體用於通道。另外，在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device，並且將氧化物半導體的能隙、電子親和力、相對介電常數以及厚度分別設定為2.8電子伏特、4.7電子伏特、15以及15nm。上述值藉由測量利用濺射法形成的薄膜而得到。
再者，將閘極的功函數、源極的功函數以及汲極的功函數分別設定為5.5電子伏特、4.6電子伏特以及4.6電子伏特。此外，將閘極絕緣膜的厚度及相對介電常數分別設定為100nm及4.1。通道長度和通道寬度都為10μm，而汲極電壓Vd為0.1V。
如圖20所示，當閘極電壓為1V多時遷移率示出100cm2/Vs以上的峰值，但是當閘極電壓更高時，介面散射變大，所以遷移率下降。另外，為了降低介面散射，較佳為使半導體層的表面在原子級上具有平坦性(Atomic Layer Flatness)。
圖21A至圖23C示出對使用具有上述遷移率的氧化物半導體形成微型電晶體時的特性進行計算而得到的結果。另外，圖24A及24B示出用於計算的電晶體的剖面結構。圖24A及24B所示的電晶體在氧化物半導體層中具有呈現n+導電型的半導體區1103a及半導體區1103c。半導體區1103a及半導體區1103c的電阻率為2×10-3Ωcm。
圖24A所示的電晶體形成在基底絕緣層1101及以埋入在基底絕緣層1101中的方式形成的由氧化鋁形成的埋入絕緣物1102上。電晶體包括半導體區1103a、半導體區1103c、夾在它們之間且成為通道形成區的本質半導體區1103b以及閘極1105。閘極1105的寬度為33nm。
電晶體在閘極1105和半導體區1103b之間具有閘極絕緣膜1104，在閘極1105的雙側面具有側壁絕緣物1106a及側壁絕緣物1106b，並且在閘極1105的上部具有用來防止閘極1105與其他佈線的短路的絕緣物1107。側壁絕緣物的寬度為5nm。此外，以接觸於半導體區1103a及半導體區1103c的方式具有源極1108a及汲極1108b。另外，該電晶體的通道寬度為40nm。
圖24B所示的電晶體與圖24A所示的電晶體的相同之處為：形成在基底絕緣層1101及由氧化鋁形成的埋入絕緣物1102上；包括半導體區1103a、半導體區1103c、夾在它們之間的本質半導體區1103b、寬度為33nm的閘極1105、閘極絕緣膜1104、側壁絕緣物1106a及側壁絕緣物1106b、絕緣物1107以及源極1108a及汲極1108b。
圖24A所示的電晶體與圖24B所示的電晶體的不同之處為側壁絕緣物1106a及側壁絕緣物1106b下的半導體區的導電型。雖然在圖24A所示的電晶體中側壁絕緣物1106a及側壁絕緣物1106b下的半導體區為呈現n+導電型的半導體區1103a及半導體區1103c，但是在圖24B所示的電晶體中側壁絕緣物1106a及側壁絕緣物1106b下的半
導體區為本質半導體區1103b。換言之，設置有既不與半導體區1103a(半導體區1103c)也不與閘極1105重疊的具有Loff的寬度的區域。將該區域稱為偏置(offset)區，並且將其寬度Loff稱為偏置長度。如圖式所示，偏置長度與側壁絕緣物1106a(側壁絕緣物1106b)的寬度相同。
用於計算的其他參數為上述參數。在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device。圖21A至21C示出圖24A所示的結構的電晶體的汲極電流(Id，實線)及遷移率(μ，虛線)的閘極電壓(Vg，閘極與源極的電位差)依賴性。將汲極電壓(汲極與源極的電位差)設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算遷移率μ。
圖21A為閘極絕緣膜的厚度為15nm時的圖，圖21B為閘極絕緣膜的厚度為10nm時的圖，並且圖21C為閘極絕緣膜的厚度為5nm時的圖。閘極絕緣膜越薄，尤其是截止狀態下的汲極電流Id(截止電流)越顯著降低。另一方面，遷移率μ的峰值或導通狀態下的汲極電流Id(導通電流)沒有顯著的變化。可知當閘極電壓為1V左右時汲極電流超過儲存元件等所需要的10μA。
圖22A至22C示出在圖24B所示的結構的電晶體中當偏置長度Loff為5nm時的汲極電流Id(實線)及遷移率μ(虛線)的閘極電壓Vg依賴性。將汲極電壓設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來
計算遷移率μ。圖22A為閘極絕緣膜的厚度為15nm時的圖，圖22B為閘極絕緣膜的厚度為10nm時的圖，並且圖22C為閘極絕緣膜的厚度為5nm時的圖。
另外，圖23A至23C示出在圖24B所示的結構的電晶體中當偏置長度Loff為15nm時的汲極電流Id(實線)及遷移率μ(虛線)的閘極電壓依賴性。將汲極電壓設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算遷移率μ。圖23A為閘極絕緣膜的厚度為15nm時的圖，圖23B為閘極絕緣膜的厚度為10nm時的圖，並且圖23C為閘極絕緣膜的厚度為5nm時的圖。
無論是哪一種結構，閘極絕緣膜越薄，截止電流越顯著降低，但是遷移率μ的峰值以及截止電流沒有顯著的變化。
另外，偏置長度Loff越增加，遷移率μ的峰值越降低，即在圖21A至21C中遷移率μ的峰值為80cm2/Vs左右，在圖22A至22C中遷移率μ的峰值為60cm2/Vs左右，並且在圖23A至23C中遷移率μ的峰值為40cm2/Vs左右。此外，截止電流也有同樣的趨勢。另一方面，雖然導通電流也隨著偏置長度Loff的增加而降低，但是其降低比截止電流的降低平緩得多。此外，可知當閘極電壓為1V左右時汲極電流超過儲存元件等所需要的10μA。
在本實施方式中，說明將以In、Sn、Zn為主要成分
的氧化物半導體用於通道形成區的電晶體。
將以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體藉由當形成該氧化物半導體時加熱基板進行成膜或在形成氧化物半導體膜之後進行熱處理來可以得到良好的特性。另外，主要成分是指在組成比上有5atomic%以上的元素。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導體膜之後意圖性地加熱基板，可以提高電晶體的電場效應遷移率。此外，藉由使電晶體的臨界電壓向正方向漂移來可以實現常關閉化。
例如，圖25A至25C示出使用以In、Sn、Zn為主要成分的通道長度L為3μm且通道寬度W為10μm的氧化物半導體膜及厚度為100nm的閘極絕緣膜的電晶體的特性。另外，Vd為10V。
圖25A示出不意圖性地加熱基板藉由濺射法形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性。此時電場效應遷移率為18.8cm2/Vsec。另一方面，當藉由意圖性地加熱基板形成以In、Sn、Zn為主要成分的氧化物半導體膜時，可以提高電場效應遷移率。圖25B示出將基板加熱到200℃來形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性。此時的電場效應遷移率為32.2cm2/Vsec。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行熱處理，可以進一步提高電場效應遷移率。
圖25C示出在200℃下藉由濺射形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行650℃的熱處理時的電晶體特性。此時的電場效應遷移率為34.5cm2/Vsec。
藉由意圖性地加熱基板，可以期待減少在進行濺射成膜時引入到氧化物半導體膜中的水分的效果。此外，藉由在成膜後進行熱處理，還可以從氧化物半導體膜中釋放氫、羥基或水分而去除它們，由此，可以如上述那樣提高電場效應遷移率。上述電場效應遷移率的提高可以估計不僅是因為藉由脫水化或脫氫化去除雜質，而且是因為藉由高密度化使原子間距離變短的緣故。此外，藉由從氧化物半導體去除雜質而使其高純度化，可以實現結晶化。像這樣被高純度化的非單晶氧化物半導體可以估計實現理想的超過100cm2/Vsec的電場效應遷移率。
也可以對以In、Sn、Zn為主要成分的氧化物半導體注入氧離子，藉由熱處理釋放該氧化物半導體所含有的氫、羥基或水分，藉由在該熱處理的同時或在該熱處理之後的熱處理使氧化物半導體晶化。藉由上述晶化或再晶化的處理可以得到結晶性良好的非單晶氧化物半導體。
藉由意圖性地加熱基板進行成膜及/或在成膜後進行熱處理，不僅可以提高電場效應遷移率，而且還可以有助於實現電晶體的常關閉化。將不意圖性地加熱基板來形成的以In、Sn、Zn為主要成分的氧化物半導體膜用作通道形成區的電晶體有臨界電壓漂移到負一側的傾向。然而，在採用意圖性地加熱基板來形成的氧化物半導體膜時，可
以解決該臨界電壓的負漂移化的問題。換言之，臨界電壓向電晶體成為常關閉的方向漂移，並且從圖25A和圖25B的對比也可以確認到該傾向。
另外，也可以藉由改變In、Sn及Zn的比率來控制臨界電壓，作為組成比採用In：Sn：Zn=2：1：3來可以實現電晶體的常關閉化。此外，藉由作為靶材的組成比採用In：Sn：Zn=2：1：3，可以獲得結晶性高的氧化物半導體膜。
將意圖性的基板加熱溫度或熱處理溫度設定為150℃以上，較佳為設定為200℃以上，更佳為設定為400℃以上。藉由在更高的溫度下進行成膜或進行熱處理，可以實現電晶體的常關閉化。
此外，藉由意圖性地加熱基板來形成膜及/或在成膜後進行熱處理，可以提高穩定性，而不受閘極偏壓-應力的影響。例如，在2MV/cm，150℃且一小時施加的條件下，可以使漂移分別為小於±1.5V，較佳為小於1.0V。
實際上，對在形成氧化物半導體膜後不進行加熱處理的樣品1和進行了650℃的加熱處理的樣品2的電晶體進行BT測試。
首先，將基板溫度設定為25℃，將Vds設定為10V，而對電晶體的Vgs-Id特性進行測量。接著，將基板溫度設定為150℃，將Vds設定為0.1V。然後，以使施加到閘極絕緣膜的電場強度成為2MV/cm的方式將Vgs設定為20V，並保持該狀態一個小時。接著，將Vgs設定為0V。接著，將基板溫度設定為25℃，將Vds設定為10V，對電晶體
的Vgs-Id進行測量。將該測試稱為正BT測試。
與此同樣，首先將基板溫度設定為25℃，將Vds設定為10V，對電晶體的Vgs-Id特性進行測量。接著，將基板溫度設定為150℃，將Vds設定為0.1V。然後，以使施加到閘極絕緣膜的電場強度成為-2MV/cm的方式將Vgs設定為-20V，並保持該狀態一個小時。接著，將Vgs設定為0V。接著，將基板溫度設定為25℃，將Vds設定為10V，對電晶體的Vgs-Id進行測量。將該測試稱為負BT測試。
圖26A示出樣品1的正BT測試的結果，而圖26B示出負BT測試的結果。另外，圖27A示出樣品2的正BT測試的結果，而圖27B示出負BT測試的結果。
樣品1的因正BT測試及負BT測試而發生的臨界電壓變動分別為1.80V及-0.42V。此外，樣品2的因正BT測試及負BT測試而發生的臨界電壓變動分別為0.79V及0.76V。樣品1及樣品2的BT測試前後的臨界電壓變動都小，由此可知其可靠性高。
熱處理可以在氧氛圍中進行，但是也可以首先在氮、惰性氣體或減壓下進行熱處理，然後在含氧的氛圍中進行熱處理。藉由在首先進行脫水化或脫氫化之後將氧添加到氧化物半導體，可以進一步提高熱處理的效果。此外，作為在完成脫水化或脫氫化之後添加氧的方法，也可以採用以電場加速氧離子並將其注入到氧化物半導體膜中的方法。
雖然在氧化物半導體中及該氧化物半導體與層疊的膜
的介面容易產生起因於氧缺損的缺陷，但是藉由上述熱處理使氧化物半導體中含有過剩的氧，可以利用過剩的氧補充不斷產生的氧缺損。過剩的氧是主要存在於晶格間的氧，並且藉由將該氧濃度設定為1×1016/cm3以上且2×1020/cm3以下，可以在不使結晶變歪等的狀態下使氧化物半導體中含有氧。
此外，藉由熱處理至少使氧化物半導體的一部分含有結晶，可以獲得更穩定的氧化物半導體膜。例如，在使用組成比為In：Sn：Zn=1：1：1的靶材，不意圖性地加熱基板而進行濺射成膜來形成的氧化物半導體膜中，藉由利用X線繞射(XRD：X-Ray Diffraction)觀察到光暈圖案(halo pattern)。藉由對該所形成的氧化物半導體膜進行熱處理，可以使其結晶化。雖然熱處理溫度是任意的溫度，但是例如藉由進行650℃的熱處理，可以利用X線繞射觀察到明確的繞射峰值。
實際上，進行了In-Sn-Zn-O膜的XRD分析。作為XRD分析，使用Bruker AXS公司製造的X線繞射裝置D8 ADVANCE並利用平面外(Out-of-Plane)法來進行測量。
作為進行XRD分析的樣品，準備樣品A及樣品B。以下說明樣品A及樣品B的製造方法。
在已受過脫氫化處理的石英基板上形成厚度為100nm的In-Sn-Zn-O膜。
在氧氛圍下使用濺射裝置並利用100W(DC)的功率來形成In-Sn-Zn-O膜。作為靶材使用In：Sn：Zn=1：1：1[原
子數比]的In-Sn-Zn-O靶材。另外，將成膜時的基板加熱溫度設定為200℃。藉由上述步驟製造的樣品為樣品A。
接著，對以與樣品A同樣的方法製造的樣品以650℃的溫度進行加熱處理。首先，在氮氛圍下進行一個小時的加熱處理，然後不降低溫度地在氧氛圍下繼續進行一個小時的加熱處理。藉由上述步驟製造的樣品為樣品B。
圖28示出樣品A及樣品B的XRD光譜。在樣品A中沒有觀察到起因於結晶的峰值，但是在樣品B中當2θ為35deg附近及37deg至38deg時觀察到起因於結晶的峰值。
像這樣，藉由對以In、Sn、Zn為主要成分的氧化物半導體進行成膜時的意圖性的加熱及/或成膜後的熱處理，可以提高電晶體特性。
上述基板加熱或熱處理起到不使膜含有對於氧化物半導體來說是惡性雜質的氫或羥基或者從膜中去除該雜質的作用。換言之，藉由去除在氧化物半導體中成為施體雜質的氫來可以實現高純度化，由此可以實現電晶體的常關閉化，並且藉由使氧化物半導體實現高純度化來可以使截止電流為1aA/μm以下。在此，作為上述截止電流值的單位，示出每通道寬度1μm的電流值。
圖29示出電晶體的截止電流與測量時的基板溫度(絕對溫度)的倒數的關係。在此，為了方便起見，橫軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。
明確而言，如圖29所示那樣，當基板溫度為125℃時，截止電流可以為1aA/μm(1×10-18A/μm)以下，當基板溫度為85℃時，截止電流可以為100zA/μm(1×10-19A/μm)以下，當基板溫度為室溫(27℃)時，截止電流可以為1zA/μm(1×10-21A/μm)以下。較佳的是，當基板溫度為125℃時，截止電流可以為0.1aA/μm(1×10-19A/μm)以下，當基板溫度為85℃時，截止電流可以為10zA/μm(1×10-20A/μm)以下，當基板溫度為室溫時，截止電流可以為0.1zA/μm(1×10-22A/μm)以下。上述截止電流值比使用Si作為半導體膜的電晶體顯著低。
當然，為了防止當形成氧化物半導體膜時氫或水分混入到膜中，較佳為充分抑制來自沉積室外部的洩漏或來自沉積室內壁的脫氣來實現濺射氣體的高純度化。例如，為了防止在膜中含有水分，作為濺射氣體較佳為使用其露點為-70℃以下的氣體。另外，較佳為使用靶材本身不含有氫或水分等雜質的高純度化的靶材。以In、Sn、Zn為主要成分的氧化物半導體可以藉由熱處理去除膜中的水分，但是與以In、Ga、Zn為主要成分的氧化物半導體相比水分的釋放溫度高，所以較佳為預先形成不含有水分的膜。
此外，在藉由在形成氧化物半導體膜之後進行650℃的加熱處理而得到的樣品的電晶體中，對基板溫度與電特性的關係進行評價。
用於測量的電晶體的通道長度L為3μm，通道寬度W為10μm，Lov為0μm，dW為0μm。另外，將Vds設定為
10V。另外，在基板溫度為-40℃，-25℃，25℃，75℃，125℃及150℃下進行測量。在此，在電晶體中，將閘極電極與一對電極重疊的寬度稱為Lov，並且將一對電極的從氧化物半導體膜超出的部分稱為dW。
圖30示出Id(實線)及電場效應遷移率(虛線)的Vgs依賴性。另外，圖31A示出基板溫度與臨界電壓的關係，而圖31B示出基板溫度與電場效應遷移率的關係。
根據圖31A可知基板溫度越高臨界電壓越低。另外，作為其範圍，在-40℃至150℃的基板溫度下，臨界電壓為1.09V至-0.23V。
此外，根據圖31B可知基板溫度越高電場效應遷移率越低。另外，作為其範圍，在-40℃至150℃的基板溫度下，電場效應遷移率為36cm2/Vs至32cm2/Vs。由此，可知在上述溫度範圍內電特性變動較小。
在將上述那樣的以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體中，可以在將截止電流保持為1aA/μm以下的狀態下，將電場效應遷移率設定為30cm2/Vsec以上，較佳為設定為40cm2/Vsec以上，更佳為設定為60cm2/Vsec以上，而滿足LSI所要求的導通電流值。例如，在L/W=33nm/40nm的FET中，當閘極電壓為2.7V，汲極電壓為1.0V時，可以流過12μA以上的導通電流。此外，在電晶體的工作所需要的溫度範圍內也可以確保足夠的電特性。當具有這種特性時，即使在使用Si半導體製造的積體電路中混合裝有使用氧化物半導體形成
的電晶體，也可以實現具有新的功能的積體電路而不犧牲工作速度。
在本實施例中，參照圖32A及32B對將In-Sn-Zn-O膜用作氧化物半導體膜的電晶體的一個例子進行說明。
圖32A及32B是共面型的頂閘極頂接觸結構的電晶體的俯視圖以及剖面圖。圖32A示出電晶體的俯視圖。另外，圖32B是對應於沿圖32A的鏈式線A1-A2的剖面圖。
圖32B所示的電晶體包括：基板500；設置在基板500上的基底絕緣膜502；設置在基底絕緣膜502周圍的保護絕緣膜504；設置在基底絕緣膜502及保護絕緣膜504上的具有高電阻區506a及低電阻區506b的氧化物半導體膜506；設置在氧化物半導體膜506上的閘極絕緣膜508；以隔著閘極絕緣膜508與氧化物半導體膜506重疊的方式設置的閘極電極510；以與閘極電極510的側面接觸的方式設置的側壁絕緣膜512；以至少與低電阻區506b接觸的方式設置的一對電極514；以至少覆蓋氧化物半導體膜506、閘極電極510及一對電極514的方式設置的層間絕緣膜516；以及以藉由設置在層間絕緣膜516中的開口部至少與一對電極514中的一方連接的方式設置的佈線518。
另外，雖然未圖示，但是還可以包括以覆蓋層間絕緣膜516及佈線518的方式設置的保護膜。藉由設置該保護
膜，可以降低由於層間絕緣膜516的表面傳導而產生的微小洩漏電流，而可以降低電晶體的截止電流。
在本實施例中，示出與上述不同的將In-Sn-Zn-O膜用作氧化物半導體膜的電晶體的另一個例子。
圖33A及33B是示出在本實施例中製造的電晶體的結構的俯視圖以及剖面圖。圖33A是電晶體的俯視圖。此外，圖33B是對應於沿圖33A的鏈式線B1-B2的剖面圖。
圖33B所示的電晶體包括：基板600；設置在基板600上的基底絕緣膜602；設置在基底絕緣膜602上的氧化物半導體膜606；與氧化物半導體膜606接觸的一對電極614；設置在氧化物半導體膜606及一對電極614上的閘極絕緣膜608；以隔著閘極絕緣膜608與氧化物半導體膜606重疊的方式設置的閘極電極610；以覆蓋閘極絕緣膜608及閘極電極610的方式設置的層間絕緣膜616；藉由設置在層間絕緣膜616中的開口部與一對電極614連接的佈線618；以及以覆蓋層間絕緣膜616及佈線618的方式設置的保護膜620。
作為基板600使用玻璃基板，作為基底絕緣膜602使用氧化矽膜，作為氧化物半導體膜606使用In-Sn-Zn-O膜，作為一對電極614使用鎢膜，作為閘極絕緣膜608使用氧化矽膜，作為閘極電極610使用氮化鉭膜和鎢膜的疊層結構，作為層間絕緣膜616使用氧氮化矽膜和聚醯亞胺
膜的疊層結構，作為佈線618使用按順序層疊有鈦膜、鋁膜、鈦膜的疊層結構，作為保護膜620使用聚醯亞胺膜。
另外，在具有圖33A所示的結構的電晶體中，將閘極電極610與一對電極614重疊的寬度稱為Lov。與此相同，將一對電極614從氧化物半導體膜606超出的部分稱為dW。
100‧‧‧儲存電路
101A‧‧‧第一儲存部
101B‧‧‧第二儲存部
102‧‧‧第一模擬開關
103‧‧‧第二模擬開關
104‧‧‧反相器電路
105‧‧‧揮發性儲存部
106‧‧‧非揮發性儲存部
107‧‧‧選擇器電路
111‧‧‧儲存電路
112‧‧‧反轉輸出電路
113‧‧‧重設電路
121‧‧‧第一電晶體
122‧‧‧第二電晶體
123‧‧‧電容元件
124‧‧‧第三電晶體
125‧‧‧第四電晶體
131‧‧‧第一反相器電路
132‧‧‧第二反相器電路
133‧‧‧NAND電路
134‧‧‧時脈反相器電路
141‧‧‧第一模擬開關
142‧‧‧第一反相器電路
143‧‧‧第二模擬開關
144‧‧‧第二反相器電路
145‧‧‧第三反相器電路
146‧‧‧第四反相器電路
147‧‧‧NOR電路
150‧‧‧信號處理裝置
151‧‧‧運算裝置
152‧‧‧運算裝置
153‧‧‧儲存電路
154‧‧‧儲存電路
155‧‧‧儲存電路
156‧‧‧控制裝置
157‧‧‧電源控制電路
161‧‧‧NAND電路
162‧‧‧反相器電路
163‧‧‧模擬開關
201‧‧‧轉換電路
202‧‧‧第一反相器电路
203‧‧‧NOR回路
204‧‧‧第二反相器電路
205‧‧‧模擬開關
401‧‧‧反相器電路
402‧‧‧儲存電路
403‧‧‧儲存電路群
500‧‧‧基板
502‧‧‧基底絕緣膜
504‧‧‧保護絕緣膜
506‧‧‧氧化物半導體膜
506a‧‧‧高電阻區
506b‧‧‧低電阻區
508‧‧‧閘極絕緣膜
510‧‧‧閘極電極
512‧‧‧側壁絕緣膜
514‧‧‧電極
516‧‧‧層間絕緣膜
518‧‧‧佈線
600‧‧‧基板
602‧‧‧基底絕緣膜
606‧‧‧氧化物半導體膜
608‧‧‧閘極絕緣膜
610‧‧‧閘極電極
614‧‧‧電極
616‧‧‧層間絕緣膜
618‧‧‧佈線
620‧‧‧保護膜
700‧‧‧基板
701‧‧‧絕緣膜
702‧‧‧半導體膜
703‧‧‧閘極絕緣膜
704‧‧‧半導體層
707‧‧‧閘極電極
709‧‧‧雜質區域
710‧‧‧通道形成區
712‧‧‧絕緣膜
713‧‧‧絕緣膜
716‧‧‧氧化物半導體層
719‧‧‧導電膜
720‧‧‧導電膜
721‧‧‧閘極絕緣膜
722‧‧‧閘極電極
723‧‧‧導電膜
724‧‧‧絕緣膜
725‧‧‧開口部
726‧‧‧佈線
727‧‧‧絕緣膜
1101‧‧‧基底絕緣層
1102‧‧‧埋入绝缘物
1103a‧‧‧半導體區
1103b‧‧‧半導體區
1103c‧‧‧半導體區
1104‧‧‧閘極絕緣膜
1105‧‧‧閘極
1106a‧‧‧側壁絕緣物
1106b‧‧‧側壁絕緣物
1107‧‧‧絕緣物
1108a‧‧‧源極
1108b‧‧‧汲極
9900‧‧‧基板
9901‧‧‧ALU
9902‧‧‧ALU控制器
9903‧‧‧指令解碼器
9904‧‧‧中斷控制器
9905‧‧‧時序控制器
9906‧‧‧暫存器
9907‧‧‧暫存器控制器
9908‧‧‧Bus．I/F
9909‧‧‧ROM
9920‧‧‧ROM．I/F
在附圖中：圖1A和1B是儲存電路及非揮發性儲存部的電路圖；圖2A至2C是揮發性儲存部的電路圖；圖3是非揮發性儲存部的電路圖；圖4是選擇器電路的電路圖；圖5是非揮發性儲存部的電路圖；圖6是非揮發性儲存部的電路圖；圖7是非揮發性儲存部的電路圖；圖8是儲存電路的電路圖；圖9是說明儲存電路的工作的時序圖；圖10A和10B是示出儲存電路的結構的圖；圖11是信號處理裝置的方塊圖；圖12是使用儲存電路的CPU的方塊圖；圖13A至13D是示出儲存電路的製造製程的圖；圖14A至14C是示出儲存電路的製造製程的圖；圖15A至15C是示出儲存電路的製造製程的圖；
圖16是示出儲存電路的結構的剖面圖；圖17A至17E是說明根據本發明的一個方式的氧化物材料的結構的圖；圖18A至18C是說明根據本發明的一個方式的氧化物材料的結構的圖；圖19A至19C是說明根據本發明的一個方式的氧化物材料的結構的圖；圖20是說明藉由計算獲取的遷移率的閘極電壓依賴性的圖；圖21A至21C是說明藉由計算獲取的汲極電流和遷移率的閘極電壓依賴性的圖；圖22A至22C是說明藉由計算獲取的汲極電流和遷移率的閘極電壓依賴性的圖；圖23A至23C是說明藉由計算獲取的汲極電流和遷移率的閘極電壓依賴性的圖；圖24A和24B是說明用於計算的電晶體的剖面結構的圖圖25A至25C是示出使用氧化物半導體膜的電晶體特性的圖；圖26A和26B是示出樣品1的電晶體的BT測試後的Vgs-Id特性的圖；圖27A和圖27B是示出樣品2的電晶體的BT測試後的Vgs-Id特性的圖；圖28是示出樣品A及樣品B的XRD光譜的圖；
圖29是示出電晶體的截止電流與測定時基板溫度的關係的圖；圖30是示出Id及電場效應遷移率的Vgs依賴性的圖；圖31A和31B是示出基板溫度與臨界電壓的關係及基板溫度與電場效應遷移率的關係的圖；圖32A和32B是半導體裝置的俯視圖及剖面圖；圖33A和33B是半導體裝置的俯視圖及剖面圖。
106‧‧‧非揮發性儲存部
107‧‧‧選擇器電路
111‧‧‧儲存電路
112‧‧‧反轉輸出電路
113‧‧‧重設電路
121‧‧‧第一電晶體
122‧‧‧第二電晶體
123‧‧‧電容元件
124‧‧‧第三電晶體
125‧‧‧第四電晶體
Claims (28)
- 一種半導體裝置，包括：揮發性儲存部；以及非揮發性儲存部，包括：第一電晶體；第二電晶體；以及重設電路，其中，該第二電晶體的閘極與該第一電晶體的源極和汲極中的一方電連接，且其中，該重設電路將使該第二電晶體截止的電位輸入到該第二電晶體的該閘極。
- 根據申請專利範圍第1項之半導體裝置，其中該揮發性儲存部保持資料信號，且其中在停止對該半導體裝置進行電源的供應的期間中，該非揮發性儲存部保持該資料信號。
- 根據申請專利範圍第1項之半導體裝置，還包括選擇器電路，其中該揮發性儲存部的資料輸入端子與該非揮發性儲存部的資料輸入端子電連接，其中該揮發性儲存部的資料輸出端子及該非揮發性儲存部的資料輸出端子與該選擇器電路電連接，且其中該非揮發性儲存部的該資料輸入端子與該第一電晶體的該源極和該汲極中的另一方電連接。
- 根據申請專利範圍第3項之半導體裝置，還包括第 三電晶體和第四電晶體，其中該第三電晶體的閘極與該第四電晶體的閘極電連接，其中該第三電晶體的源極和汲極中的一方與該第二電晶體的源極和汲極中的一方電連接，其中該第三電晶體的該源極和該汲極中的另一方與該第四電晶體的源極和汲極中的一方電連接，其中該第三電晶體的該源極和該汲極中的另一方與該非揮發性儲存部的該資料輸出端子電連接，其中第一控制信號輸入到該第三電晶體的該閘極及該第四電晶體的該閘極，且其中第二控制信號輸入到該第一電晶體的該閘極。
- 根據申請專利範圍第1項之半導體裝置，還包括電容元件，其中該電容元件與該第二電晶體的該閘極電連接。
- 根據申請專利範圍第1項之半導體裝置，其中在停止對該半導體裝置進行電源的供應的期間中，該非揮發性儲存部在該第一電晶體的該源極和該汲極中的一方與該第二電晶體的該閘極之間保持資料信號。
- 根據申請專利範圍第4項之半導體裝置，還包括轉換電路，其中該轉換電路使該非揮發性儲存部的資料輸入端子與該第一電晶體的該源極和該汲極中的另一方成為非導通狀態。
- 根據申請專利範圍第7項之半導體裝置，其中該轉換電路包括被供應該第一控制信號和該第二控制信號的邏輯電路以及其導通或截止被該邏輯電路控制的模擬開關。
- 根據申請專利範圍第4項之半導體裝置，其中該重設電路包括被供應該第一控制信號和該第二控制信號的邏輯電路以及其導通或截止被該邏輯電路控制的模擬開關。
- 根據申請專利範圍第4項之半導體裝置，其中該選擇器電路包括被供應該第一控制信號和該第二控制信號的邏輯電路、第一模擬開關以及第二模擬開關。
- 一種半導體裝置，包括：正反器電路；選擇器電路；第一電晶體；第二電晶體；第三電晶體；第四電晶體；第一開關；以及第二開關，其中，該正反器電路的輸入端子藉由該第一開關與該第一電晶體的源極和汲極中的一方電連接，該正反器電路的輸出端子與該選擇器電路電連接，該第一電晶體的該源極和該汲極中的另一方與該第二電晶體的閘極電連接，該第三電晶體的閘極與該第四電晶體的閘極電連接， 該第三電晶體的源極和汲極中的一方與該第二電晶體的源極和汲極中的一方電連接，該第三電晶體的該源極和該汲極中的另一方與該第四電晶體的源極和汲極中的一方電連接，該第三電晶體的該源極和該汲極中的另一方與該選擇器電路電連接，並且，該第一電晶體的該源極和該汲極中的一方藉由該第二開關與該第二電晶體的該源極和該汲極中的另一方電連接。
- 根據申請專利範圍第11項之半導體裝置，還包括電容元件，其中該電容元件與該第二電晶體的該閘極電連接。
- 根據申請專利範圍第11項之半導體裝置，其中，資料信號輸入到該正反器電路的該輸入端子，其中，第一控制信號輸入到該第三電晶體的該閘極和該第四電晶體的該閘極，其中，第二控制信號輸入到該第一電晶體的該閘極，該第一開關被該第一控制信號和該第二控制信號控制，且其中，該第二開關被該第一控制信號和該第二控制信號控制。
- 根據申請專利範圍第1或11項之半導體裝置，其中該第一電晶體包括包含氧化物半導體的通道形成區。
- 根據申請專利範圍第1或11項之半導體裝置，其 中該第二電晶體包括包含矽的通道形成區。
- 根據申請專利範圍第1或11項之半導體裝置，其中該第二電晶體與該第一電晶體形成疊層結構。
- 一種信號處理單元，包括：根據申請專利範圍第1或11項之半導體裝置；以及與該半導體裝置進行資料收發的運算邏輯單元。
- 一種信號處理單元，包括：揮發性儲存部；選擇器電路；第一電晶體；第二電晶體；以及重設電路，其中該揮發性儲存部的輸入端子與該第一電晶體的源極和汲極中的一方電連接，其中該第一電晶體的該源極和該汲極中的另一方與該第二電晶體的閘極電連接，其中該揮發性儲存部的輸出端子與該選擇器電路電連接，其中該第二電晶體的源極和汲極中的一方與該選擇器電路電連接，其中該第二電晶體的該閘極與該重設電路電連接，且其中該第二電晶體的該源極和該汲極中的另一方與該重設電路電連接。
- 根據申請專利範圍第18項之信號處理單元，其中 該第二電晶體的該閘極係經由該第一電晶體與該重設電路電連接。
- 根據申請專利範圍第18項之信號處理單元，更包含電容元件，其中該電容元件的第一電極與該第二電晶體的該閘極電連接，且其中該電容元件的第二電極與該第二電晶體的該源極和該汲極中的另一方電連接。
- 一種信號處理單元，包括：揮發性儲存部；選擇器電路；第一電晶體；第二電晶體；以及重設電路，其中該揮發性儲存部的輸入端子與該第一電晶體的源極和汲極中的一方電連接，其中該第一電晶體的該源極和該汲極中的另一方與節點電連接，其中該第二電晶體的閘極與該節點電連接，其中該第二電晶體的源極和汲極中的一方與該選擇器電路電連接，其中該揮發性儲存部保持資料信號，其中該選擇器電路選擇保持在該揮發性儲存部中的該資料信號或保持在該節點中的該資料信號，且 其中該重設電路供應該節點與該第二電晶體的該源極和該汲極中的另一方相同的電位。
- 根據申請專利範圍第18或21項之信號處理單元，更包含轉換電路，其中該揮發性儲存部的該輸入端子係經由該轉換電路與該第一電晶體的該源極和該汲極中的一方電連接。
- 根據申請專利範圍第18或21項之信號處理單元，更包含：第三電晶體；以及第四電晶體，其中該第二電晶體的該源極和該汲極中的一方係經由該第三電晶體與該選擇器電路電連接，其中該第三電晶體的源極和汲極中的一方與該第二電晶體的該源極和該汲極中的一方電連接，其中該第三電晶體的該源極和該汲極中的另一方與該選擇器電路電連接，且其中該第四電晶體的源極和汲極中的一方與該選擇器電路電連接。
- 根據申請專利範圍第23項之信號處理單元，其中該第三電晶體與該第四電晶體的閘極電連接。
- 根據申請專利範圍第21項之信號處理單元，更包含電容元件，其中該電容元件的第一電極與該節點電連接，且其中該電容元件的第二電極與該第二電晶體的該源極 和該汲極中的另一方電連接。
- 根據申請專利範圍第18或21項之信號處理單元，其中該揮發性儲存部包含正反器電路。
- 根據申請專利範圍第18或21項之信號處理單元，其中該第一電晶體包含氧化物半導體層，該氧化物半導體層包含通道形成區。
- 根據申請專利範圍第18或21項之信號處理單元，其中該第二電晶體包含通道形成區，該通道形成區包含矽。
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