JP6143388B2 - 半導体装置 - Google Patents

Description

電源を切っても記憶している論理状態が消えない信号処理装置の記憶回路に関する。

中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）など
の信号処理装置は、その用途によって多種多様な構成を有している。信号処理装置は、一
般的に、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシ
ュメモリなど、各種の記憶回路が設けられている。レジスタは、演算処理やプログラムの
実行状態の保持などのために一時的にデータ信号を保持する役割を担っている。また、キ
ャッシュメモリは、演算装置とメインメモリの間に介在し、低速なメインメモリへのアク
セスを減らして演算処理を高速化させることを目的として設けられている。

信号処理装置においてレジスタやキャッシュメモリ等の記憶回路は、メインメモリより
も高速でデータ信号の書き込みを行う必要がある。よって、通常は、レジスタまたはキャ
ッシュメモリとしてフリップフロップまたはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）等が用いられる。つまり、これらのレジスタ、キャッシュメ
モリ等には、電源電圧の供給が途絶えるとデータ信号を消失してしまう揮発性の記憶回路
が用いられている。

消費電力を抑えるため、データ信号の入出力が行われない期間において信号処理装置へ
の電源電圧の供給を一時的に停止するという方法が提案されている（例えば、特許文献１
参照）。特許文献１の方法では、揮発性の記憶回路の周辺に不揮発性の記憶回路を配置し
、上記データ信号をその不揮発性の記憶回路に一時的に記憶させる。

特開２０１０−１２４２９０号公報

特許文献１に記載の構成では、信号処理装置において電源電圧の供給を停止する間、揮
発性の記憶回路の周辺に配置した不揮発性の記憶回路へ揮発性の記憶回路のデータ信号を
記憶させる。不揮発性の記憶回路には、強誘電体による記憶素子が用いられている。

記憶回路における入力端子側には、通常、保護回路を設ける構成とすることが多い。保
護回路は、静電気等による高電圧が記憶回路内部のトランジスタ等の素子の静電破壊（Ｅ
ＳＤ；Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅともいう）することを防ぐた
めに設けられる。保護回路は、一例としてダイオード接続したトランジスタによる保護ダ
イオードで形成される。保護回路は、クロック信号を供給する配線及び／またはデータ信
号を供給する配線に、静電気等による高電圧または低電圧が印加されたときのみ、高電源
電位を供給する配線及び低電源電位を供給する配線（電源電圧を供給する配線）に静電気
を放電させる回路である。電源電圧を供給する配線に電源電圧が供給される通常時には、
クロック信号を供給する配線及び／またはデータ信号を供給する配線から電源電圧を供給
する配線に保護回路を介して電流が流れることがないため、通常動作が行われる。

記憶回路の低消費電力化を図るために電源電圧の供給を停止する記憶回路では、電源電圧
の供給の停止の際に、電源電圧を供給する配線への電源電圧の供給の停止を、クロック信
号を供給する配線へのクロック信号の供給の停止よりも先に行う順序とする。また、記憶
回路の低消費電力化を図るために電源電圧の供給を停止する記憶回路では、電源電圧の供
給の再開の際に、電源電圧を供給する配線への電源電圧の供給を、クロック信号を供給す
る配線へのクロック信号の供給よりも後に行う順序とする。

この順序は、記憶回路のクロック信号による誤動作を防ぐためのものである。例えば電源
電圧の供給の再開の際に、電源電圧の供給をクロック信号の供給よりも先に行うと、クロ
ック信号で動作する記憶回路内のアナログスイッチのような回路が、電源電圧の供給によ
り、出力する信号を確定させてしまうことになる。そのため、記憶回路の内部で保持する
べきデータ信号が書き換わってしまうといった誤動作となり好ましくない。従って上述し
た順序のように、電源電圧の供給をクロック信号の供給よりも後にすることで、先にアナ
ログスイッチの導通状態を確定させておいて、後で電源電圧を供給する構成とすることが
好ましい。

しかしながら、上述の順序により電源電圧の供給の停止及び再開を行う記憶回路の構成で
は、保護回路に接続される、放電のための電源電圧を供給する配線に電源電圧が供給され
ていない期間が生じてしまう。そのため上述の記憶回路の構成では、クロック信号を供給
する配線から電源電圧を供給する配線に電流が流れてしまい、信号処理装置に信号を供給
する外部機器の消費電力の増加を招くこととなってしまう。

上述の課題に鑑み、本発明の一態様は、電源電圧の供給の停止及び再開を行う構成にお
いて、保護回路を設けた際の、信号処理装置に信号を供給する外部機器の消費電力を低減
することができる信号処理装置の記憶回路の提供を目的の一つとする。

本発明の一態様は、クロック信号及び反転クロック信号によりデータ信号の記憶が制御さ
れる揮発性記憶部と、揮発性記憶部に供給されたデータ信号を電源電圧の供給が停止して
も保持できる不揮発性記憶部と、を有し、クロック信号が供給される配線に設けられた保
護回路に接続される電源電圧を供給する配線を、記憶回路に接続される電源電圧を供給す
るための配線とは別に設けるものである。そして、保護回路に接続される配線への電源電
圧の供給の停止及び再開は、記憶回路に接続される配線への電源電圧の供給の停止及び再
開と異なるタイミングとするものである。また、クロック信号の位相反転を行い、反転ク
ロック信号を生成するインバータ回路は、当該インバータ回路を駆動するための電源電圧
として、記憶回路に接続される配線に供給される電源電圧とは別に設けた、保護回路に接
続される配線に供給する電源電圧と同じ電源電圧を用いるものである。

本発明の一態様は、第１の電源電圧が供給される配線、クロック信号が供給される配線
及びデータ信号が供給される配線に電気的に接続され、クロック信号をもとにインバータ
回路で反転クロック信号を生成し、クロック信号及び反転クロック信号によりデータ信号
の保持が制御される揮発性記憶部と、第１の電源電圧が供給される配線に電気的に接続さ
れ、第１の電源電圧の供給の停止に応じて、揮発性記憶部に保持されたデータ信号を保持
できる不揮発性記憶部と、を有し、クロック信号が供給される配線及びデータ信号が供給
される配線には、保護回路が設けられており、保護回路及びインバータ回路は第２の電源
電圧を供給する配線に電気的に接続されている信号処理装置の記憶回路である。

本発明の一態様は、第１の電源電圧が供給される配線、クロック信号が供給される配線
及びデータ信号が供給される配線に電気的に接続され、クロック信号をもとにインバータ
回路で反転クロック信号を生成し、クロック信号及び反転クロック信号によりデータ信号
の保持が制御される揮発性記憶部と、第１の電源電圧が供給される配線、第１の制御信号
が供給される配線及び第２の制御信号が供給される配線に電気的に接続され、第１の電源
電圧の供給の停止に応じて第１の制御信号により揮発性記憶部に保持されたデータ信号を
退避させ、且つ第２の制御信号により保持されたデータ信号を揮発性記憶部に復帰させる
ことができる不揮発性記憶部を有し、前記揮発性記憶部には、前記データ信号の保持を制
御するための回路として、アナログスイッチ、インバータ回路及びクロックドインバータ
回路が設けられており、クロック信号が供給される配線、データ信号、第１の制御信号及
び第２の制御信号が供給される配線には、保護回路が設けられており、保護回路及びイン
バータ回路は第２の電源電圧を供給する配線に電気的に接続されている信号処理装置の記
憶回路である。

本発明の一態様において、保護回路は、ダイオード接続したトランジスタである信号処
理装置の記憶回路が好ましい。

本発明の一態様において、データ信号は、データ信号が供給される配線からの第１のデ
ータ信号または不揮発性記憶部からの第２のデータ信号である信号処理装置の記憶回路が
好ましい。

本発明の一態様において、揮発性記憶部は、第１のデータ信号または第２のデータ信号
を選択して、揮発性記憶部のデータ信号として保持するためのセレクタ回路を有する信号
処理装置の記憶回路が好ましい。

本発明の一態様において不揮発性記憶部は、強誘電体メモリ、磁気メモリまたは位相変
化メモリである信号処理装置の記憶回路が好ましい。

本発明の一態様において不揮発性記憶部は、チャネルが酸化物半導体層に形成される第
１のトランジスタと、第１のトランジスタのソース及びドレインの一方がゲートに電気的
に接続された第２のトランジスタと、を有し、第１のトランジスタのソース及びドレイン
の一方と、第２のトランジスタのゲートとの間には、データ信号を保持する信号処理装置
の記憶回路が好ましい。

本発明の一態様により、電源電圧の供給の停止及び再開を行う構成において、保護回路
を設けた際の、信号処理装置に信号を供給する外部機器の消費電力を抑えることができる
信号処理装置の記憶回路の提供をすることができる。

記憶回路のブロック図。 記憶回路のフローチャート図。 記憶回路の回路図。 不揮発性記憶部の回路図。 保護回路の回路図。 記憶回路のタイミングチャート図。 記憶回路の構成を示す図。 信号処理装置のブロック図。 記憶回路を用いたＣＰＵのブロック図。 記憶回路の作製工程を示す図。 記憶回路の作製工程を示す図。 記憶回路の作製工程を示す図。 記憶回路の構成を示す断面図。 記憶回路の回路図。 酸化物材料の構造を説明する図。 酸化物材料の構造を説明する図。 酸化物材料の構造を説明する図。 計算によって得られた移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算に用いたトランジスタの断面構造を説明する図。 酸化物半導体膜を用いたトランジスタ特性のグラフ。 試料１のトランジスタのＢＴ試験後のＶｇｓ−Ｉｄｓ特性を示す図。 試料２であるトランジスタのＢＴ試験後のＶｇｓ−Ｉｄｓ特性を示す図。 試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。 トランジスタのオフ電流と測定時基板温度との関係を示す図。 Ｉ_ｄｓおよび電界効果移動度のＶ_ｇｓ依存性を示す図。 基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。 作製した信号処理装置の写真。 信号処理装置への電源電圧の供給時、停止時の波形図。

以下、本発明の実施の形態及び実施例について図面を参照しながら説明する。但し、本
発明の構成は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲
から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に
理解される。従って本実施の形態及び実施例の記載内容に限定して解釈されるものではな
い。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間
において共通とする。

なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形、又
は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのス
ケールに限定されない。

なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続
されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続され
ている場合とを含むものとする。

なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構
成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記
する。

（実施の形態１）
信号処理装置は記憶回路を有する。記憶回路は、単数または複数設けられる記憶回路に
よって１ビットまたは複数ビットのデータ信号を記憶することができる。本実施の形態で
は、信号処理装置における記憶回路の構成について説明する。

なお、ＣＰＵ、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇ
ｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇ
ａｔｅ Ａｒｒａｙ）等のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃ
ｉｒｃｕｉｔ）等が、信号処理装置の範疇に含まれる。

図１に記憶回路のブロック図の一例を示す。図１に示す記憶回路１００は、大きく分け
て、揮発性記憶部１０１及び不揮発性記憶部１０２を有する。また揮発性記憶部１０１は
、入力される第１のデータ信号Ｄ１及び第２のデータ信号Ｄ２を選択するセレクタ回路１
０３を有する。

揮発性記憶部１０１は、一例として、クロック同期型のフリップフロップ回路を有する
。なお、揮発性記憶部１０１が有するフリップフロップ回路は、他の種類のフリップフロ
ップ回路であってもよい。揮発性記憶部１０１は、第１の電源電圧端子Ｖｘから電源電圧
が供給されている期間のみ、データ信号Ｄを保持する記憶部である。

図１では、揮発性記憶部１０１に入力される信号を示している。図１では、主に高電源
電位ＶＤＤを供給する第１の電源電圧端子Ｖｘ、低電源電位ＶＳＳを供給するグラウンド
線ＧＮＤ、第１のデータ信号Ｄ１、第２のデータ信号Ｄ２、クロック信号ＣＬＫ、クロッ
ク信号ＣＬＫを位相反転した信号である反転クロック信号ＣＬＫＢが入力される端子を示
している。なお揮発性記憶部１０１は、他にもリセット信号等の制御信号が供給される構
成でもよい。

揮発性記憶部１０１が有するセレクタ回路１０３は、第１のデータ信号Ｄ１または第２の
データ信号Ｄ２を選択して、揮発性記憶部１０１が保持するデータ信号Ｄとするものであ
る。具体的にセレクタ回路１０３は、第１の電源電圧端子Ｖｘから電源電圧が供給される
ことによる揮発性記憶部１０１による動作（通常動作）を行う際には第１のデータ信号Ｄ
１を選択し、第１の電源電圧端子Ｖｘからの電源電圧の供給を停止した後に第１の電源電
圧端子Ｖｘからの電源電圧の供給を再開させる際に第２のデータ信号Ｄ２を選択して、揮
発性記憶部１０１で保持するデータ信号Ｄとする構成とすればよい。

なお本明細書における信号または電源電圧の供給の停止とは、信号または電源電圧を供給
する配線に信号または電源電圧の供給を行わないことをいう。また本明細書における信号
または電源電圧の供給の再開とは、信号または電源電圧を供給する配線への信号または電
源電圧の供給を停止していた状態から再度供給を再開することをいう。また本明細書にお
ける信号の固定とは、例えば所定の周波数によって発振される交流信号を、高電源電位Ｖ
ＤＤまたは低電源電位ＶＳＳの固定電位の直流信号にすることをいう。

図１では、揮発性記憶部１０１から出力される信号を示している。図１では、出力信号
Ｑを示している。また図１では、揮発性記憶部１０１に入力されたデータ信号Ｄが、不揮
発性記憶部１０２に出力される信号となることを示している。

図１では、不揮発性記憶部１０２に入力する信号を示している。図１では、主に高電源
電位ＶＤＤを供給する第１の電源電圧端子Ｖｘ、低電源電位ＶＳＳを供給するグラウンド
線ＧＮＤ、揮発性記憶部１０１よりデータ信号Ｄが入力される入力端子ＩＮを示している
。なお揮発性記憶部１０１は、他にも不揮発性記憶部１０２へのデータ信号Ｄの書き込み
を制御するための制御信号、データ信号Ｄの読み出しを制御するための制御信号が供給さ
れる構成でもよい。

なお不揮発性記憶部１０２における記憶素子としては、フラッシュメモリの他に、強誘
電体メモリ（ＦｅＲＡＭ）、磁気メモリ（ＭＲＡＭ）、位相変化メモリ（ＰＲＡＭ）を用
いればよい。なお特に不揮発性記憶部１０２に用いる記憶素子としては、チャネルが酸化
物半導体層に形成されるトランジスタを用いて電荷の保持をさせる記憶素子とすることが
好適である。チャネルが酸化物半導体層に形成されるトランジスタを用いて不揮発性記憶
部１０２を形成することで、トランジスタの作製工程と同様にして不揮発性記憶部１０２
を作製することができ、記憶回路の作製における低コスト化を図ることができる。

図１では、不揮発性記憶部１０２から出力される信号を示している。図１では、出力端
子ＯＵＴからの信号は、揮発性記憶部１０１に供給される第２のデータ信号Ｄ２となるこ
とを示している。

また図１では、揮発性記憶部１０１に第１のデータ信号Ｄ１を供給する配線１０７、及び
クロック信号ＣＬＫを供給する配線１０８、並びにクロック信号ＣＬＫを位相反転して反
転クロック信号ＣＬＫＢとし揮発性記憶部１０１に供給するインバータ回路１０４を示し
ている。図１では、第１のデータ信号Ｄ１が供給される配線１０７及びクロック信号ＣＬ
Ｋが供給される配線１０８には、保護回路１０５が設けられる構成を示している。

インバータ回路１０４には、配線１０９とは異なる配線１１０によって電源電圧が供給さ
れる。インバータ回路１０４は、主に高電源電位ＶＤＤを供給するための第２の電源電圧
端子Ｖｙ、及び低電源電位ＶＳＳを供給するグラウンド線ＧＮＤが接続されている。第２
の電源電圧端子Ｖｙと第１の電源電圧端子Ｖｘとが別の電源に接続されていてもよいし、
第２の電源電圧端子Ｖｙと第１の電源電圧端子Ｖｘとが同じ電源に接続されている場合に
は、個別に電源電圧の供給を制御できるスイッチ回路が設けられていてもよい。なおイン
バータ回路１０４は、例えば、ｐチャネル型トランジスタとｎチャネル型トランジスタと
を組み合わせた回路構成を用いればよい。他にもインバータ回路１０４は、単極性のトラ
ンジスタにより回路を形成することも可能である。

また保護回路１０５には配線１０９とは異なる配線１１０によって、電源電圧が供給され
る。保護回路１０５には、主に高電源電位ＶＤＤを供給するための第２の電源電圧端子Ｖ
ｙ、及び低電源電位ＶＳＳを供給するグラウンド線ＧＮＤ（配線１１１）が接続されてい
る。なお保護回路１０５は、保護ダイオードを高電源電位側及び低電源電位側に設ける回
路構成とすればよい。なお保護ダイオードはダイオード接続したトランジスタで形成すれ
ばよい。

次いで、電源電圧の供給の停止及び再開を行う信号処理装置の記憶回路における各信号の
停止及び再開のフローチャートを図２に示す。

図２に示すフローチャート図では、まず揮発性記憶部１０１に供給されるデータ信号Ｄと
して第１のデータ信号Ｄ１がセレクタ回路１０３により選択され、クロック信号ＣＬＫ及
び反転クロック信号ＣＬＫＢ、並びに第１の電源電圧端子Ｖｘによる高電源電位ＶＤＤが
供給されることで通常動作が行われる（ステップ２０１）。またインバータ回路１０４及
び保護回路１０５は、第２の電源電圧端子Ｖｙによる高電源電位ＶＤＤが供給されている
。

次いで電源電圧の供給を停止するか否かの判断がされる（ステップ２０２）。すなわち、
第１の電源電圧端子Ｖｘからの電源電圧の供給の停止及び第２の電源電圧端子Ｖｙからの
電源電圧供給の停止、並びにクロック信号ＣＬＫの供給の停止及びデータ信号Ｄの供給の
停止を行うか否かの判断がされることとなる。間欠的な電源電圧の供給の停止によって、
大幅な消費電力の低減を見込むことができる。電源電圧の供給の停止が行われないのであ
れば、再度通常動作を行うステップ２０１を繰り返す。

ステップ２０２における電源電圧の供給の停止が行われる場合、電源停止のためのシーケ
ンスを行うこととなる。具体的には、まずデータ信号Ｄの停止、すなわち外部より供給さ
れる第１のデータ信号Ｄ１の供給を停止する。また第１のデータ信号Ｄ１の供給の停止に
加えて、クロック信号ＣＬＫを高電源電位ＶＤＤに固定する（ステップ２０３）。なお、
クロック信号ＣＬＫの固定により、反転クロック信号ＣＬＫＢは、低電源電位ＶＳＳに固
定される。クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの供給の停止は、所定の周
波数によって発振される交流信号を高電源電位ＶＤＤまたは低電源電位ＶＳＳの固定電位
の直流信号にした上で停止する構成とすることで、誤動作を低減することができる。

データ信号Ｄ１の停止後、揮発性記憶部１０１に保持されているデータ信号Ｄを不揮発性
記憶部１０２に記憶させて、電源電圧の供給が停止してもデータ信号Ｄを保持できるよう
に退避しておく（ステップ２０４）。電源電圧の供給の停止後は、揮発性記憶部１０１に
保持しているデータ信号Ｄが消去されてしまうため、電源電圧の供給が停止してもデータ
信号Ｄの保持が可能な不揮発性記憶部１０２へのデータ信号Ｄの退避を行う。なお、電源
電圧の供給の再開後、不揮発性記憶部１０２に退避しておいたデータ信号Ｄは、第２のデ
ータ信号Ｄ２として揮発性記憶部１０１に供給されるものである。

データ信号Ｄの供給の停止に引き続いて、第１の電源電圧端子Ｖｘからの電源電圧の供給
の停止が行われることとなる（ステップ２０５）。第１の電源電圧端子Ｖｘからの電源電
圧の供給の停止は、第１の電源電圧端子Ｖｘに供給される電位を高電源電位ＶＤＤから低
電源電位ＶＳＳに切り替えることでグラウンド線ＧＮＤの低電源電位ＶＳＳとの間の電圧
を０にすることで行われる構成とすればよい。

第１の電源電圧端子Ｖｘからの電源電圧の供給の停止に引き続いて、クロック信号ＣＬＫ
の停止が行われることとなる（ステップ２０６）。クロック信号ＣＬＫの停止と共に、反
転クロック信号ＣＬＫＢも停止することとなる。

クロック信号ＣＬＫの停止に引き続いて第２の電源電圧端子Ｖｙからの電源電圧の供給の
停止が行われることとなる（ステップ２０７）。第２の電源電圧端子Ｖｙからの電源電圧
の供給の停止は、第２の電源電圧端子Ｖｙに供給される電位を高電源電位ＶＤＤから低電
源電位ＶＳＳに切り替えることでグラウンド線ＧＮＤの低電源電位ＶＳＳとの間の電圧を
０にすることで行われる構成とすればよい。

以上、ステップ２０３乃至ステップ２０７で示した順序によって電源電圧の供給の停止時
におけるシーケンスが完了することとなる。

この電源電圧の供給の停止時におけるシーケンスにおいて、第２の電源電圧端子Ｖｙが第
１の電源電圧端子Ｖｘと同じタイミングで電源電圧の供給の停止をすると、誤動作が生じ
てしまう。具体的には、クロック信号ＣＬＫを供給する配線側から、停止した電源電圧を
供給する側の配線に向けて電流が流れてしまうといった動作である。これを防ぐためにク
ロック信号ＣＬＫの供給を先に停止してから電源電圧の供給を停止する構成もある。しか
しながら、クロック信号同期型の揮発性記憶部１０１を有する記憶回路では、先にクロッ
ク信号ＣＬＫの供給を停止すると、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢで
動作が確定する揮発性記憶部１０１内の動作が不確定な状態となる。したがって、この状
態で電源電圧が供給されることは、保持したデータが破壊されてしまうといった誤動作の
原因になる。本実施の形態のクロック同期型の揮発性記憶部から不揮発性記憶部へのデー
タ信号Ｄの退避を行う構成においては、前述の誤動作をなくすことができ、且つ電源電圧
の供給の停止の際、保護回路を介して流れてしまう電流をなくすことができ、その分の信
号処理装置に信号を供給する外部機器の消費電力を抑えることができる。

次いで電源電圧の供給の再開をするか否かの判断がされる（ステップ２０８）。すなわち
電源電圧の供給の停止時におけるシーケンスにより停止した、第１の電源電圧端子Ｖｘか
らの電源電圧の供給の再開及び第２の電源電圧端子Ｖｙからの電源電圧の供給の再開、並
びにクロック信号ＣＬＫの再開及び第１のデータ信号Ｄ１の再開を行うか否かの判断がさ
れることとなる。電源電圧の供給の再開が行われないのであれば、第１の電源電圧端子Ｖ
ｘからの電源電圧の供給の停止及び第２の電源電圧端子Ｖｙからの電源電圧の供給の停止
を継続することとなる（ステップ２０９）。

ステップ２０８で電源電圧の供給の再開を行う場合、電源再開のシーケンスを行うことと
なる。具体的には、まず第２の電源電圧端子Ｖｙからの電源電圧の供給の再開を行う（ス
テップ２１０）。第２の電源電圧端子Ｖｙからの電源電圧の供給の再開は、第２の電源電
圧端子Ｖｙの電位を高電源電位ＶＤＤに切り替え、グラウンド線ＧＮＤの配線の電位を低
電源電位ＶＳＳに切り替えることで、第２の電源電圧端子Ｖｙに接続された各回路に電源
電圧を供給する。

次いで、第２の電源電圧端子Ｖｙからの電源電圧の供給の再開に引き続いて、クロック信
号ＣＬＫの供給の再開が行われることとなる（ステップ２１１）。クロック信号ＣＬＫの
供給の再開と共に、反転クロック信号ＣＬＫＢも供給が再開されることとなる。クロック
信号ＣＬＫ及び反転クロック信号ＣＬＫＢの供給の再開は、クロック信号ＣＬＫ及び反転
クロック信号ＣＬＫＢを高電源電位ＶＤＤまたは低電源電位ＶＳＳの固定電位の直流信号
にした後、所定の周波数によって発振される交流信号として出力する構成とする。

クロック信号ＣＬＫの供給の再開に引き続いて、第１の電源電圧端子Ｖｘからの電源電圧
の供給の再開が行われることとなる（ステップ２１２）。第１の電源電圧端子Ｖｘからの
電源電圧の供給の再開は、第１の電源電圧端子Ｖｘの電位を高電源電位ＶＤＤに切り替え
、グラウンド線ＧＮＤの電位を低電源電位ＶＳＳに切り替えることで、第１の電源電圧端
子Ｖｘからの電源電圧が供給される配線に接続された各回路に電源電圧を供給する。

第１の電源電圧端子Ｖｘからの電源電圧の供給の再開後、不揮発性記憶部１０２に保持さ
れているデータ信号Ｄを揮発性記憶部１０１に復帰させ、電源電圧の供給の停止により中
断した第１のデータ信号Ｄ１の保持を再開できるようにしておく（ステップ２１３）。な
お、前述したように電源電圧の供給の再開後、不揮発性記憶部１０２に退避しておいたデ
ータ信号Ｄは、第２のデータ信号Ｄ２として揮発性記憶部１０１に供給されるものである
。

ステップ２１３における、不揮発性記憶部１０２に保持されていた第２のデータ信号Ｄ２
がデータ信号Ｄとして揮発性記憶部１０１に復帰した後、揮発性記憶部１０１内のセレク
タ回路１０３を切り替えて外部からの第１のデータ信号Ｄ１を供給する配線を介したデー
タ信号Ｄ１の供給を再開させる（ステップ２１４）。

以上、ステップ２１０乃至ステップ２１４で示した順序によって電源電圧の供給の再開時
におけるシーケンスが完了することとなる。

この電源電圧の供給の再開時におけるシーケンスにおいて、第２の電源電圧端子Ｖｙから
の電源電圧の供給の再開が第１の電源電圧端子Ｖｘからの電源電圧の供給の再開と同じタ
イミングで行われると、誤動作が生じてしまう。具体的には、クロック信号ＣＬＫを供給
する配線側から、電源電圧の供給を停止している配線に向けて電流が流れてしまうといっ
た動作である。これを防ぐために電源電圧の供給を先に再開してからクロック信号ＣＬＫ
の供給を再開する構成もある。しかしながら、クロック信号同期型の揮発性記憶部１０１
を有する記憶回路では、先に記憶回路への電源電圧の供給を再開すると、クロック信号Ｃ
ＬＫ及び反転クロック信号ＣＬＫＢで動作が確定する揮発性記憶部１０１内の動作が不確
定な状態のまま、電源電圧の供給をしてしまう。したがって、この状態でクロック信号に
よる動作が不確定なままで電源電圧が供給されることは、保持したデータが破壊されてし
まうといった誤動作の原因になる。本実施の形態の不揮発性記憶部からクロック同期型の
揮発性記憶部へのデータ信号Ｄの復帰を行う構成においては、前述の誤動作をなくすこと
ができ、且つ電源電圧の供給の再開の際、保護回路を介して流れてしまう電流をなくすこ
とができ、その分の信号処理装置に信号を供給する外部機器の消費電力を抑えることがで
きる。

すなわち本実施の形態における構成では、クロック信号ＣＬＫの供給の再開の前に保護回
路に接続された配線に供給される電源電位を先に立ち上げる構成とすることができる。従
って、誤動作を低減し、低消費電力化を図ることができる。

次いで、図１に示した信号処理装置の記憶回路の具体的な回路構成を図３に示す。図３で
は、不揮発性記憶部における記憶素子として酸化物半導体を半導体層に有するトランジス
タによる記憶素子の構成について説明する。図３は、図１で示した揮発性記憶部１０１の
構成、不揮発性記憶部１０２の構成、及び保護回路の構成について具体的な回路例を示し
たものである。

記憶回路における揮発性記憶部１０１の回路構成の一例としては、図３に示すようにセレ
クタ回路１０３の他に、第１のアナログスイッチ３０１、第１のインバータ回路３０２、
第１のクロックドインバータ３０３、第２のアナログスイッチ３０４、第２のインバータ
回路３０５及び第２のクロックドインバータ３０６を有する構成がある。

揮発性記憶部１０１について簡単に説明する。揮発性記憶部１０１における第１のアナロ
グスイッチ３０１、第１のクロックドインバータ３０３、第２のアナログスイッチ３０４
及び第２のクロックドインバータ３０６は、クロック信号ＣＬＫ及び反転クロック信号Ｃ
ＬＫＢに従って導通状態及び非導通状態が制御される。

第１のアナログスイッチ３０１はクロック信号ＣＬＫがＨ信号のとき導通状態となり、ク
ロック信号ＣＬＫの立ち上がり、すなわち低電源電位ＶＳＳから高電源電位ＶＤＤへの切
り替わりにより、導通状態となりデータ信号Ｄを揮発性記憶部１０１に取り込む。取り込
まれたデータ信号Ｄは、第１のインバータ回路３０２及び第１のクロックドインバータ３
０３による帰還ループによって保持される。第２のアナログスイッチ３０４はクロック信
号ＣＬＫがＬ信号のとき導通状態となり、クロック信号ＣＬＫの立ち下がり、すなわち、
高電源電位ＶＤＤから低電源電位ＶＳＳへの切り替わりにより、導通状態となる。第２の
アナログスイッチ３０４が導通状態となることでクロック信号ＣＬＫの立ち上がり時に取
り込んだデータ信号Ｄは、第２のインバータ回路３０５及び第２のクロックドインバータ
３０６による帰還ループによって保持される。なお揮発性記憶部１０１の各回路に供給さ
れる電源電圧は、第１の電源電圧端子Ｖｘによるものである。

上述したように記憶回路における不揮発性記憶部１０２の回路構成としては、フラッシュ
メモリの他に、強誘電体メモリ（ＦｅＲＡＭ）、磁気メモリ（ＭＲＡＭ）、位相変化メモ
リ（ＰＲＡＭ）を設ける構成でもよいが、ここではチャネルが酸化物半導体層に形成され
るトランジスタを用いて電荷の保持をさせる記憶素子を例に挙げて説明する。図３に示す
不揮発性記憶部１０２の回路構成の一例としては、不揮発性記憶素子部１２１、反転出力
回路部１２２、インバータ回路１４１を有する構成について示している。

次いで図３に示す不揮発性記憶部１０２の動作について図４（Ａ）乃至（Ｃ）を用いて説
明する。図４に示す不揮発性記憶部１０２の回路構成は、図３と同様に、不揮発性記憶素
子部１２１、反転出力回路部１２２、インバータ回路１４１を有する構成について示して
いる。また不揮発性記憶素子部１２１におけるデータ信号Ｄの入力を制御するための信号
として第１の制御信号ＥＮを示している。また反転出力回路部１２２におけるデータ信号
Ｄの出力を制御するための信号として第２の制御信号ＲＤを示している。

なお第２の制御信号ＲＤは揮発性記憶部１０１が有するセレクタ回路１０３に供給される
ことで、第１の電源電圧端子Ｖｘからの電源電圧の供給がある際、第１のデータ信号Ｄ１
または第２のデータ信号Ｄ２を選択して、揮発性記憶部１０１に供給させる信号である。
例えば第２の制御信号ＲＤが低電源電位ＶＳＳの信号であれば第１のデータ信号Ｄ１を選
択し、第２の制御信号ＲＤが高電源電位ＶＤＤの信号であれば第２のデータ信号Ｄ２を選
択するよう設定すればよい。

図４（Ａ）に示す不揮発性記憶素子部１２１は、第１のトランジスタ１３１、第２のト
ランジスタ１３２及び容量素子１３３と、を有する。第１のトランジスタ１３１のソース
及びドレインの一方の電極は、第２のトランジスタ１３２のゲートに接続されている。第
１のトランジスタ１３１のソース及びドレインの一方の電極は、容量素子１３３の一方の
電極に接続されている。第１のトランジスタ１３１のゲートは、第１の制御信号ＥＮを入
力するための配線に接続されている。第１のトランジスタ１３１のソース及びドレインの
他方の電極は、データ信号Ｄが入力される配線に接続されている。なお第１のトランジス
タ１３１、第２のトランジスタ１３２及び容量素子１３３が接続されたノードは、以下の
説明において「記憶ノード」と呼ぶ。

第１のトランジスタ１３１は、酸化物半導体層にチャネルが形成されるトランジスタで
ある。なお図面において、第１のトランジスタ１３１は酸化物半導体層にチャネルが形成
されるトランジスタであることを示すために、ＯＳの符号を付している。

図４（Ａ）に示す第２のトランジスタ１３２は、スイッチとして機能する素子である。
図４（Ａ）では、一導電型（例えば、ｎチャネル型）のトランジスタを用いて構成された
例を示す。ここでいうスイッチとは、スイッチの一方の端子がトランジスタのソース及び
ドレインの一方に対応し、スイッチの他方の端子がトランジスタのソース及びドレインの
他方に対応する。またスイッチの導通状態又は非導通状態は、トランジスタのゲートに印
加されるデータ信号Ｄに基づく電位によって選択される。ｎチャネル型のトランジスタで
ある第２のトランジスタ１３２がスイッチとして機能する場合、高電源電位ＶＤＤの信号
（Ｈ信号）によって導通状態、低電源電位ＶＳＳ（Ｌ信号）によって非導通状態が選択さ
れる。

なお、容量素子１３３は、第２のトランジスタ１３２のゲートと第１のトランジスタ１
３１のソース及びドレインの一方の電極とで形成される容量等を積極的に利用することに
よって、省略することも可能である。

図４（Ａ）に示す反転出力回路部１２２は、第３のトランジスタ１３４及び第４のトラ
ンジスタ１３５を有する回路である。第３のトランジスタ１３４のソース及びドレインの
一方の電極は、第１の電源電圧端子Ｖｘに接続されている。第３のトランジスタ１３４の
ゲートは、第２の制御信号ＲＤを入力するための配線に接続されている。第３のトランジ
スタ１３４のソース及びドレインの他方の電極は、第４のトランジスタ１３５のソース及
びドレインの一方の電極に接続されている。また第４のトランジスタ１３５のゲートは、
第２の制御信号ＲＤを入力するための配線に接続されている。第４のトランジスタ１３５
のソース及びドレインの他方の電極は、第２のトランジスタ１３２のソース及びドレイン
の一方の電極に接続されている。なお第２のトランジスタ１３２のソース及びドレインの
他方の電極は、グラウンド線ＧＮＤに接続されている。なお第３のトランジスタ１３４及
び第４のトランジスタ１３５が接続されたノードは、インバータ回路１４１を介して、揮
発性記憶部１０１のセレクタ回路１０３に接続される。

図４（Ａ）に示す第３のトランジスタ１３４は、スイッチとして機能する素子である。
第３のトランジスタ１３４は、一例として、一導電型（例えば、ｐチャネル型）のトラン
ジスタを用いて構成される。また図４（Ａ）に示す第４のトランジスタ１３５は、スイッ
チとして機能する素子である。第４のトランジスタ１３５は、一例として、一導電型（例
えば、ｎチャネル型）のトランジスタを用いて構成される。なお第３のトランジスタ１３
４及び第４のトランジスタ１３５は、交互に導通または非導通が制御されるよう、異なる
導電型のトランジスタとする。すなわち反転出力回路部１２２は、第２の制御信号ＲＤの
論理状態、すなわちＨ信号かＬ信号かに応じて、記憶ノードの論理状態を反転し、インバ
ータ回路１４１に出力するための回路である。そしてインバータ回路１４１では反転出力
回路部１２２より出力される信号を再度反転させ、記憶ノードの論理状態と同じ論理状態
として揮発性記憶部１０１のセレクタ回路１０３に出力する。

なお、不揮発性記憶部１０２は、容量素子１３３によって保持することのできるデータ
信号に基づく電位が、第２のトランジスタ１３２のゲートに印加される構成としている。
そのため容量素子１３３によって保持することのできるデータ信号は、記憶回路１００へ
の電源電圧の供給が再開された後で、第２のトランジスタ１３２を導通状態にし、記憶ノ
ードの論理状態を不揮発性記憶部１０２から読み出すことができる。それ故、容量素子１
３３に保持することのできるデータ信号に基づく電位が多少変動していても、元の信号を
正確に読み出すことが可能である。

図４（Ａ）において、不揮発性記憶部１０２に用いられるトランジスタのうち、第１の
トランジスタ１３１以外のトランジスタは、酸化物半導体以外の半導体でなる層または基
板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層または
シリコン基板にチャネルが形成されるトランジスタとすることができる。また、不揮発性
記憶部１０２は、第１のトランジスタ１３１以外にも、チャネルが酸化物半導体層に形成
されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導
体でなる層または基板にチャネルが形成されるトランジスタとすることもできる。

酸化物半導体としては、少なくともインジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓ
ｎ）及び亜鉛（Ｚｎ）から選ばれた一種以上の元素を含有する。このうち、酸化物半導体
としては、少なくともＩｎ又はＺｎを含むことが好ましい。特に、Ｉｎ及びＺｎを含むこ
とが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減ら
すためのスタビライザーとして、それらに加えてＧａを有することが好ましい。また、ス
タビライザーとして、Ｓｎを有することが好ましい。また、スタビライザーとして、ハフ
ニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとして、アルミニウム（
Ａｌ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム
（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウ
ム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホ
ルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、
ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。

例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇ
ａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物
、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物や、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ
系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸
化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化
物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物
、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、
Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、
二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化
物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸
化物や、酸化インジウム、酸化スズ、酸化亜鉛などを用いることができる。また、上記酸
化物にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ_２を含ませてもよい。

例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）とガリウム（Ｇａ）と亜
鉛（Ｚｎ）を主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問
わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

また、酸化物半導体として、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数
でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから
選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_３
ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：
Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系
酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝
１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：
１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）
の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密
度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしな
がら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を
上げることができる。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ
＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋
Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）^２＋（ｂ―Ｂ）^２
＋（ｃ―Ｃ）^２≦ｒ^２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の
酸化物でも同様である。

酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結
晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファ
スでもよい。

アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため
、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的
高い移動度を得ることができる。

また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表
面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる
。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好まし
く、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好
ましくは０．１ｎｍ以下の表面上に形成するとよい。

なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用
できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均
した値」と表現でき、以下の式にて定義される。

なお、上記において、Ｓ_０は、測定面（座標（ｘ_１，ｙ_１）（ｘ_１，ｙ_２）（ｘ_２，ｙ
_１）（ｘ_２，ｙ_２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ_０
は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ
Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。

また、酸化物としてＩｎ−Ｚｎ系酸化物を用いる場合、用いるターゲットの組成比は、
原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ
＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算する
とＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１
〜１５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝３：４〜１５：２）とする。例
えば、Ｉｎ−Ｚｎ系酸化物を用いる場合、用いるターゲットは、原子数比がＩｎ：Ｚｎ：
Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。

また、酸化物としてＩｎ−Ｓｎ−Ｚｎ系酸化物を用いる場合、用いるターゲットの組成
比は、原子数比が、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、２：１：３、１：１：１、または、
Ｉｎ：Ｓｎ：Ｚｎ＝２０：４５：３５などとする。

酸化物半導体層内の水素を徹底的に排除することで高純度化された酸化物半導体層にチ
ャネルが形成されるトランジスタは、そのオフ電流密度を１００ｚＡ／μｍ以下、好まし
くは１０ｚＡ／μｍ以下、更に好ましくは１ｚＡ／μｍ以下にすることができる。よって
、このオフ電流が、結晶性を有するシリコンを用いたトランジスタのオフ電流に比べて著
しく低い。その結果、第１のトランジスタ１３１がオフ状態である時、記憶ノードの電位
、即ち第２のトランジスタ１３２のゲートの電位を長期間にわたり保持することができる
。

なお本明細書で説明するオフ電流とは、トランジスタがオフ状態（非導通状態ともいう
）のときに、ソースとドレインの間に流れる電流をいう。ｎチャネル型のトランジスタ（
例えば、閾値電圧が０乃至２Ｖ程度）では、ゲートとソースとの間に印加される電圧が負
の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。

なお、上記において、酸化物半導体材料の代わりに酸化物半導体材料と同等のオフ電流
特性が実現できる材料を用いても良い。例えば、炭化シリコンをはじめとするワイドギャ
ップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体
材料）などを適用することができる。また、トランジスタの代わりにＭＥＭＳスイッチ等
を用いて配線間の接続を切り離すことにより、記憶ノードの電荷の長期間の保持を実現す
る構成としてもよい。

図４（Ｂ）は、データ信号Ｄの退避時の不揮発性記憶部１０２の動作について説明する
図である。データ信号Ｄの退避時、第１の制御信号ＥＮはＨ信号、第２の制御信号ＲＤは
Ｌ信号である。また、データ信号Ｄの退避時は、第１の電源電圧端子Ｖｘから高電源電位
ＶＤＤの供給が行われる。第１の制御信号ＥＮをＨ信号とすることで第１のトランジスタ
１３１が導通状態となりデータ信号Ｄが記憶ノードに保持される。このとき第２の制御信
号ＲＤはＬ信号であり第３のトランジスタ１３４が導通状態となることで反転出力回路部
１２２はＨ信号を出力し、インバータ回路１４１を介することで揮発性記憶部１０１のセ
レクタ回路１０３にＬ信号を出力し続ける。

また図４（Ｃ）は、データ信号Ｄの復帰時の不揮発性記憶部１０２の動作について説明す
る図である。データ信号Ｄの復帰時、第１の制御信号ＥＮはＬ信号、第２の制御信号ＲＤ
はＨ信号である。また、データ信号Ｄの復帰時は、第１の電源電圧端子Ｖｘから高電源電
位ＶＤＤの供給が行われる。なお記憶ノードに保持されるデータ信号ＤはＨ信号またはＬ
信号の場合があり、場合分けして説明することができる。

まず記憶ノードがＨ信号を保持している場合、第２のトランジスタ１３２が導通状態とな
る。このとき第４のトランジスタ１３５も導通状態であり、反転出力回路部１２２はＬ信
号を出力する。記憶ノードがＨ信号を保持することで反転出力回路部１２２が出力するＬ
信号は、インバータ回路１４１を介することで揮発性記憶部１０１のセレクタ回路１０３
にＨ信号として出力される。

また記憶ノードがＬ信号を保持している場合、第２のトランジスタ１３２が非導通状態と
なる。このとき第４のトランジスタ１３５は導通状態であるが、反転出力回路部１２２の
出力は前の状態を保持することによるＨ信号を出力する。記憶ノードがＬ信号を保持する
ことで反転出力回路部１２２が出力するＨ信号はインバータ回路１４１に入力され、イン
バータ回路１４１は揮発性記憶部１０１のセレクタ回路１０３にＬ信号を出力する。

以上の説明が不揮発性記憶部１０２の動作についてである。

本実施の形態においては、図３に示すように、信号を供給する配線に保護回路１０５を設
ける。図３に示した回路図でいえば、クロック信号ＣＬＫ、データ信号Ｄ、第１の制御信
号ＥＮ及び第２の制御信号ＲＤを供給する配線に保護回路１０５を設ける構成について示
している。保護回路１０５としては、図３では、ダイオード接続したトランジスタを第２
の電源電圧端子Ｖｙからの高電源電位ＶＤＤを供給する配線とグラウンド線ＧＮＤからの
低電源電位ＶＳＳを供給する配線との間に設けることで保護ダイオードを形成する構成に
ついて示している。

次いで図３に示す保護回路の構成の一例について図５（Ａ）乃至（Ｃ）に示す。なお図５
（Ａ）乃至（Ｃ）に示す図において入力端子ＩＮと出力端子ＯＵＴの間の配線が、前述の
クロック信号ＣＬＫ、第１のデータ信号Ｄ１、第１の制御信号ＥＮ及び第２の制御信号Ｒ
Ｄを供給する配線に相当する。保護回路１０５は、第２の電源電圧端子Ｖｙからの高電源
電位ＶＤＤを供給する配線とグラウンド線ＧＮＤからの低電源電位ＶＳＳを供給する配線
との間にダイオード接続したトランジスタを設けることで形成される。保護回路１０５が
有する保護ダイオードは、図３で示したようにｎチャネル型のトランジスタに限らず、図
５（Ａ）に示すようにｐチャネル型トランジスタを用いる構成としてもよい。また図５（
Ｂ）に示すようにダイオード接続したｎチャネル型のトランジスタを第２の電源電圧端子
Ｖｙからの高電源電位ＶＤＤを供給する配線及びグラウンド線ＧＮＤからの低電源電位Ｖ
ＳＳを供給する配線との間に複数設けることで保護ダイオードを形成する構成としてもよ
い。また図５（Ｂ）に示す構成の場合、図５（Ｃ）に示すように、を第２の電源電圧端子
Ｖｙ側と、グラウンド線ＧＮＤ側とでダイオード接続したｎチャネル型のトランジスタの
数を異ならせる構成としてもよい。

またクロック信号ＣＬＫが供給され、位相反転した反転クロック信号ＣＬＫＢを生成する
ためのインバータ回路１０４は、第２の電源電圧端子Ｖｙ及びグラウンド線ＧＮＤにより
電源電圧が供給され、当該電源電圧に応じて反転クロック信号ＣＬＫＢの揮発性記憶部１
０１への供給を行うものである。

次いで、不揮発性記憶部１０２でのデータ信号Ｄの保持時に電源電圧の供給を停止して、
その後電源電圧の供給を再開する場合の、本実施の形態の構成である記憶回路１００の動
作について説明する。図６には図３に示す記憶回路のタイミングチャート図を示し、当該
タイミングチャート図を参照して説明する。図６のタイミングチャート図において、Ｖｘ
、Ｖｙ、ＧＮＤ、ＣＬＫ、ＣＬＫＢ、Ｄ１、Ｑ、記憶ノード、Ｄ２（ＯＵＴ）、ＥＮ及び
ＲＤは、図３で説明した入出力信号及びノードの電位に対応する。また図６に示すタイミ
ングチャート図では、記憶回路１００が取り得る複数の状態について説明するため、期間
１乃至期間６の複数の期間に分けて示している。

なお、以下に示す図６の動作の説明では、各トランジスタの導電型を、図３に示した構成
として説明する。なお以下に示す動作の説明はこれに限定されず、各トランジスタの導通
状態が同じ動作となれば、適宜各トランジスタの導電性及び各制御信号の電位を設定する
ことができる。また図６の動作の説明において、各信号の初期状態の電位としてＬ信号が
保持されているものとして説明する。例えば記憶ノードの電位は、前の期間での状態によ
って決まるが、ここではＬ信号が保持されているものとして説明を行うこととする。

また各入出力信号は、高電源電位（ＶＤＤ、Ｈ信号）及び低電源電位（ＶＳＳ、Ｌ信号
）で表すことができる。

まず図６中の期間１の動作について説明する。期間１は記憶回路１００における揮発性
記憶部１０１がデータ信号Ｄの保持を行い、不揮発性記憶部１０２は記憶回路１００にお
けるデータ信号Ｄの記憶に関与しない通常動作である。期間１では、ＶｘをＨ信号とし、
ＶｘからのＨ信号により電源電圧が揮発性記憶部１０１及び不揮発性記憶部１０２に供給
される。また期間１では、ＶｙをＨ信号とし、ＶｙからのＨ信号により電源電圧がインバ
ータ回路１０４及び保護回路１０５に供給される。また期間１では、第１の制御信号ＥＮ
及び第２の制御信号ＲＤをＬ信号としている。記憶回路１００では、第２の制御信号ＲＤ
をＬ信号とすることで、揮発性記憶部１０１が第１のデータ信号Ｄ１の保持をする。図６
の期間１では、データ信号としてＬ信号を保持しており、クロック信号ＣＬＫの立ち上が
りに同期してｄａｔａＡを取り込み、クロック信号ＣＬＫの立ち下がりに同期して保持し
たｄａｔａＡをＱに出力する様子を表している。

図６中の期間２の動作について説明する。期間２は、記憶回路１００における揮発性記憶
部１０１のデータ信号Ｄを、不揮発性記憶部１０２の記憶ノードに退避させた後、各信号
の停止を行う期間となる。期間２の動作を電源電圧の停止動作と呼ぶ。期間２では、始め
にＶｘ及びＶｙをＨ信号とし、電源電圧が揮発性記憶部１０１及び不揮発性記憶部１０２
に供給した状態から第１の電源電圧端子Ｖｘからの電源電圧の供給及び第２の電源電圧端
子Ｖｙからの電源電圧の供給を停止するために、順に他の信号を停止していく。

まず期間２では、電源停止の停止動作とする場合、第１のデータ信号Ｄ１の供給を停止す
る（図６中、ｔ１）。第１のデータ信号Ｄ１の供給の停止後は、Ｈ信号またはＬ信号の電
源電位に基づく信号の供給は行わない不定状態（図６中、「Ｘ」で表記）となり、結果と
して消費電力を低下できる。なお第１のデータ信号Ｄ１の供給を停止する際、クロック信
号ＣＬＫが供給される配線をＨ信号の固定電位及び反転クロック信号ＣＬＫＢが供給され
る配線をＬ信号固定電位にしておき、揮発性記憶部１０１は第１のデータ信号Ｄ１による
ｄａｔａＡを第１の電源電圧端子Ｖｘからの電源電圧の供給が停止するまで保持する。

なお図６中、「Ｘ」で表記する不定状態の期間は、第２の電源電圧端子Ｖｙから高電源電
位ＶＤＤが供給される期間で第１のデータ信号Ｄ１が供給される配線を低電源電位ＶＳＳ
の固定電位となるＬ信号にしておき、第２の電源電圧端子Ｖｙから高電源電位ＶＤＤが供
給されない期間で第１のデータ信号Ｄ１が供給される配線へのＬ信号の供給を停止する構
成とすればよい。

第１のデータ信号Ｄ１の供給の停止とともに期間２では、第１の制御信号ＥＮをＨ信号に
切り替え、不揮発性記憶素子部１２１の第１のトランジスタ１３１を導通状態にする（図
６中、ｔ２）。そして、揮発性記憶部１０１に保持されたデータ信号ＤによるｄａｔａＡ
を不揮発性記憶部１０２の記憶ノードに退避させる。揮発性記憶部１０１に保持されたデ
ータ信号ＤによるｄａｔａＡを不揮発性記憶部１０２の記憶ノードに退避させた後は、第
１の制御信号ＥＮをＬ信号に切り替える。

次いで期間２では、第１の電源電圧端子Ｖｘへ供給される信号をＬ信号にして、揮発性記
憶部１０１及び不揮発性記憶部１０２への、グラウンド線ＧＮＤとの間の電源電圧の供給
を停止する（図６中、ｔ３）。第１の電源電圧端子Ｖｘからの電源電圧の供給の停止とと
もに、揮発性記憶部１０１の出力信号Ｑが不定状態となる。また第１の電源電圧端子Ｖｘ
からの電源電圧の供給の停止とともに、不揮発性記憶部１０２の出力信号ＯＵＴが不定状
態となる。前述の記憶ノードに保持したｄａｔａＡは保持され続ける。なお、このとき、
第１の電源電圧端子Ｖｘとは別に設けた第２の電源電圧端子ＶｙをＨ信号としておく。ま
た、クロック信号ＣＬＫより反転クロック信号ＣＬＫＢを生成するインバータ回路１０４
は、第２の電源電圧端子Ｖｙからの電源電圧により動作し、第１の電源電圧ＶｘをＬ信号
としてもクロック信号ＣＬＫが位相反転した反転クロック信号ＣＬＫＢを生成することが
できる。

なお本実施の形態では特に図示していないが、揮発性記憶部１０１が有するセレクタ回路
１０３への電源電圧の供給の停止も第１の電源電圧端子Ｖｘへの信号の切り替えとともに
行われることとなる。

第２の電源電圧端子Ｖｙからの電源電圧の供給の停止が、第１の電源電圧端子Ｖｘからの
電源電圧の供給の停止と同じタイミングで行われると、誤動作が生じてしまう。具体的に
は、クロック信号ＣＬＫを供給する配線側から、停止した電源電圧を供給する側の配線に
向けて電流が流れてしまうといった動作である。これを防ぐためにクロック信号ＣＬＫの
供給を先に停止してから電源電圧の供給を停止する構成もある。しかしながら、クロック
信号同期型の揮発性記憶部１０１を有する記憶回路では、先にクロック信号ＣＬＫを停止
すると、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢで動作が確定するアナログス
イッチ及びクロックドインバータ等の導通状態または非導通状態となる動作が不確定な状
態となる。したがって、この状態で電源電圧が供給されることは、保持したデータが破壊
されてしまうといった誤動作の原因になる。本実施の形態のクロック同期型の揮発性記憶
部から不揮発性記憶部へのデータ信号Ｄの退避を行う構成においては、前述の誤動作をな
くすことができ、且つ電源電圧の供給の停止の際、保護回路を介して流れてしまう電流を
なくすことができ、その分の消費電力を抑えることができる。

また、第２の電源電圧端子Ｖｙからの電源電圧の供給の停止が第１の電源電圧端子Ｖｘか
らの電源電圧の供給の停止と同じタイミングで行われると、インバータ回路１０４によっ
てクロック信号ＣＬＫから反転クロック信号ＣＬＫＢを生成することができなくなってし
まう。したがって、本実施の形態では、インバータ回路１０４を用いて反転クロック信号
ＣＬＫＢを生成する際に、第１の電源電圧端子Ｖｘからの電源電圧の供給を先に停止した
としても継続して反転クロック信号ＣＬＫＢを生成することができ、反転クロック信号Ｃ
ＬＫＢが供給されないことによる揮発性記憶部の誤動作を防止することができる。

次いで期間２では、クロック信号ＣＬＫの供給を停止する（図６中、ｔ４）。クロック信
号ＣＬＫの供給の停止後は、Ｈ信号またはＬ信号の電源電位に基づく信号の供給は行わな
い不定状態（図６中、「Ｘ」で表記）となり、結果として消費電力を低減できる。なおク
ロック信号ＣＬＫの供給の停止は、第１の電源電圧Ｖｘからの電源電圧の供給の停止の後
に行うため、揮発性記憶部１０１内の特にアナログスイッチの導通状態または非導通状態
となる動作が不確定な状態となることを回避することができる。

次いで期間２では、第２の電源電圧端子Ｖｙへ供給される信号をＬ信号にして、インバー
タ回路１０４及び保護回路１０５への、グラウンド線ＧＮＤとの間の電源電圧の供給を停
止する（図６中、ｔ５）。前述の記憶ノードに保持したｄａｔａＡは保持され続ける。

図６中の期間３の動作について説明する。期間３は、再び電源電圧の供給を再開して通常
動作をさせるまで、各信号の停止を行う期間となる。なお不揮発性記憶部１０２の記憶ノ
ードに退避させたデータ信号ＤによるｄａｔａＡは、期間３でも保持し続けることができ
る。

図６中の期間４の動作について説明する。期間４は、各信号を停止状態から再開させる期
間となる。期間４の動作を電源電圧の再開動作と呼ぶ。期間４では、不定状態にある各信
号を順に再開していく。

まず期間４では、第２の電源電圧端子Ｖｙへ供給される信号をＨ信号にして、インバータ
回路１０４及び保護回路１０５への、グラウンド線ＧＮＤとの間の電源電圧の供給を再開
する（図６中、ｔ６）。

次いで期間４ではクロック信号ＣＬＫの供給を再開する（図６中、ｔ７）。クロック信号
ＣＬＫの供給の再開は、不定状態からＨ信号の電源電位に基づく信号の供給を行うもので
ある。なおクロック信号ＣＬＫの供給の再開により、反転クロック信号ＣＬＫＢの供給も
再開することとなる。第１の電源電圧端子Ｖｘからの電源電圧の供給の再開よりも先にク
ロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの供給の再開を行うため、揮発性記憶部
１０１内のアナログスイッチ及びクロックドインバータ等の導通状態または非導通状態と
なる動作が不確定な状態となることを回避することができる。また、前の段階で第２の電
源電圧端子ＶｙをＨ信号にしているので、クロック信号の供給を再開したことによる保護
回路を介して流れる電流を抑えることができる。

期間４では、第１の電源電圧端子Ｖｘへ供給される信号をＨ信号にして、揮発性記憶部１
０１及び不揮発性記憶部１０２への、グラウンド線ＧＮＤとの間の電源電圧の供給を再開
する（図６中、ｔ８）。第１の電源電圧端子Ｖｘからの電源電圧の供給の再開とともに、
不揮発性記憶部１０２の出力信号ＯＵＴがＨ信号となる。なお第１のデータ信号Ｄ１が不
定状態のため、揮発性記憶部１０１の出力信号Ｑは不定状態となる。前述の記憶ノードに
保持したｄａｔａＡは保持され続ける。

なお本実施の形態では特に図示していないがセレクタ回路１０３への電源電圧の供給の再
開も第１の電源電圧端子Ｖｘへの信号の入力の切り替えとともに行われることとなる。

第２の電源電圧端子Ｖｙからの電源電圧の供給が第１の電源電圧端子Ｖｘからの電源電圧
の供給と同じタイミングで再開すると、誤動作が生じてしまう。具体的には、クロック信
号ＣＬＫを供給する配線側から、停止している電源電圧を供給する側の配線に向けて電流
が流れてしまうといった動作である。これを防ぐために電源電圧の供給を先に再開してか
らクロック信号ＣＬＫの供給を再開する構成もある。しかしながら、クロック信号同期型
の揮発性記憶部１０１を有する記憶回路では、先に記憶回路への電源電圧の供給を再開す
ると、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢで動作が確定するアナログスイ
ッチ及びクロックドインバータ等の導通状態または非導通状態となる動作が不確定な状態
のまま、電源電圧の供給をしてしまう。したがって、この状態でクロック信号による動作
が不確定なままで電源電圧が供給されることは、保持したデータが破壊されてしまうとい
った誤動作の原因になる。本実施の形態の不揮発性記憶部からクロック同期型の揮発性記
憶部へのデータ信号Ｄの復帰を行う構成においては、前述の誤動作をなくすことができ、
且つ電源電圧の供給の再開の際、保護回路を介して流れてしまう電流をなくすことができ
、その分の消費電力を抑えることができる。

また、第２の電源電圧端子Ｖｙからの電源電圧の供給が第１の電源電圧端子Ｖｘからの電
源電圧と同じタイミングで再開をすると、クロック信号ＣＬＫの供給よりも前にインバー
タ回路１０４より出力される信号が電源電圧の供給により得られてしまう状態となってし
まう。したがって、本実施の形態では、インバータ回路にクロック信号ＣＬＫを供給する
前に、第２の電源電圧端子Ｖｙからの電源電圧を供給しておき揮発性記憶部の誤動作を防
止するものである。

図６中の期間５の動作について説明する。期間５は、不揮発性記憶部１０２に退避させて
あるデータ信号ＤによるｄａｔａＡを揮発性記憶部１０１に復帰させる期間となる。期間
５の動作をデータ信号の復帰動作と呼ぶ。

期間５では、第２の制御信号ＲＤをＨ信号に切り替え、反転出力回路部１２２の第３のト
ランジスタ１３４を非導通状態、第４のトランジスタ１３５を導通状態にする（図６中、
ｔ９）。そして、不揮発性記憶部１０２の記憶ノードに保持されたデータ信号Ｄによるｄ
ａｔａＡを揮発性記憶部にセレクタ回路１０３を介して復帰させる。なおセレクタ回路は
、第２の制御信号ＲＤがＨ信号となることで第２のデータ信号Ｄ２を選択するように設計
すればよい。

図６中の期間６の動作について説明する。期間６は、第１のデータ信号Ｄ１の供給を再開
させて期間１での通常動作を再開する期間である。

図６中の期間６の動作について説明する。期間６はクロック信号ＣＬＫ及び反転クロック
信号ＣＬＫＢを所定の周波数によって発振される交流信号にした上で、クロック信号ＣＬ
Ｋの立ち下がりに同期して期間５で復帰させたｄａｔａＡを出力信号Ｑとして出力する。
そして次の第１のデータ信号Ｄ１であるｄａｔａＢをデータ信号Ｄとして揮発性記憶部１
０１に取り込み、クロック信号ＣＬＫの立ち下がりに同期して出力信号Ｑとしてｄａｔａ
Ｂを出力するものとなる。

以上が、記憶回路の駆動方法の説明である。

なお図３に示す記憶回路の回路図の一例では、揮発性記憶部１０１と不揮発性記憶部１０
２とを並べて配置し、揮発性記憶部１０１からデータ信号Ｄを読み出して不揮発性記憶部
１０２に退避させる構成について説明したが他の構成を取ることも可能である。一例とし
ては図１４に示すように揮発性記憶部１０１の内部に不揮発性記憶部１０２を設ける構成
を挙げることができる。

図１４に示す回路構成では、揮発性記憶部１０１と不揮発性記憶部１０２とを直列に接続
するように設けている。また図３に示す構成と異なり、不揮発性記憶部を制御するための
信号として第１の制御信号ＥＮのみを供給する構成としている。なお図１４に示す不揮発
性記憶部の構成は、図４で説明した第１のトランジスタ１３１、容量素子１３３の他、バ
ッファ回路１３６を有する構成を示している。バッファ回路１３６は図４で説明した第２
のトランジスタ１３２と同様に第１のトランジスタ１３１のソースまたはドレインの一方
と容量素子１３３の一方の電極とが接続されるノードでデータ信号を保持し、且つ供給さ
れる電源電圧に応じて保持されたデータ信号を出力するための回路である。

具体的な動作としては、通常動作時において、第１の制御信号ＥＮをＨ信号にしておき、
データ信号の退避時及び復帰時並びに電源電圧の供給を停止時にＬ信号とする。すなわち
通常動作時においては、第１のトランジスタ１３１を導通状態にして、第１のインバータ
回路３０２及び第１のクロックドインバータ３０３、並びに第２のインバータ回路３０５
及び第２のクロックドインバータ３０６による帰還ループを形成し、データ信号の保持を
行う。また、データ信号の退避時及び復帰時並びに電源電圧の供給を停止時において、第
１のトランジスタ１３１を非導通状態にして、第１のトランジスタ１３１のソースまたは
ドレインの一方と容量素子１３３の一方の電極とが接続されるノードでの、データ信号の
保持を行う。

なお図１４に示す不揮発性記憶部１０２以外の構成については、図３での説明と同様であ
る。そのため、揮発性記憶部１０１及び不揮発性記憶部１０２に電源電圧を供給するため
の第１の電源電圧端子Ｖｘと、保護回路１０５に電源電圧を供給するための第２の電源電
圧端子Ｖｙとを別に設けることで図３に示す回路構成と同様に、誤動作をなくすことがで
き、且つ電源電圧の供給の停止及び再開の際、保護回路を介して流れてしまう電流をなく
すことができ、その分の消費電力を抑えることができる。

本発明の記憶回路では、揮発性記憶部から不揮発性記憶部へのデータ信号Ｄの退避及び
不揮発性記憶部から揮発性記憶部への復帰を行う構成においては、誤動作をなくすことが
でき、且つ電源電圧の供給の停止及び再開の際、保護回路を介して流れてしまう電流をな
くすことができ、その分の消費電力を抑えることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、実施の形態１で示した記憶回路を複数用いる構成について説明する
。

図７（Ａ）に、本実施の形態における記憶回路の構成を一例として示す。図７（Ａ）に
示す記憶回路は、高電源電位ＶＤＤ及び低電源電位ＶＳＳが供給されるインバータ回路４
０１と、記憶回路４０２を複数有する記憶回路群４０３とを有している。具体的に、各記
憶回路４０２には、実施の形態１に記載されている構成を有する記憶回路１００を用いる
ことができる。記憶回路群４０３が有する各記憶回路４０２には、インバータ回路４０１
を介して、第１の電源電圧Ｖｘを印加するための高電源電位ＶＤＤまたは低電源電位ＶＳ
Ｓが入力されている。さらに、記憶回路群４０３が有する各記憶回路４０２には、信号Ｉ
Ｎの電位と、低電源電位ＶＳＳが与えられている。

図７（Ａ）でインバータ回路４０１は、制御信号ＳｉｇＡにより高電源電位ＶＤＤまた
は低電源電位ＶＳＳの出力の切り替えが制御される。なお上記実施の形態で説明した第１
の電源電圧端子Ｖｘ及び第２の電源電圧端子Ｖｙとしては、異なるタイミングで高電源電
位ＶＤＤまたは低電源電位ＶＳＳの出力の切り替えを行うように別の配線を用いて電源電
圧の供給を行うこととなる。

また、図７（Ａ）では、記憶回路群４０３が有する各記憶回路４０２の一方の電源端子
は低電源電位ＶＳＳに固定され、他方の電源端子は制御信号ＳｉｇＡにより選択された高
電源電位ＶＤＤまたは低電源電位ＶＳＳが入力されているが、図７（Ｂ）では、一方の電
源端子は高電源電位ＶＤＤに固定され、他方の電源端子は制御信号ＳｉｇＡにより選択さ
れた高電源電位ＶＤＤまたは低電源電位ＶＳＳが入力されている。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、実施の形態１で示した記憶回路を用いた信号処理装置の構成につい
て説明する。

図８に、本発明の一態様に係る信号処理装置の一例を示す。信号処理装置は、一または
複数の演算装置と、一または複数の記憶回路とを少なくとも有する。具体的に、図８に示
す信号処理装置１５０は、演算装置１５１、演算装置１５２、記憶回路１５３、記憶回路
１５４、記憶回路１５５、制御装置１５６、電源制御回路１５７を有する。

演算装置１５１、演算装置１５２は、単純な論理演算を行う論理回路をはじめ、加算器
、乗算器、さらには各種演算装置などを含む。そして、記憶回路１５３は、演算装置１５
１における演算処理の際に、データ信号を一時的に保持するレジスタとして機能する。記
憶回路１５４は、演算装置１５２における演算処理の際に、データ信号を一時的に保持す
るレジスタとして機能する。

また、記憶回路１５５はメインメモリとして用いることができ、制御装置１５６が実行
するプログラムをデータ信号として記憶する、或いは演算装置１５１、演算装置１５２か
らのデータ信号を記憶することができる。

制御装置１５６は、信号処理装置１５０が有する演算装置１５１、演算装置１５２、記
憶回路１５３、記憶回路１５４、記憶回路１５５の動作を統括的に制御する回路である。
なお、図８では、制御装置１５６が信号処理装置１５０の一部である構成を示しているが
、制御装置１５６は信号処理装置１５０の外部に設けられていても良い。

実施の形態１で示した記憶回路を記憶回路１５３、記憶回路１５４、記憶回路１５５に
用いることで、記憶回路１５３、記憶回路１５４、記憶回路１５５への電源電圧の供給を
停止しても、データ信号を保持することができる。よって、信号処理装置１５０全体への
電源電圧の供給を停止し、消費電力を抑えることができる。或いは、記憶回路１５３、記
憶回路１５４、または記憶回路１５５のいずれか一つまたは複数への電源電圧の供給を停
止し、信号処理装置１５０の消費電力を抑えることができる。また、電源電圧の供給を再
開した後、短時間で電源供給停止前の状態に復帰することができる。

また、記憶回路への電源電圧の供給が停止されるのに合わせて、当該記憶回路とデータ
信号のやり取りを行う演算装置または制御回路への、電源電圧の供給を停止するようにし
ても良い。例えば、演算装置１５１と記憶回路１５３において、動作が行われない場合、
演算装置１５１及び記憶回路１５３への電源電圧の供給を停止するようにしても良い。

また、電源制御回路１５７は、信号処理装置１５０が有する演算装置１５１、演算装置
１５２、記憶回路１５３、記憶回路１５４、記憶回路１５５、制御装置１５６へ供給する
電源電圧の大きさを制御する。そして、電源電圧の供給を停止する場合、電源電圧の供給
の停止は、電源制御回路１５７で行われる構成でも良いし、演算装置１５１、演算装置１
５２、記憶回路１５３、記憶回路１５４、記憶回路１５５、制御装置１５６のそれぞれで
行われる構成でも良い。

なお、メインメモリである記憶回路１５５と、演算装置１５１、演算装置１５２、制御
装置１５６の間に、キャッシュメモリとして機能する記憶回路を設けても良い。キャッシ
ュメモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信
号処理を高速化させることができる。キャッシュメモリとして機能する記憶回路にも、上
述した記憶回路を用いることで、信号処理装置１５０の消費電力を抑えることができる。
また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することがで
きる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、本発明の一態様に係る信号処理装置の一つである、ＣＰＵの構成に
ついて説明する。

図９に、本実施の形態のＣＰＵの構成を示す。図９に示すＣＰＵは、基板９９００上に
、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・
Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍ
ｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ
・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９
０９、ＲＯＭ・Ｉ／Ｆ９９２０と、を主に有している。なお、ＡＬＵはＡｒｉｔｈｍｅｔ
ｉｃ ｌｏｇｉｃ ｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフェースであり、Ｒ
ＯＭ・Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９９０９及びＲＯＭ・Ｉ／Ｆ９９
２０は、別チップに設けても良い。勿論、図９に示すＣＰＵは、その構成を簡略化して示
した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

Ｂｕｓ・Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ
・Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅ
ｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・
Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力さ
れる。

ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔ
ｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡ
ＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を
生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプロ
グラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマ
スク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、
Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ
９９０６の読み出しや書き込みを行なう。

またＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ・Ｃｏ
ｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔ
ｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅ
ｒ９９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎ
ｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ
２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に
入力する。

本実施の形態のＣＰＵでは、Ｒｅｇｉｓｔｅｒ９９０６に、上記実施の形態で示した構
成を有する記憶回路が設けられている。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０
７は、ＡＬＵ９９０１からの指示に従い、Ｒｅｇｉｓｔｅｒ９９０６が有する記憶回路に
おいて、揮発性記憶部１０１によるデータ信号の保持を行うか、不揮発性記憶部１０２に
よるデータ信号の保持を行うかを選択する。インバータ回路の帰還ループによるデータ信
号の保持が選択されている場合、Ｒｅｇｉｓｔｅｒ９９０６内の記憶回路への電源電圧の
供給が行われる。容量素子におけるデータ信号の保持が選択されている場合、Ｒｅｇｉｓ
ｔｅｒ９９０６内の記憶回路への電源電圧の供給を停止することができる。

この様にして、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合におい
てもデータ信号を保持することが可能であり、消費電力の低減を行うことができる。具体
的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への
情報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を
低減することができる。

本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理装置はＣＰＵに
限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用
可能である。

本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。

（実施の形態５）
図４（Ａ）に示した不揮発性記憶部１０２において、チャネルがシリコンに形成される
場合における第２のトランジスタ１３２と、チャネルが酸化物半導体層に形成される第１
のトランジスタ１３１と、容量素子１３３とを例に挙げて、記憶回路１００の作製方法に
ついて説明する。

図１０（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体基板から
分離された半導体膜７０２とを形成する。

基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の
加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００に
は、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラ
ミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場
合には、歪み点が７３０℃以上のものを用いると良い。

また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて
、以下、第２のトランジスタ１３２の作製方法について説明する。なお、具体的な単結晶
の半導体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基
板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基
板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化
層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオ
ンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１
が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り
合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部
に、１Ｎ／ｃｍ^２以上５００Ｎ／ｃｍ^２以下、好ましくは１１Ｎ／ｃｍ^２以上２０Ｎ／ｃ
ｍ^２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１
とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行う
ことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。
その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分
離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上
記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を
形成することができる。

半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなど
のｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与す
る不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、パター
ニングする前の半導体膜に対して行っても良いし、パターニング後に形成された半導体膜
７０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボ
ンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調
整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニン
グ前の半導体膜に対して、又はパターニングにより形成された半導体膜７０２に対しても
行っても良い。

なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発
明はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された
多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により
結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒
元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを
組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる
場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元
素を用いる結晶化法、９５０℃程度の高温アニール法を組み合わせた結晶化法を用いても
良い。

次に、図１０（Ｂ）に示すように、半導体膜７０２を用いて半導体層７０４を形成する
。そして、半導体層７０４上にゲート絶縁膜７０３を形成する。

ゲート絶縁膜７０３は、一例としては、プラズマＣＶＤ法またはスパッタリング法など
を用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アル
ミニウムまたは酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ
_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ
＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０
、ｙ＞０））等を含む膜を、単層で、または積層させることで、形成することができる。

なお、本明細書において酸化窒化物は、その組成として、窒素よりも酸素の含有量が多
い物質であり、また、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い物
質を意味する。

ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎ
ｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて
、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。

次いで、図１０（Ｃ）に示すように、ゲート電極７０７を形成する。

ゲート電極７０７は、導電膜を形成した後、該導電膜を所定の形状に加工（パターニン
グ）することで、形成することができる。上記導電膜の形成にはＣＶＤ法、スパッタリン
グ法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔ
ａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ
）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を
主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導
体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体
を用いて形成しても良い。

なお、本実施の形態ではゲート電極７０７を単層の導電膜で形成しているが、本実施の
形態はこの構成に限定されない。ゲート電極７０７は積層された複数の導電膜で形成され
ていても良い。

２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタ
ングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒
化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げら
れる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の
工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜
の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪
素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素と
タングステンシリサイド等も用いることができる。

３つの導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデ
ン膜の積層構造を採用するとよい。

また、ゲート電極７０７に酸化インジウム、酸化インジウム酸化スズ、酸化インジウム
酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガ
リウム等の透光性を有する酸化物導電膜を用いることもできる。

なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７を形成しても
良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定
のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。

また、ゲート電極７０７は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏ
ｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件
（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の
電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチング
することができる。また、テーパー形状は、マスクの形状によっても角度等を制御するこ
とができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩
化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又
は酸素を適宜用いることができる。

次に、図１０（Ｄ）に示すように、ゲート電極７０７をマスクとして一導電性を付与す
る不純物元素を半導体層７０４に添加することで、ゲート電極７０７と重なるチャネル形
成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７０９とが、半導
体層７０４に形成される。

本実施の形態では、半導体層７０４にｐ型を付与する不純物元素（例えばボロン）を添
加する場合を例に挙げる。

次いで、図１１（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０７を覆うよ
うに、絶縁膜７１２、絶縁膜７１３を形成する。具体的に、絶縁膜７１２、絶縁膜７１３
は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化ア
ルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１２、絶縁膜７１
３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因す
る容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７１２、絶縁膜７
１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度
の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低
減することが可能である。

本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪
素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７上に絶縁膜７
１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲート電極７０７上
に絶縁膜を１層だけ形成していても良いし、３層以上の複数の絶縁膜を積層するように形
成していても良い。

次いで、図１１（Ｂ）に示すように、絶縁膜７１３にＣＭＰ（化学的機械研磨）処理や
エッチング処理を行うことにより、絶縁膜７１３の上面を平坦化させる。なお、後に形成
される第１のトランジスタ１３１の特性を向上させるために、絶縁膜７１３の表面は可能
な限り平坦にしておくことが好ましい。

以上の工程により、第２のトランジスタ１３２を形成することができる。

次いで、第１のトランジスタ１３１の作製方法について説明する。まず、図１１（Ｃ）
に示すように、絶縁膜７１３上に酸化物半導体層７１６を形成する。

酸化物半導体層７１６は、絶縁膜７１３上に形成した酸化物半導体膜を所望の形状に加
工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００
ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下
とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成
膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、
又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成する
ことができる。

なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、絶縁膜７１３の表面に付着している塵埃を除去する
ことが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下
で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質す
る方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また
、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴ
ン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。

酸化物半導体には、上述したような、四元系の金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚ
ｎ系酸化物や、三元系の金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ
系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系
酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、二元系の金属酸化物であるＩｎ−Ｚｎ系酸化物、
Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、
Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物や、酸化インジウム、酸化錫、酸化亜鉛などを
用いることができる。

本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含む
ターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物
半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属
の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、又はＩ
ｎ：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、Ｉｎ、Ｇａ
、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上
１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導
体膜は緻密な膜となる。

本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水
分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用い
て酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好まし
くは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、
成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタ
リングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空
ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリ
メーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコ
ールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気する
と、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原
子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれ
る不純物の濃度を低減できる。

成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐ
ａ、直流（ＤＣ）電源電力０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が
適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減で
き、膜厚分布も均一となるために好ましい。

また、スパッタリング装置の処理室のリークレートを１×１０^−１０Ｐａ・ｍ^３／秒以
下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカ
リ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述し
た吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子
、水、水酸基、または水素化物等の不純物の逆流を低減することができる。

また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入す
るアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することが
できる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナ
トリウム、カリウム等のアルカリ金属の濃度を低減することができる。

なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために
、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１
３までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの
不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００
℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手
段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。ま
た、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電膜７１９、導電
膜７２０まで形成した基板７００にも同様に行ってもよい。

なお、酸化物半導体層７１６を形成するためのエッチングは、ドライエッチングでもウ
ェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチング
ガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ_２）、三塩化硼素（ＢＣ
ｌ_３）、四塩化珪素（ＳｉＣｌ_４）、四塩化炭素（ＣＣｌ_４）など）が好ましい。また、
フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ_４）、六弗化硫黄（ＳＦ_６）
、三弗化窒素（ＮＦ_３）、トリフルオロメタン（ＣＨＦ_３）など）、臭化水素（ＨＢｒ）
、酸素（Ｏ_２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添
加したガス、などを用いることができる。

ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃ
ｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘
導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできる
ように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加され
る電力量、基板側の電極温度等）を適宜調節する。

ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、ク
エン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７
Ｎ（関東化学社製）を用いる。

酸化物半導体層７１６を形成するためのレジストマスクをインクジェット法で形成して
もよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため
、製造コストを低減できる。

なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層７１６及び絶
縁膜７１２及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好
ましい。

なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（
水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しや
すいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物
半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸
化物半導体層７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、
酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法
）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下
、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導
体層７１６に加熱処理を施す。

酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体層７１６中の水分又は水
素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４０
０℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以
上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱
水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。

本実施の形態では、加熱処理装置の一つである電気炉を用いる。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、ア
ルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性
気体が用いられる。

加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は
水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウ
ム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは
７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下）とすることが好ましい。

なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含ま
れていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ
石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体
の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６
２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体
を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成
する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化
物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ^＋となる。
また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を
分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向
にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化
が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジス
タの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合に
おいて顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０^１８／ｃｍ^３以下
、より好ましくは１×１０^１７／ｃｍ^３以下である場合には、上記不純物の濃度を低減す
ることが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１
０^１６／ｃｍ^３以下、好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１
５／ｃｍ^３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５／ｃｍ^３以下
、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×
１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。

以上の工程により、酸化物半導体層７１６中の水素の濃度を低減し、高純度化すること
ができる。それにより酸化物半導体層の安定化を図ることができる。また、ガラス転移温
度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体
層を形成することができる。このため、大面積基板を用いてトランジスタを作製すること
ができ、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸
化物半導体層を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製
することができる。上記加熱処理は、酸化物半導体層の成膜以降であれば、いつでも行う
ことができる。

なお、酸化物半導体層は非晶質であっても良いが、結晶性を有していても良い。結晶性
を有する酸化物半導体層としては、ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅ
ｄ Ｃｒｙｓｔａｌ：ＣＡＡＣとも呼ぶ）を含む酸化物であっても、トランジスタの信頼
性を高めるという効果を得ることができるので、好ましい。

具体的に、ＣＡＡＣは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形
、六角形、正三角形、または正六角形の原子配列を有する。なおかつ、ＣＡＡＣは、ｃ軸
方向に垂直な方向から見て、金属原子が層状に配列した相、または、金属原子と酸素原子
が層状に配列した相を、含む。

ＣＡＡＣは、非晶質のみの酸化物半導体と比較して、金属と酸素の結合が秩序化してい
る。すなわち、酸化物半導体が非晶質のみの場合は、個々の金属原子によって金属原子に
配位している酸素原子の数が異なることも有り得るが、ＣＡＡＣでは金属原子に配位して
いる酸素原子の数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子
（水素イオンを含む）やアルカリ金属原子の脱着による電荷の移動や不安定性を減少させ
る効果がある。

従って、ＣＡＡＣで構成された酸化物半導体膜を用いてトランジスタを作製することで
、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じ
る、トランジスタの閾値電圧の変化量を、低減することができる。よって、安定した電気
的特性を有するトランジスタを作製することができる。

ＣＡＡＣで構成された酸化物半導体は、スパッタ法によっても作製することができる。
スパッタ法によってＣＡＡＣを得るには酸化物半導体の堆積初期段階において六方晶の結
晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすること
が肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ
〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃
、更に好適には２５０℃〜３００℃にすると好ましい。

また、ＣＡＡＣで構成された酸化物半導体をスパッタ法を用いて成膜する場合には、雰
囲気中の酸素ガス比が高い方が好ましい。例えば、アルゴン及び酸素の混合ガス雰囲気中
でスパッタ法を行う場合には、酸素ガス比を３０％以上とすることが好ましく、４０％以
上とすることがより好ましい。雰囲気中からの酸素の補充によって、ＣＡＡＣの結晶化が
促進されるからである。

また、スパッタ法を用いてＣＡＡＣで構成された酸化物半導体を成膜する場合には、Ｃ
ＡＡＣで構成された酸化物半導体膜が成膜される基板を１５０℃以上に加熱しておくこと
が好ましく、１７０℃以上に加熱しておくことがより好ましい。基板温度の上昇に伴って
、ＣＡＡＣの結晶化が促進されるからである。

また、ＣＡＡＣで構成された酸化物半導体に対して、窒素雰囲気中又は真空中において
熱処理を行った後には、酸素雰囲気中又は酸素と他のガスとの混合雰囲気中において熱処
理を行うことが好ましい。先の熱処理で生じる酸素欠損を後の熱処理における雰囲気中か
らの酸素供給によって復元することができるからである。

また、ＣＡＡＣで構成された酸化物半導体が成膜される膜表面（被成膜面）は平坦であ
ることが好ましい。ＣＡＡＣで構成された酸化物半導体は、当該被成膜面に概略垂直とな
るｃ軸を有するため、当該被成膜面に存在する凹凸は、ＣＡＡＣで構成された酸化物半導
体における結晶粒界の発生を誘発することになるからである。よって、ＣＡＡＣで構成さ
れた酸化物半導体が成膜される前に当該被成膜表面に対して化学機械研磨（Ｃｈｅｍｉｃ
ａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などの平坦化処理を行うこ
とが好ましい。また、当該被成膜面の平均ラフネスは、０．５ｎｍ以下であることが好ま
しく、０．３ｎｍ以下であることがより好ましい。

次いで、図１２（Ａ）に示すように、ゲート電極７０７と接し、なおかつ酸化物半導体
層７１６とも接する導電膜７１９と、酸化物半導体層７１６と接する導電膜７２０とを形
成する。導電膜７１９及び導電膜７２０は、ソース電極又はドレイン電極として機能する
。

具体的に、導電膜７１９及び導電膜７２０は、ゲート電極７０７及び絶縁膜７１３を覆
うようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工（
パターニング）することで、形成することができる。

導電膜７１９及び導電膜７２０となる導電膜は、アルミニウム、クロム、銅、タンタル
、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする
合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅な
どの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステン
などの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱
性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融
点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム
、スカンジウム、イットリウム等を用いることができる。

また、導電膜７１９及び導電膜７２０となる導電膜は、単層構造でも、２層以上の積層
構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜
上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜
を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍ
ｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下
層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上
層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜７１９及び導電膜
７２０に用いることで、酸化膜である絶縁膜と、導電膜７１９及び導電膜７２０との密着
性を高めることができる。

また、導電膜７１９及び導電膜７２０となる導電膜としては、導電性の金属酸化物で形
成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化
インジウム酸化スズ、酸化インジウム酸化亜鉛又は前記金属酸化物材料にシリコン若しく
は酸化シリコンを含ませたものを用いることができる。

導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持た
せることが好ましい。

なお、導電膜のエッチングの際に、酸化物半導体層７１６がなるべく除去されないよう
にそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化
物半導体層７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成さ
れることもある。

本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水
を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすること
ができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水と
を、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ_２）、塩
化硼素（ＢＣｌ_３）などを含むガスを用いて、導電膜をドライエッチングしても良い。

なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透
過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用
いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複
数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができる
ため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、
一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジス
トマスクを形成することができる。よって露光マスク数を削減することができ、対応する
フォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。

また、酸化物半導体層７１６と、ソース電極又はドレイン電極として機能する導電膜７
１９及び導電膜７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電
膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含む
ものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化
物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛
ガリウムなどを適用することができる。

例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと
、導電膜７１９及び導電膜７２０を形成するためのパターニングとを一括で行うようにし
ても良い。

ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導
体層７１６と導電膜７１９及び導電膜７２０の間の抵抗を下げることができるので、トラ
ンジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域とし
て機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。

次いで、Ｎ_２Ｏ、Ｎ_２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても
良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水などを
除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。

なお、プラズマ処理を行った後、図１２（Ｂ）に示すように、導電膜７１９及び導電膜
７２０と、酸化物半導体層７１６とを覆うように、ゲート絶縁膜７２１を形成する。そし
て、ゲート絶縁膜７２１上において、酸化物半導体層７１６と重なる位置にゲート電極７
２２を形成し、導電膜７１９と重なる位置に導電膜７２３を形成する。

ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形
成することが可能である。なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極
力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で
構成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導
体層７１６へ侵入し、又は水素が酸化物半導体層７１６中の酸素を引き抜き、酸化物半導
体層７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。
よって、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水
素を用いないことが重要である。上記ゲート絶縁膜７２１には、バリア性の高い材料を用
いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜
、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の
積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜など
の絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層７１６に近い側に形成す
る。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１９及び導電膜７２０
及び酸化物半導体層７１６と重なるように、バリア性の高い絶縁膜を形成する。バリア性
の高い絶縁膜を用いることで、酸化物半導体層７１６内、ゲート絶縁膜７２１内、或いは
、酸化物半導体層７１６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が
入り込むのを防ぐことができる。また、酸化物半導体層７１６に接するように窒素の比率
が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料
を用いた絶縁膜が直接酸化物半導体層７１６に接するのを防ぐことができる。

本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッ
タ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜
７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の
形態では１００℃とする。

なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒
素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましく
は２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水
の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下で
あることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加
熱処理を行う。或いは、導電膜７１９及び導電膜７２０を形成する前に、水分又は水素を
低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間のＲ
ＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理が
施されることによって、酸化物半導体層７１６に対して行った先の加熱処理により、酸化
物半導体層７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物半
導体層７１６に酸素が供与される。そして、酸化物半導体層７１６に酸素が供与されるこ
とで、酸化物半導体層７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成
比を満たすことが可能である。酸化物半導体層７１６には、化学量論的組成比を超える量
の酸素が含まれていることが好ましい。その結果、酸化物半導体層７１６をｉ型に近づけ
ることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の
向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１の
形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電
膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半
導体層７１６をｉ型に近づけることができる。

また、酸素雰囲気下で酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体に
酸素を添加し、酸化物半導体層７１６中においてドナーとなる酸素欠損を低減させても良
い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５
０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素など
が含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（
９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の
不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体層７１６に
酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５Ｇ
Ｈｚのマイクロ波でプラズマ化した酸素を酸化物半導体層７１６に添加すれば良い。

また、ゲート電極７２２及び導電膜７２３は、ゲート絶縁膜７２１上に導電膜を形成し
た後、該導電膜をパターニングすることで形成することができる。ゲート電極７２２及び
導電膜７２３は、ゲート電極７０７、或いは導電膜７１９及び導電膜７２０と同様の材料
を用いて形成することが可能である。

ゲート電極７２２及び導電膜７２３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１０
０ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッ
タ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングによ
り所望の形状に加工（パターニング）することで、ゲート電極７２２及び導電膜７２３を
形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスク
をインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減でき
る。

以上の工程により、第１のトランジスタ１３１が形成される。

なお、ゲート絶縁膜７２１を間に挟んで導電膜７１９と導電膜７２３とが重なる部分が
、容量素子１３３に相当する。

また、第１のトランジスタ１３１はシングルゲート構造のトランジスタを用いて説明し
たが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形
成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。

なお、酸化物半導体層７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜
７２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良
い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料
は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、
酸化物半導体層との界面の状態を良好に保つことができる。

第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを
意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニ
ウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化
アルミニウムガリウムは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子
％）が多く、酸化ガリウムアルミニウムは、ガリウムの含有量（原子％）がアルミニウム
の含有量（原子％）以上である。

例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜
に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保
つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設ける
ことにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減すること
ができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同
様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜
を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特
性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という
点においても好ましい。

また、酸化物半導体層７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ド
ープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい
。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸
素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、
酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる
。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。

例えば、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素
雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ_２Ｏ
_Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。

また、酸化物半導体層７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸
素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡ
ｌ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。

また、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化ア
ルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うこ
とにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａ_ＸＡｌ
_２−ＸＯ_３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。

酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁
膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接するこ
とにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、又は
酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化又は
ｉ型に限りなく近くすることができる。

なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層７１６
に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちら
か一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比よ
り酸素が多い領域を有する絶縁膜を、酸化物半導体層７１６に接する絶縁膜の、上層及び
下層に位置する絶縁膜に用い、酸化物半導体層７１６を挟む構成とすることで、上記効果
をより高めることができる。

また、酸化物半導体層７１６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成
元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例え
ば、上層と下層とも、組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし
ても良いし、上層と下層の一方を組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガ
リウムとし、他方を組成がＡｌ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムと
しても良い。

また、酸化物半導体層７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域
を有する絶縁膜の積層としても良い。例えば、酸化物半導体層７１６の上層に組成がＧａ
_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａ_ＸＡｌ
_２−ＸＯ_３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニ
ウムガリウム）を形成してもよい。なお、酸化物半導体層７１６の下層を、化学量論的組
成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層７１６の
上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層とし
ても良い。

次に、図１２（Ｃ）に示すように、ゲート絶縁膜７２１、ゲート電極７２２を覆うよう
に、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを用いて形成す
ることができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリ
ウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。な
お、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を
用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線や電極などの
間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実
施の形態では、絶縁膜７２４を単層構造としているが、本発明の一態様はこれに限定され
ず、２層以上の積層構造としても良い。

次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部７２５を形成し、導電膜７２０の一
部を露出させる。その後、絶縁膜７２４上に、上記開口部７２５において導電膜７２０と
接する配線７２６を形成する。

配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をパタ
ーニングすることによって形成される。また、導電膜の材料としては、アルミニウム、ク
ロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した
元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム
、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料
を用いてもよい。

より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を
薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口部７２５
に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶ
Ｄ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部
電極など（ここでは導電膜７２０）との接触抵抗を低減させる機能を有する。また、アル
ミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバ
リア膜を形成した後に、メッキ法により銅膜を形成してもよい。

ここで、導電膜７２０と配線７２６とを接続させる場合について説明する。この場合、
導電膜７２０を形成した後、ゲート絶縁膜７２１及び絶縁膜７２４において、下部の開口
部と重畳する領域に開口部を形成し、配線７２６を形成することになる。

次に、配線７２６を覆うように絶縁膜７２７を形成する。上述した一連の工程により、
記憶回路を作製することができる。

なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜７１９及
び導電膜７２０が、酸化物半導体層７１６の後に形成されている。よって、図１２（Ｂ）
に示すように、上記作製方法によって得られる第１のトランジスタ１３１は、導電膜７１
９及び導電膜７２０が、酸化物半導体層７１６の上に形成されている。しかし、第１のト
ランジスタ１３１は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導
体層７１６の下、すなわち、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間
に設けられていても良い。

図１３に、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０
が、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられている場合の
、第１のトランジスタ１３１の断面図を示す。図１３に示す第１のトランジスタ１３１は
、絶縁膜７１３を形成した後に導電膜７１９及び導電膜７２０の形成を行い、次いで酸化
物半導体層７１６の形成を行うことで、得ることができる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態６）
本実施の形態では、実施の形態５において酸化物半導体層に用いた、ｃ軸配向し、かつ
ａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸
においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面に
おいてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ
Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する
。

ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から
見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直
な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む
酸化物をいう。

ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、Ｃ
ＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を
明確に判別できないこともある。

ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡ
Ｃを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面
、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する
個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、Ｃ
ＡＡＣの表面などに垂直な方向）を向いていてもよい。

ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であ
ったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であっ
たりする。

このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直
な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察
すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められ
る結晶を挙げることもできる。

ＣＡＡＣに含まれる結晶構造の一例について図１５乃至図１７を用いて詳細に説明する
。なお、特に断りがない限り、図１５乃至図１７は上方向をｃ軸方向とし、ｃ軸方向と直
交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合
の上半分、下半分をいう。また、図１５において、丸で囲まれたＯは４配位のＯを示し、
二重丸で囲まれたＯは３配位のＯを示す。

図１５（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下
４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素
原子のみ示した構造を小グループと呼ぶ。図１５（Ａ）の構造は、八面体構造をとるが、
簡単のため平面構造で示している。なお、図１５（Ａ）の上半分および下半分にはそれぞ
れ３個ずつ４配位のＯがある。図１５（Ａ）に示す小グループは電荷が０である。

図１５（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下
３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いず
れもａｂ面に存在する。図１５（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位
のＯがある。また、Ｉｎも５配位をとるため、図１５（Ｂ）に示す構造をとりうる。図１
５（Ｂ）に示す小グループは電荷が０である。

図１５（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する
構造を示す。図１５（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配
位のＯがある。または、図１５（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個
の４配位のＯがあってもよい。図１５（Ｃ）に示す小グループは電荷が０である。

図１５（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する
構造を示す。図１５（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配
位のＯがある。図１５（Ｄ）に示す小グループは電荷が＋１となる。

図１５（Ｅ）に、２個のＺｎを含む小グループを示す。図１５（Ｅ）の上半分には１個
の４配位のＯがあり、下半分には１個の４配位のＯがある。図１５（Ｅ）に示す小グルー
プは電荷が−１となる。

ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体
を大グループ（ユニットセルともいう。）と呼ぶ。

ここで、これらの小グループ同士が結合する規則について説明する。図１５（Ａ）に示
す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の
３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図１５（Ｂ）に示す５配位のＧａ
の上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個
の近接Ｇａを有する。図１５（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１
個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。

この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子
の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接
金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向に
ある近接金属原子の数の和は４になる。

従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配
位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合すること
ができる。その理由を以下に示す。

例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する
場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配
位の金属原子（Ｚｎ）のいずれかと結合することになる。

これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する
。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合し
て中グループを構成する。

図１６（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料の層構造を構成する中グループのモデル
図を示す。図１６（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図
１６（Ｃ）は、図１６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。

図１６（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示
し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸
枠の３として示している。同様に、図１６（Ａ）において、Ｉｎの上半分および下半分に
はそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１
６（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯが
あるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺ
ｎとを示している。

図１６（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上
から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ
上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがある
Ｚｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半
分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ
２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して
４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中
グループが複数結合して大グループを構成する。

ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．
６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（
４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従
って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成す
るためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図
１５（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含
む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消さ
れるため、層構造の合計の電荷を０とすることができる。

具体的には、図１６（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚ
ｎ−Ｏ系の結晶（Ｉｎ_２ＳｎＺｎ_３Ｏ_８）を得ることができる。なお、得られるＩｎ−Ｓ
ｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ_２ＳｎＺｎ_２Ｏ_７（ＺｎＯ）_ｍ（ｍは０または自然数。
）とする組成式で表すことができる。

また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、
三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ
−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−
Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−
Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓ
ｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ
−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−
Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚ
ｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａ
ｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、
Ｉｎ−Ｇａ系酸化物、などを用いた場合も同様である。

例えば、図１７（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料の層構造を構成する中グループ
のモデル図を示す。

図１７（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料の層構造を構成する中グループは
、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個
上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯ
が１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位の
Ｏを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成で
ある。この中グループが複数結合して大グループを構成する。

図１７（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１７（Ｃ）
は、図１７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。

ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、そ
れぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループ
は、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの
合計の電荷は常に０となる。

また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料の層構造を構成する中グループは、図１７（Ａ）に
示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わ
せた大グループも取りうる。

（実施の形態７）
本実施の形態では、トランジスタの特性について説明する。

酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度
は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因とし
ては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデ
ルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き
出せる。

半導体本来の移動度をμ_０、測定される電界効果移動度をμとし、半導体中に何らかの
ポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。

ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度であ
る。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルで
は、以下の式で表される。

ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体
の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃ_ｏｘは単位面積当た
りの容量、Ｖ_ｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半
導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉ_ｄは、以下の式となる。

ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである
。また、Ｖ_ｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。

数５の右辺はＶ_ｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）
、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度
Ｎが求められる。すなわち、トランジスタのＩ_ｄ―Ｖ_ｇ特性から、欠陥密度を評価できる
。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、
Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０^１２／ｃｍ^２程度である
。

このようにして求めた欠陥密度等をもとに数２および数３よりμ_０＝１２０ｃｍ^２／Ｖ
ｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ^２／
Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物
半導体の移動度μ_０は１２０ｃｍ^２／Ｖｓとなると予想できる。

ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によ
ってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離
れた場所における移動度μ_１は、以下の式で表される。

ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果
より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０^７ｃｍ／ｓ、Ｇ＝１
０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる
）と数６の第２項が増加するため、移動度μ_１は低下することがわかる。

半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動
度μ_２を計算した結果を図１８に示す。なお、計算にはシノプシス社製デバイスシミュレ
ーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギ
ャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト
、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定
して得られたものである。

さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６
電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電
率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖ_ｄは
０．１Ｖである。

図１８で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ^２／Ｖｓ以上のピーク
をつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する
。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａ
ｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。

このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の
特性を計算した結果を図１９乃至図２１に示す。なお、計算に用いたトランジスタの断面
構造を図２２に示す。

図２２に示すトランジスタは酸化物半導体層にｎ^＋の導電型を呈する半導体領域１１０
３ａ（不純物領域、ともいう。）および半導体領域１１０３ｃ（不純物領域、ともいう。
）を有する。半導体領域１１０３ａおよび半導体領域１１０３ｃの抵抗率は２×１０^−３
Ωｃｍとする。

図２２（Ａ）に示すトランジスタは、下地絶縁層１１０１と、下地絶縁層１１０１に埋
め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形
成される。トランジスタは半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟
まれ、チャネル形成領域となる真性の半導体領域１１０３ｂと、ゲート電極１１０５を有
する。ゲート電極１１０５の幅を３３ｎｍとする。

ゲート電極１１０５と半導体領域１１０３ｂの間には、ゲート絶縁膜１１０４を有し、
また、ゲート電極１１０５の両側面には側壁絶縁物１１０６ａおよび側壁絶縁物１１０６
ｂ、ゲート電極１１０５の上部には、ゲート電極１１０５と他の配線との短絡を防止する
ための絶縁物１１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１１
０３ａおよび半導体領域１１０３ｃに接して、ソース電極として機能する導電膜１１０８
ａおよびドレイン電極として機能する導電膜１１０８ｂを有する。なお、このトランジス
タにおけるチャネル幅を４０ｎｍとする。

図２２（Ｂ）に示すトランジスタは、下地絶縁層１１０１と、酸化アルミニウムよりな
る埋め込み絶縁物１１０２の上に形成され、半導体領域１１０３ａ、半導体領域１１０３
ｃと、それらに挟まれた真性の半導体領域１１０３ｂと、幅３３ｎｍのゲート電極１１０
５とゲート絶縁膜１１０４と側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂと絶縁物
１１０７と導電膜１１０８ａおよび導電膜１１０８ｂを有する点で図２２（Ａ）に示すト
ランジスタと同じである。

図２２（Ａ）に示すトランジスタと図２２（Ｂ）に示すトランジスタの相違点は、側壁
絶縁物１１０６ａおよび側壁絶縁物１１０６ｂの下の半導体領域の導電型である。図２２
（Ａ）に示すトランジスタでは、側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂの下
の半導体領域はｎ^＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃ
であるが、図２２（Ｂ）に示すトランジスタでは、真性の半導体領域１１０３ｂである。
すなわち、図２２（Ｂ）に示す半導体層において、半導体領域１１０３ａ（半導体領域１
１０３ｃ）とゲート電極１１０５がＬｏｆｆだけ重ならない領域ができている。この領域
をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように
、オフセット長は、側壁絶縁物１１０６ａ（側壁絶縁物１１０６ｂ）の幅と同じである。

その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバ
イスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図１９は
、図２２（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動
度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン
電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレ
イン電圧を＋０．１Ｖとして計算したものである。

図１９（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１９（Ｂ）は１０
ｎｍとしたものであり、図１９（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くな
るほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動
度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えるこ
とが示された。

図２０は、図２２（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５
ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依
存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧
を＋０．１Ｖとして計算したものである。図２０（Ａ）はゲート絶縁膜の厚さを１５ｎｍ
としたものであり、図２０（Ｂ）は１０ｎｍとしたものであり、図２０（Ｃ）は５ｎｍと
したものである。

また、図２１は、図２２（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆ
ｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電
圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン
電圧を＋０．１Ｖとして計算したものである。図２１（Ａ）はゲート絶縁膜の厚さを１５
ｎｍとしたものであり、図２１（Ｂ）は１０ｎｍとしたものであり、図２１（Ｃ）は５ｎ
ｍとしたものである。

いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピ
ーク値やオン電流には目立った変化が無い。

なお、移動度μのピークは、図１９では８０ｃｍ^２／Ｖｓ程度であるが、図２０では６
０ｃｍ^２／Ｖｓ程度、図２１では４０ｃｍ^２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加
するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット
長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかで
ある。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされ
る１０μＡを超えることが示された。

（実施の形態８）
本実施の形態では、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域
とするトランジスタについて説明する。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域とするトランジス
タは、該酸化物半導体膜を形成する際に基板を加熱して成膜すること、或いは酸化物半導
体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分と
は組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱するこ
とで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジス
タのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。

例えば、図２３は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル
幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトラン
ジスタの特性である。なお、Ｖ_ｄは１０Ｖとした。

図２３（Ａ）は、基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主
成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果
移動度は１８．８ｃｍ^２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ
、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させるこ
とが可能となる。

図２３（Ｂ）は、基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半
導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ^２／
Ｖｓｅｃが得られている。

電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱
処理をすることによって、さらに高めることができる。

図２３（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッ
タリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき
電界効果移動度は３４．５ｃｍ^２／Ｖｓｅｃが得られている。

基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り
込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、
酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよ
うに電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱
水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるた
めとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化
を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１
００ｃｍ^２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される
。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該
酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又は
その後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再
結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。

基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電
界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与し
ている。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物
半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトして
しまう傾向がある。

しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい
値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマ
リ・オフとなる方向に動き、このような傾向は図２３（Ａ）と図２３（Ｂ）の対比からも
確認することができる。

なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御すること
が可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタの
ノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚ
ｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。

意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上
、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトラン
ジスタのノーマリ・オフ化を図ることが可能となる。

また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバ
イアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０
℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０
Ｖ未満を得ることができる。

実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処
理を行った試料２のトランジスタに対してＢＴ試験を行った。

まず基板温度を２５℃とし、Ｖ_ｄｓを１０Ｖとし、トランジスタのＶ_ｇｓ−Ｉ_ｄｓ特性
の測定を行った。次に、基板温度を１５０℃とし、Ｖ_ｄｓを０．１Ｖとした。次に、ゲー
ト絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶ_ｇｓに２０Ｖを印加し、そ
のまま１時間保持した。次に、Ｖ_ｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖ_ｄｓ
を１０Ｖとし、トランジスタのＶ_ｇｓ−Ｉ_ｄｓ測定を行った。これをプラスＢＴ試験と呼
ぶ。

同様に、まず基板温度を２５℃とし、Ｖ_ｄｓを１０Ｖとし、トランジスタのＶ_ｇｓ−Ｉ
_ｄｓ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖ_ｄｓを０．１Ｖとした。次
に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶ_ｇｓに−２０Ｖ
を印加し、そのまま１時間保持した。次に、Ｖ_ｇｓを０Ｖとした。次に、基板温度２５℃
とし、Ｖ_ｄｓを１０Ｖとし、トランジスタのＶ_ｇｓ−Ｉ_ｄｓ測定を行った。これをマイナ
スＢＴ試験と呼ぶ。

試料１のプラスＢＴ試験の結果を図２４（Ａ）に、マイナスＢＴ試験の結果を図２４（
Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２５（Ａ）に、マイナスＢＴ試験
の結果を図２５（Ｂ）に示す。

試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞ
れ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナ
スＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった
。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信
頼性が高いことがわかる。

熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減
圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・
脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めるこ
とができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体
膜に注入する方法を適用しても良い。

酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすい
が、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生
成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子
間に存在する酸素であり、その酸素濃度は１×１０^１６／ｃｍ^３以上２×１０^２０／ｃｍ
^３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる
。

また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすること
で、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝
１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸
化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパ
タンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させ
ることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ
線回折により明確な回折ピークを観測することができる。

実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅ
ｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法
で測定した。

ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび
試料Ｂの作製方法を説明する。

脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した
。

Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ
（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］の
Ｉｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とし
た。このようにして作製した試料を試料Ａとした。

次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。
加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気
でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。

図２６に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピー
クが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄ
ｅｇに結晶由来のピークが観測された。

このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱す
ること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることが
できる。

この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜
中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物
半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それに
よってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化され
ることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値
の単位は、チャネル幅１μｍあたりの電流値を示す。

図２７に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を
示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００
／Ｔ）を横軸としている。

具体的には、図２７に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×
１０^−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０^−１９Ａ／μ
ｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０^−２１Ａ／μｍ）以下にす
ることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０^−１９Ａ／
μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０^−２０Ａ／μｍ）以下に、室温
において０．１ｚＡ／μｍ（１×１０^−２２Ａ／μｍ）以下にすることができる。

もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外
部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図
ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃
以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの
不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい
。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去する
ことができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度
が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。

また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂのトランジスタにお
いて、基板温度と電気的特性の関係について評価した。

測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏ
ｖが０μｍ、ｄＷが０μｍである。なお、Ｖ_ｄｓは１０Ｖとした。なお、基板温度は−４
０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジ
スタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜
に対する一対の電極のはみ出しをｄＷと呼ぶ。

図２８に、Ｉ_ｄｓ（実線）および電界効果移動度（点線）のＶ_ｇｓ依存性を示す。また
、図２９（Ａ）に基板温度としきい値電圧の関係を、図２９（Ｂ）に基板温度と電界効果
移動度の関係を示す。

図２９（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、
その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。

また、図２９（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる
。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ^２／Ｖｓ〜３２ｃｍ^２／Ｖｓであった
。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。

上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とする
トランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０
ｃｍ^２／Ｖｓｅｃ以上、好ましくは４０ｃｍ^２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ
^２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。

例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧
１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に
求められる温度範囲においても、十分な電気的特性を確保することができる。このような
特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジ
スタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現す
ることができる。

本実施例では、上記実施の形態で説明した信号処理装置の写真、実際の測定した電源電圧
の供給を停止または再開した際の波形図、及び素子及び信号のスペックについて説明する
。

図３０には、実際に作製した信号処理装置の写真である。寸法は、縦４．５ｍｍ、横３．
３ｍｍである。

図３１は、電源電圧の供給を停止及び再開に伴う、電源電圧の供給期間と待機期間とを横
軸を時間、縦軸を電圧としたグラフで示したものである。図３１にも示すように、３Ｖの
電源電圧の供給を１乃至２ｍ秒行う場合、９．９ｍＷの消費電力であり、３Ｖの電源電圧
を３８乃至３９ｍ秒停止する場合、１００ｐＷより小さい消費電力であった。

表１には、実際に作製した、シリコン層またはシリコン基板にチャネルが形成されるトラ
ンジスタ（ＦＥＴ）、酸化物半導体層を用いたトランジスタ（ＯＳ）で構成される信号処
理装置の各素子及び信号のスペック表である。

以上説明したように、実際に作製した信号処理装置は、電源電圧の供給を停止及び再開す
ることで消費電力を抑えることができた。

１００ 記憶回路
１０１ 揮発性記憶部
１０２ 不揮発性記憶部
１０３ セレクタ回路
１０４ インバータ回路
１０５ 保護回路
１０７ 配線
１０８ 配線
１０９ 配線
１１０ 配線
１１１ 配線
１２１ 不揮発性記憶素子部
１２２ 反転出力回路部
１３１ 第１のトランジスタ
１３２ 第２のトランジスタ
１３３ 容量素子
１３４ 第３のトランジスタ
１３５ 第４のトランジスタ
１３６ バッファ回路
１４１ インバータ回路
１５０ 信号処理装置
１５１ 演算装置
１５２ 演算装置
１５３ 記憶回路
１５４ 記憶回路
１５５ 記憶回路
１５６ 制御装置
１５７ 電源制御回路
２０１ ステップ
２０２ ステップ
２０３ ステップ
２０４ ステップ
２０５ ステップ
２０６ ステップ
２０７ ステップ
２０８ ステップ
２０９ ステップ
２１０ ステップ
２１１ ステップ
２１２ ステップ
２１３ ステップ
２１４ ステップ
３０１ 第１のアナログスイッチ
３０２ 第１のインバータ回路
３０３ 第１のクロックドインバータ
３０４ 第２のアナログスイッチ
３０５ 第２のインバータ回路
３０６ 第２のクロックドインバータ
４０１ インバータ回路
４０２ 記憶回路
４０３ 記憶回路群
７００ 基板
７０１ 絶縁膜
７０２ 半導体膜
７０３ ゲート絶縁膜
７０４ 半導体層
７０７ ゲート電極
７０９ 不純物領域
７１０ チャネル形成領域
７１２ 絶縁膜
７１３ 絶縁膜
７１６ 酸化物半導体層
７１９ 導電膜
７２０ 導電膜
７２１ ゲート絶縁膜
７２２ ゲート電極
７２３ 導電膜
７２４ 絶縁膜
７２５ 開口部
７２６ 配線
７２７ 絶縁膜
１１０１ 下地絶縁層
１１０２ 埋め込み絶縁物
１１０３ａ 半導体領域
１１０３ｂ 半導体領域
１１０３ｃ 半導体領域
１１０４ ゲート絶縁膜
１１０５ ゲート電極
１１０６ａ 側壁絶縁物
１１０６ｂ 側壁絶縁物
１１０７ 絶縁物
１１０８ａ 導電膜
１１０８ｂ 導電膜
９９００ 基板
９９０１ ＡＬＵ
９９０２ ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ
９９０３ Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ
９９０４ Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９９０５ Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ
９９０６ Ｒｅｇｉｓｔｅｒ
９９０７ Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ
９９０８ Ｂｕｓ・Ｉ／Ｆ
９９０９ ＲＯＭ
９９２０ ＲＯＭ・Ｉ／Ｆ

Claims (2)

1. クロック信号が供給される配線に設けられている保護回路と、
   第１の電源電圧が供給される揮発性記憶部と、
   前記第１の電源電圧が供給される不揮発性記憶部と、
   第２の電源電圧が供給され且つ前記揮発性記憶部にクロック信号を供給するインバータ回路と、を有し、
   前記揮発性記憶部は、クロック信号に基づいてデータ信号を保持する機能を有する半導体装置であって、
   前記第１の電源電圧及び前記第２の電源電圧の供給を停止している期間において、前記データ信号を前記揮発性記憶部から前記不揮発性記憶部に退避する機能を有することを特徴とする半導体装置。
2. クロック信号が供給される配線に設けられている保護回路と、
   第１の電源電圧が供給される第１の記憶部と、
   前記第１の電源電圧が供給される第２の記憶部と、
   第２の電源電圧が供給され且つ前記第１の記憶部にクロック信号を供給するインバータ回路と、を有し、
   前記第１の記憶部は、クロック信号に基づいてデータ信号を保持する機能を有する半導体装置であって、
   前記第１の電源電圧及び前記第２の電源電圧の供給を停止している期間において、前記データ信号を前記第１の記憶部から前記第２の記憶部に退避する機能を有し、
   前記第２の記憶部は、第１のトランジスタと、前記第１のトランジスタのソース又はドレインの一方と電気的に接続されている容量素子と、を有し、
   前記第１のトランジスタは、酸化物半導体層にチャネル形成領域を有することを特徴とする半導体装置。