JP5937412B2 - 記憶回路及び信号処理回路 - Google Patents

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Description

電源を切っても記憶している論理状態が消えない不揮発性の記憶回路に関する。また、当該記憶回路を用いた、記憶装置や信号処理回路に関する。更に当該信号処理回路を用いた電子機器に関する。
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの信号処理回路は、その用途によって多種多様な構成を有しているが、一般的に、データやプログラムを記憶するためのメインメモリの他に、レジスタやキャッシュメモリなど、各種の記憶回路が設けられている。
レジスタやキャッシュメモリ等の記憶回路は、メインメモリよりも高速でデータの読み書きを行う必要がある。よって、通常は、レジスタとしてフリップフロップが、キャッシュメモリとしてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等が用いられる。つまり、これらのレジスタ、キャッシュメモリ等には、電源電圧の供給が途絶えるとデータを消失してしまう揮発性の記憶回路が用いられている。
消費電力を抑えるため、データの入出力が行われない期間において信号処理回路への電源電圧の供給を一時的に停止するという方法が提案されている。その方法では、レジスタ、キャッシュメモリ等の揮発性の記憶回路の周辺に不揮発性の記憶回路を配置し、上記データをその不揮発性の記憶回路に一時的に記憶させる。こうして、信号処理回路において電源電圧の供給を停止する間も、レジスタ、キャッシュメモリ等はデータを保持する（例えば、特許文献１参照）。
また、信号処理回路において長時間の電源電圧の供給停止を行う際には、電源電圧の供給停止の前に、揮発性の記憶回路内のデータをハードディスク、フラッシュメモリ等の外部記憶装置に移すことで、データの消失を防ぐこともできる。
特開平１０−０７８８３６号公報
特許文献１に開示されたような信号処理回路では、不揮発性の記憶回路を構成する記憶素子として強誘電体が用いられている。強誘電体を用いた記憶素子では、データの書き込みを繰り返すことによって、強誘電体材料が疲労し、書き込み不良となる等の問題があり、書き換え回数が制限される。また、データの処理速度（以下、アクセススピードとも呼ぶ）、例えば、読み書きの速度が遅い。
また、不揮発性の記憶回路として、フラッシュメモリを用いた場合、高電圧を印加してトンネル電流により電子を注入または放出する動作を行うため、データの書き換えを繰り返すことによる各記憶素子の劣化が激しい等の問題があり、書き換え回数が制限される。また、アクセススピードが遅い。
また、信号処理回路において、電源電圧の供給を停止する間、外部記憶装置に揮発性の記憶回路のデータを記憶させる信号処理回路では、外部記憶装置から揮発性の記憶回路にデータを戻すための時間を要する。よって、このような信号処理回路は、消費電力の低減を目的とした短時間の電源停止には適さない。
上述の課題に鑑み、本発明は、電源を切っても記憶している論理状態が消えない、新たな構成の記憶回路を用いた信号処理回路を提供することを目的の一つとする。
本発明の一態様は、酸化物半導体を用いて形成されたトランジスタと、該トランジスタのソース電極またはドレイン電極の一方と接続された容量素子を用いて、不揮発性の記憶回路を構成する。酸化物半導体を用いて形成されたトランジスタは、その材料の物性により、ｎチャネル型のトランジスタとなりやすい。ｎチャネル型のトランジスタは、原理的にローレベル電位の書き込み速度よりも、ハイレベル電位の書き込み速度が遅い。したがって、書き込み速度を向上させるには、記憶回路に予めハイレベル電位を書き込んでおき、退避させるデータがハイレベル電位の場合は、そのままの状態を維持し、退避させるデータがローレベル電位の場合は、ローレベル電位を記憶回路に書き込むことで、書き込み速度を向上させた信号処理回路を実現できる。より詳細には以下の通りである。
本発明の一態様は、二つの入力端子と一つの出力端子を具備する第１の回路と、二つの入力端子と一つの出力端子を具備する第２の回路と、二つの入力端子と一つの出力端子を具備する第３の回路と、第１のスイッチと、酸化物半導体を用いて形成された第１のトランジスタと、第１の容量素子と、第１のインバータと、第２のインバータと、を有し、第１の回路の入力端子の一方は、読み出し信号が与えられる信号線と接続され、第１の回路の入力端子の他方は、第１のトランジスタのソース電極またはドレイン電極の一方と接続され、第１の回路の出力端子は、第１のスイッチの入力端子と接続され、第２の回路の入力端子の一方は、読み出し信号が与えられる信号線と接続され、第２の回路の入力端子の他方は、第１のスイッチの出力端子と接続され、第２の回路の出力端子は、第１のトランジスタのソース電極またはドレイン電極の他方と接続され、第３の回路の入力端子の一方は、第１のインバータの出力端子と接続され、第３の回路の入力端子の他方は、読み出し信号が与えられる信号線と接続され、第３の回路の出力端子は、第２のインバータの入力端子、及び第１のスイッチの第１の制御端子と接続され、第２のインバータの出力端子は、第１のスイッチの第２の制御端子と接続され、第１のトランジスタのゲート電極は、制御信号が与えられる信号線と接続され、制御信号が与えられる信号線は、第１のインバータの入力端子と接続され、第１の容量素子の一方の電極は、第１のトランジスタのソース電極またはドレイン電極の一方と接続され、第１の容量素子の他方の電極は、接地され、第２の回路の入力端子のいずれか一方に、電源電圧の供給停止前までローレベル電位が供給され、第１のトランジスタのソース電極またはドレイン電極の他方と、第１の容量素子と、の間にハイレベル電位が供給されることを特徴とする記憶回路である。
上記構成において、第１のトランジスタは、Ｉｎ、Ｇａ及びＺｎを含んでなる酸化物半導体材料により形成されることが好ましい。Ｉｎ、Ｇａ及びＺｎを含んでなる酸化物半導体材料は、オフ電流を極めて小さくすることができる。
本発明の他の一態様は、上記構成の記憶回路と、第２のスイッチと、第３のインバータと、第３のスイッチと、第４のインバータと、第４のスイッチと、第５のインバータと、第６のインバータと、を有し、第２のスイッチの入力端子は、入力信号が与えられる信号線と接続され、第２のスイッチの出力端子は、第３のインバータの入力端子と、第４のインバータの出力端子と接続され、第３のインバータの出力端子は、第３のスイッチの入力端子と接続され、第３のスイッチの出力端子は、第４のインバータの入力端子と、第４のスイッチの入力端子に接続され、第４のスイッチの出力端子は、第５のインバータの入力端子と、第６のインバータの出力端子と接続され第５のインバータの出力端子は、第６のインバータの入力端子に接続され、記憶回路が、第３のスイッチに接続されることを特徴とする信号処理回路である。
また、上記構成において、第１の回路は、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、を有し、第２のトランジスタのソース電極またはドレイン電極の一方は、電源電位が与えられる信号線と接続され、第２のトランジスタのソース電極またはドレイン電極の他方は、第３のトランジスタのソース電極またはドレイン電極の一方と接続され、第３のトランジスタのソース電極またはドレイン電極の他方は、第４のトランジスタのソース電極またはドレイン電極の一方と接続され、第４のトランジスタのソース電極またはドレイン電極の他方は、接地され、第２のトランジスタと第３のトランジスタのゲート電極は、読み出し信号が与えられる信号線と接続され、第５のトランジスタのソース電極またはドレイン電極の一方は、電源電位が与えられる信号線と接続され、第５のトランジスタのソース電極またはドレイン電極の他方は、第２のトランジスタのソース電極またはドレイン電極の他方と接続され、第５のトランジスタのゲート電極は、第４のトランジスタのゲート電極と接続され、第４のトランジスタのゲート電極に第１のトランジスタのソース電極またはドレイン電極の一方が接続されることが好ましい。
また、上記構成において、第１の回路は、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、第２のトランジスタのソース電極またはドレイン電極の一方は、電源電位が与えられる信号線と接続され、第２のトランジスタのソース電極またはドレイン電極の他方は、第３のトランジスタのソース電極またはドレイン電極の一方と接続され、第３のトランジスタのソース電極またはドレイン電極の他方は、第４のトランジスタのソース電極またはドレイン電極の一方と接続され、第４のトランジスタのソース電極またはドレイン電極の他方は、接地され、第２のトランジスタと第３のトランジスタのゲート電極は、読み出し信号が与えられる信号線と接続され、第２の容量素子の電極の一方は、第２のトランジスタのソース電極またはドレイン電極の他方と接続され、第２の容量素子の電極の他方は、接地され、第４のトランジスタのゲート電極に第１のトランジスタのソース電極またはドレイン電極の一方が接続されることが好ましい。
上記構成の記憶回路、及び信号処理回路を用いることによって、電源電圧の供給を停止する際に、データを記憶回路に退避させることができる。したがって、必要な場合にのみ電源電圧を供給する（以下、ノーマリ・オフとも呼ぶ）駆動方法を採用することが可能となり、このような駆動方法を用いることによって、記憶回路、及び信号処理回路の消費電力を大幅に低減することができる。
ここで上記の記憶回路は、オフ電流が極めて小さい第１のトランジスタと、当該第１のトランジスタがオフ状態となることによってフローティングとなるノード（以下、ＦＮという）に一対の電極のうちの一方が接続された第１の容量素子とを有する構成とする。当該記憶回路では、第１の容量素子の一対の電極のうちの一方の電位（またはそれに対応する電荷量）をデータに応じて制御することによって、データを記憶する。例えば、第１の容量素子に所定の電荷（例えば、ハイレベル電位）が充電された状態を「１」に対応させ、第１の容量素子に電荷が充電されていない状態（ローレベル電位）を「０」に対応させることによって、１ビットのデータを記憶することができる。
このような記憶回路では、オフ電流が極めて小さい第１のトランジスタをオフ状態とすることにより、電源電圧の供給が停止した後も、第１の容量素子の一対の電極のうちの一方の電位を長期間に渡って保持することが可能となる。そのため、上記構成の記憶回路を用いたメモリでは、定期的なデータの再書き込み動作（以下、リフレッシュ動作とも呼ぶ）が不要、若しくはリフレッシュ動作を行う頻度を非常に低くすることが可能となる。すなわち、不揮発性の記憶回路とみなすことができる。
また、このような記憶回路では、データに対応する信号電位を所定のノードに入力し、オフ電流が極めて小さいトランジスタをオフ状態として、当該ノードをフローティング状態とすることにより、データを記憶する構成である。そのため、当該記憶回路において、データの書き換えを繰り返すことによる疲労は少なく、データの書き換え可能な回数を多くすることができる。
また、電源電圧の供給停止前に、予め記憶回路にハイレベル電位を書き込んでおき、退避させたいデータがハイレベル電位のときは、そのままの状態を維持し、退避させたいデータがローレベル電位のときは、電源電圧の供給停止前に、ローレベル電位に書き換えてデータを保持する。このような構成とすることで、書き込み速度を向上させることができる。
また、本発明の他の一態様は、上記構成の記憶回路、及び信号処理回路を用いた電子機器である。
なお、本発明の信号処理回路は、ＣＰＵ、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）等が、適用の範疇に含まれる。メモリは、データやプログラムを記憶するメインメモリとして機能させることができる。
上記した新たな構成の不揮発性の記憶回路を信号処理回路に用いることによって、電源電圧の供給を停止した後も信号処理回路はデータを長期間にわたって保持し続けることができる。よって、ノーマリ・オフの駆動方法を行うことができる。したがって、信号処理回路の消費電力を大幅に低減することができる。そして、電源電圧の供給が選択された際、信号処理回路は直ぐに保持されたデータを用いて所定の処理を開始することができる。そのため、信号処理回路において、電源電圧の供給が選択された後に所定の処理を開始する迄の時間を短くすることができる。
また、電源電圧の供給停止前に、記憶回路に予めハイレベル電位を書き込んでおき、退避させたいデータがハイレベル電位のときは、そのままの状態を維持し、退避させたいデータがローレベル電位のときは、電源電圧の供給停止前に、ローレベル電位に書き換えてデータを保持する。このような構成とすることで、書き込み速度を向上させることができる。
信号処理回路の構成を示す図。 信号処理回路の駆動方法を示すタイミングチャート。 信号処理回路の駆動方法を示すタイミングチャート。 信号処理回路の構成を示す図。 記憶処理装置の構成を示す図。 ＣＰＵの構成を示す図。 信号処理回路の作製工程を示す図。 信号処理回路の作製工程を示す図。 信号処理回路の作製工程を示す図。 信号処理回路に用いることができるトランジスタの断面図。 信号処理回路に用いることができるトランジスタの断面図。 携帯用の電子機器のブロック図。 電子書籍のブロック図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 基板加熱温度と欠陥密度の関係を示す図。 酸化物半導体をチャネルに用いたトランジスタの移動度を説明する図。 計算によって得られた移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算に用いたトランジスタの断面構造を説明する図。 酸化物半導体膜を用いたトランジスタ特性のグラフ。 試料１のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。 試料２であるトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。 試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。 トランジスタのオフ電流と測定時基板温度との関係を示す図。 Ｉｄおよび電界効果移動度のＶｇ依存性を示す図。 基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。 半導体装置の上面図及び断面図。 半導体装置の上面図及び断面図。
以下では、実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。
また、電圧は、ある電位と基準の電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、本明細書において、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。
「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲート電極」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外しない。
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。
（実施の形態１）
本発明の一形態について、図１を用いて説明を行う。図１（Ａ）、及び図１（Ｂ）は、本発明の記憶回路、及び信号処理回路の回路構成を示している。
〈記憶回路の回路構成〉
図１（Ａ）に示す記憶回路１００は、二つの入力端子と一つの出力端子を具備する第１の回路１０２と、二つの入力端子と一つの出力端子を具備する第２の回路１０４と、二つの入力端子と一つの出力端子を具備する第３の回路１０５と、第１のスイッチ１０６と、酸化物半導体により形成された第１のトランジスタ１０８と、第１の容量素子１１０と、第１のインバータ１０９と、第２のインバータ１１１と、を有する。なお、記憶回路１００は、第３のスイッチ１１４の制御端子と、第３のスイッチ１１４の出力端子に接続されており、第３のスイッチ１１４の入力端子は、第３のインバータ１１２と接続されている。
第１の回路１０２の入力端子の一方は、読み出し信号（ＲＥ）が与えられる信号線と接続され、第１の回路１０２の入力端子の他方は、第１のトランジスタ１０８のソース電極またはドレイン電極の一方と接続され、第１の回路１０２の出力端子は、第１のスイッチ１０６の入力端子と接続されている。
また、第２の回路１０４の入力端子の一方は、読み出し信号（ＲＥ）が与えられる信号線と接続され、第２の回路１０４の入力端子の他方は、第３のスイッチ１１４の出力端子に与えられる電位と同電位が与えられる信号線と接続され、第２の回路１０４の出力端子は、第１のトランジスタ１０８のソース電極およびドレイン電極の他方と接続されている。
また、第３の回路１０５の入力端子の一方は、第１のインバータ１０９の出力端子と接続され、第３の回路１０５の入力端子の他方は、読み出し信号（ＲＥ）が与えられる信号線と接続され、第３の回路１０５の出力端子は、第２のインバータ１１１の入力端子、及び第１のスイッチ１０６の第１の制御端子と接続されている。
また、第２のインバータ１１１の出力端子は、第１のスイッチ１０６の第２の制御端子、及び第３のスイッチ１１４の第１の制御端子と接続され、第３のスイッチ１１４の第２の制御端子は、第１のスイッチ１０６の第１の制御端子と接続されている。また、第３のインバータ１１２の入力端子は、信号（Ｄ）が与えられる信号線と接続されている。
なお、第１のスイッチ１０６の出力端子と、第３のスイッチ１１４の出力端子との接続箇所をノードＤＢとし、ノードＤＢに与えられた信号（ＤＢ）が第２の回路１０４の入力端子の他方に与えられる。
また、第２の回路１０４は、読み出し信号（ＲＥ）と信号（ＤＢ）のいずれか一方でも、ローレベル電位が与えられた場合にハイレベル電位を出力する。例えば、読み出し信号（ＲＥ）がハイレベル電位で、且つ信号（ＤＢ）がローレベル電位の場合、または、読み出し信号（ＲＥ）がローレベル電位で、且つ信号（ＤＢ）がハイレベル電位の場合、または、読み出し信号（ＲＥ）と信号（ＤＢ）が共にローレベル電位の場合に、ハイレベル電位を出力する。
また、第１のトランジスタ１０８のゲート電極には、制御信号（Ｇ）が与えられる信号線と接続されている。なお、制御信号（Ｇ）は独立に制御することができる。また、制御信号（Ｇ）は、第１のインバータ１０９の入力端子に与えられる。
また、第１のトランジスタ１０８は、酸化物半導体（ＯＳ：Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）により形成されているため、図中の第１のトランジスタ１０８のシンボルは、一般的なトランジスタのシンボルと異なり、チャネル領域に相当する部分を破線で示している。
また、第１のトランジスタ１０８のソース電極またはドレイン電極の一方は、第１の容量素子１１０の一方の電極と接続されており、第１の容量素子１１０の他方の電極は接地されている。なお、図中において、第１のトランジスタ１０８のソース電極またはドレイン電極の一方と、第１の容量素子１１０の一方の電極の接続箇所にはＦＮ（フローティングノード）を付記してある。第１のトランジスタ１０８をオフ状態とすることで、ＦＮ、及び第１の容量素子１１０の一方の電極に与えられた電位を保持することができる。
また、第１のトランジスタ１０８は、酸化物半導体をチャネル形成領域に用いることで、極めてオフ電流が小さいトランジスタである。酸化物半導体を用いた第１のトランジスタ１０８のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下のオフ電流であるため、第１のトランジスタ１０８のリークによる、ＦＮに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いた第１のトランジスタ１０８により、電力の供給が無くても情報の保持が可能な不揮発性の記憶回路を実現することが可能である。
ここで、第１の回路１０２に用いることのできる回路構成について、図４（Ａ）を用いて説明を行う。
〈第１の回路の回路構成〉
図４（Ａ）に示す第１の回路１０２は、ＮＡＮＤ回路を構成しており、第２のトランジスタ２０２と、第３のトランジスタ２０４と、第４のトランジスタ２０６と、第５のトランジスタ２０７と、を有する。
第２のトランジスタ２０２、および第５のトランジスタ２０７は、一導電型（例えば、ｐチャネル型）で構成され、第３のトランジスタ２０４、及び第４のトランジスタ２０６は、第２のトランジスタ２０２、および第５のトランジスタ２０７とは異なる導電型（例えば、ｎチャネル型）を用いることができる。
また、第２のトランジスタ２０２は、ソース電極またはドレイン電極の一方は、電源電圧（Ｖｄｄ）が供給される電位線に接続され、ソース電極またはドレイン電極の他方は、第３のトランジスタ２０４のソース電極またはドレイン電極の一方に接続され、第３のトランジスタ２０４のソース電極またはドレイン電極の他方は、第４のトランジスタ２０６のソース電極またはドレイン電極の一方に接続されており、第４のトランジスタ２０６のソース電極またはドレイン電極の他方は、接地されている。また、第２のトランジスタ２０２のゲート電極、及び第３のトランジスタ２０４のゲート電極は、読み出し信号（ＲＥ）が与えられる電位線として用いることができる。
また、第４のトランジスタ２０６のゲート電極は、ＦＮ、及び第５のトランジスタ２０７のゲート電極に接続され、第５のトランジスタ２０７のソース電極またはドレイン電極の一方は、電源電圧（Ｖｄｄ）が供給される電位線に接続され、第５のトランジスタ２０７のソース電極またはドレイン電極の他方は、第２のトランジスタ２０２のソース電極またはドレイン電極の他方、及び第３のトランジスタ２０４のソース電極またはドレイン電極の一方と接続されている。
なお、第２のトランジスタ２０２、第３のトランジスタ２０４、第４のトランジスタ２０６、及び第５のトランジスタ２０７に用いることのできる材料は、特に限定されない。例えば、トランジスタが高速動作できるものが好ましく、単結晶シリコン、酸化物半導体等を用いて形成することができる。
次に、図１（Ｂ）に示す信号処理回路の回路構成について以下説明を行う。
〈信号処理回路の回路構成〉
図１（Ｂ）に示す信号処理回路は、第２のスイッチ１１６と、第３のインバータ１１２と、第３のスイッチ１１４と、第４のインバータ１１８と、第４のスイッチ１２０と、第５のインバータ１２２と、第６のインバータ１２４と、記憶回路１００と、を有する。
第２のスイッチ１１６の入力端子は、入力信号（ＩＮ）が与えられる信号線と接続され、第２のスイッチ１１６の出力端子は、第３のインバータ１１２の入力端子と、第４のインバータ１１８の出力端子と接続される。また、第３のインバータ１１２の出力端子は、第３のスイッチ１１４の入力端子と接続され、第３のスイッチ１１４の出力端子は、第４のインバータ１１８の入力端子と、第４のスイッチ１２０の入力端子に接続される。
また、第４のスイッチ１２０の出力端子は、第５のインバータ１２２の入力端子と、第６のインバータ１２４の出力端子と接続され、第５のインバータ１２２の出力端子は、第６のインバータ１２４の入力端子に接続される。なお、第５のインバータ１２２と第６のインバータ１２４の接続箇所の電位は、出力信号（ＯＵＴ）として出力される。
また、第２のスイッチ１１６と第３のインバータ１１２の接続部をノードＤとする。また、第３のスイッチ１１４と第４のインバータ１１８の接続部をノードＤＢとする。また、第４のスイッチ１２０と第５のインバータ１２２の接続部をノードＤ２とする。また、第５のインバータ１２２と第６のインバータ１２４の接続部をノードＤ２Ｂとする。
ここで、ノードＤＢには、ノードＤに与えられた信号（Ｄ）の反転した信号（ＤＢ）が与えられ、ノードＤ２Ｂには、ノードＤ２に与えられた信号（Ｄ２）の反転した信号（Ｄ２Ｂ）が与えられる。
なお、本実施の形態において、反転した信号とは、入力された信号の電位がハイレベル電位（高電位ともいう）の場合には、ローレベル電位（低電位ともいう）を示し、入力された信号の電位がローレベル電位の場合には、ハイレベル電位を示す。
なお、図１（Ｂ）に示す回路構成においては、電源電圧が供給され、且つ記憶回路１００の第１のトランジスタ１０８がオン状態の場合には、第３のインバータ１１２と、第４のインバータ１１８で帰還ループが形成されている。
電源電圧の供給が停止する際に、ノードＤＢに保持されたデータ、すなわち信号（ＤＢ）を記憶回路１００に退避させて、データを保持することができる。また、電源電圧が再供給した際に、記憶回路１００から、ノードＤＢにデータを戻すことで復元することができる。
また、図１（Ｂ）に示す回路構成においては、第２のスイッチ１１６と、第４のインバータ１１８と、第４のスイッチ１２０と、第６のインバータ１２４と、にクロック信号（Ｃ）、及び反転クロック信号（ＣＢ）がそれぞれ入力される構成である。
なお、第２のスイッチ１１６と第６のインバータ１２４は、クロック信号（Ｃ）がローレベル電位、且つ反転クロック信号（ＣＢ）がハイレベル電位の時にオン状態となり、クロック信号（Ｃ）がハイレベル電位、且つ反転クロック信号（ＣＢ）がローレベル電位の時にオフ状態となる。また、第４のインバータ１１８と第４のスイッチ１２０は、クロック信号（Ｃ）がハイレベル電位、且つ反転クロック信号（ＣＢ）がローレベル電位の時にオン状態となり、クロック信号（Ｃ）がローレベル電位、且つ反転クロック信号（ＣＢ）がハイレベル電位の時にオフ状態となる。
なお、本実施の形態においては、上記のような電位の時に、第２のスイッチ１１６、第４のインバータ１１８、第４のスイッチ１２０、及び第６のインバータ１２４の動作について説明したが、これに限定されない。例えば、第２のスイッチ１１６と第６のインバータ１２４は、クロック信号（Ｃ）がハイレベル電位、且つ反転クロック信号（ＣＢ）がローレベル電位の時にオン状態となり、クロック信号（Ｃ）がローレベル電位、且つ反転クロック信号（ＣＢ）がハイレベル電位の時にオフ状態となり、第４のインバータ１１８と第４のスイッチ１２０は、クロック信号（Ｃ）がローレベル電位、且つ反転クロック信号（ＣＢ）がハイレベル電位の時にオン状態となり、クロック信号（Ｃ）がハイレベル電位、且つ反転クロック信号（ＣＢ）がローレベル電位の時にオフ状態となる構成としてもよい。
ここで、図１（Ａ）、及び図１（Ｂ）に示す記憶回路、及び信号処理回路において、電源電圧の供給の後、消費電力を削減するために電源電圧の供給を停止し、再び電源電圧を供給する場合の駆動方法について、図１（Ａ）、図１（Ｂ）、図２、及び図３を用いて説明を行う。
〈記憶回路、及び信号処理回路の駆動方法〉
図２、及び図３は、図１（Ａ）、及び図１（Ｂ）に示す記憶回路、及び信号処理回路の駆動方法を現すタイミングチャートである。なお、図２においては、電源電圧の供給の後、保持されるデータがハイレベル電位の場合についてのタイミングチャートを示しており、図３においては、電源電圧の供給の後、保持されるデータがローレベル電位の場合についてのタイミングチャートを示している。
また、図２、及び図３に示すタイミングチャートにおいて、Ｖｄｄは電源電圧（Ｖｄｄ）を示し、Ｇは制御信号（Ｇ）を示し、Ｃはクロック信号（Ｃ）を示し、ＣＢは反転クロック信号（ＣＢ）を示し、ＩＮは入力端子に入力されるデータ信号（ＩＮ）を示し、ＤはノードＤにおける信号（Ｄ）を示し、ＤＢは、ノードＤの反転信号（ＤＢ）を示し、Ｄ２はノードＤ２における信号（Ｄ２）を示し、Ｄ２Ｂ ＯＵＴはノードＤ２の反転信号（Ｄ２Ｂ）、及び出力端子から出力される信号（ＯＵＴ）を示し、ＦＮは、ノードＦＮの信号（ＦＮ）を示し、ＲＥは、読み出し信号（ＲＥ）を示す。なお、Ｖｄｄが０（図中、ローレベル電位に対応）のときは、電源電圧が供給されていない場合に相当する。
なお、図２、及び図３において、第１の期間（図中、Ｔ１と表記）は、電源電圧供給前の初期状態の期間であり、第２の期間（図中、Ｔ２と表記）は、電源電圧供給後の通常動作を行う期間であり、第３の期間（図中、期間Ｔ３と表記）は、電源電圧供給停止中の期間であり、第４の期間（図中、Ｔ４と表記）は、電源電圧供給再開後の期間を示している。
また、図２、及び図３において、第１の期間（Ｔ１）乃至第４の期間（Ｔ４）には、それぞれ、各期間内の時刻を表すため、時刻ｔ１乃至時刻ｔ１８を付記してある。
また、図２、及び図３において、図中Ｘは、信号電位が不定の状態を表している。不定の状態とは、クロック信号（Ｃ）がハイレベル電位で固定されているため、第２のスイッチ１１６がオフ状態となっており、ハイレベル電位とローレベル電位のどちらの可能性もある状態を表している。
〈初期状態期間、通常動作期間〉
まず、図２に示す第１の期間（Ｔ１）から、第２の期間（Ｔ２）にするために、電源電圧（Ｖｄｄ）を供給した状態（０Ｖより大きい電源電圧とした状態）で、ハイレベル電位とローレベル電位との間で信号電位が周期的に変化するクロック信号（Ｃ）、及び反転クロック信号（ＣＢ）を供給する（時刻ｔ２）。なお、クロック信号（Ｃ）については、電源電圧（Ｖｄｄ）と同時に立ち上がる場合に、不安定な動作となる可能性があるため、電源電圧（Ｖｄｄ）よりも事前に立ち上がるような構成としてもよい。
また、信号電位（Ｇ）をハイレベル電位とし、第１のトランジスタ１０８をオン状態とする。これにより、第１のトランジスタ１０８のソース電極またはドレイン電極に接続された第２の回路１０４の出力電位がＦＮ、及び第１の容量素子１１０に供給される（時刻ｔ２）。
第２の期間（Ｔ２）では、第２のスイッチ１１６に、入力信号（ＩＮ）が与えられる。また、第２のスイッチ１１６に、反転クロック信号（ＣＢ）のハイレベル電位が入力された際に、第２のスイッチ１１６がオン状態となる。第２のスイッチ１１６がオン状態となることで、ノードＤに入力信号（ＩＮ）と同電位の信号が与えられる（時刻ｔ３〜時刻ｔ４等）。
また、ノードＤに与えられた電位は、第３のインバータ１１２の入力端子に与えられる。第３のインバータ１１２は、位相反転回路であり、入力された信号の反転した信号を出力する。また、第３のスイッチ１１４は、読み出し信号（ＲＥ）がローレベル電位でオン状態となる。なお、実際には信号遅延があるため、ノードＤの信号電位が変化した時点から遅延して、第３のスイッチ１１４と、記憶回路１００の接続箇所であるノードＤＢの電位が変化する。
次に、第４のインバータ１１８と、第４のスイッチ１２０にノードＤＢの信号（ＤＢ）が入力される。第４のインバータ１１８と、第４のスイッチ１２０にクロック信号（Ｃ）のハイレベル電位が入力された際に、第４のインバータ１１８と、第４のスイッチ１２０は、オン状態となる。第４のスイッチ１２０がオン状態となることで、ノードＤ２に信号（Ｄ２）が与えられる。また、ノードＤ２に与えられた信号（Ｄ２）は、第５のインバータ１２２と、第６のインバータ１２４に入力される。第５のインバータ１２２は、ノードＤ２Ｂに信号（Ｄ２Ｂ）を出力し、ノードＤ２Ｂに与えられた信号（Ｄ２Ｂ）は、出力（ＯＵＴ）される（時刻ｔ４〜時刻ｔ５等）。
〈電源電圧供給停止前の動作〉
第３の期間（図中、Ｔ３と表記）は、電源電圧の供給が停止する期間である。第３の期間（Ｔ３）の直前の第２の期間（Ｔ２）においては、電源電圧の供給を停止する前に、クロック信号（Ｃ）、及び反転クロック信号（ＣＢ）のレベル（信号電位）を固定する（時刻ｔ９〜時刻ｔ１０）。すなわち、クロック信号（Ｃ）及び反転クロック信号（ＣＢ）のレベル（信号電位）を、所定のデータが帰還ループによって保持された状態のクロック信号（Ｃ）及び反転クロック信号（ＣＢ）のレベル（信号電位）のままとする。つまり、通常動作では、クロック信号（Ｃ）及び反転クロック信号（ＣＢ）は、ハイレベル電位とローレベル電位が周期的に変化する信号であるが、この変化をさせないクロック信号固定期間を設ける。
また、第１のトランジスタ１０８のゲートには、クロック信号（Ｃ）や反転クロック信号（ＣＢ）とは異なる制御信号（Ｇ）が入力されている。つまり、第１のトランジスタ１０８のオン状態及びオフ状態は、クロック信号（Ｃ）や反転クロック信号（ＣＢ）とは異なる制御信号（Ｇ）によって、独立したタイミングで制御することが可能である。そのため、信号処理回路への電源電圧の供給を停止する前に、クロック信号（Ｃ）及び反転クロック信号（ＣＢ）のレベルを一定に保った状態で第１のトランジスタ１０８をオフ状態とすることができる。こうして、データを正確にノードＦＮ、及び第１の容量素子１１０に保持させることができる。
なお、図２においては、読み出し信号（ＲＥ）にハイレベル電位を入力した際に、信号（ＤＢ）がローレベル電位であるため、第２の回路１０４の出力は、ハイレベル電位を出力し、ノードＦＮ、及び第１の容量素子１１０にはハイレベル電位が保持される（時刻ｔ８）。
〈電源電圧供給停止の動作〉
第３の期間（図中、Ｔ３と表記）は、電源電圧供給停止の期間である。第２の期間（Ｔ２）と、第３の期間（Ｔ３）の間で電源電圧の供給を停止する（時刻ｔ１０）。なお、第１のトランジスタ１０８はオフ状態である。信号処理回路への電源電圧（Ｖｄｄ）の供給が停止した後においても、帰還ループによって保持されていたデータに対応する信号が、ノードＦＮ、及び第１の容量素子１１０に保持される。ここで、第１のトランジスタ１０８は、リーク電流が極めて小さいため、ノードＦＮ、及び第１の容量素子１１０によって保持された信号（電位）が変動することを抑制することができる。
〈電源電圧供給再開の動作〉
第４の期間（図中、Ｔ４と表記）は、電源電圧供給再開の動作を行う期間である。電源電圧（Ｖｄｄ）の供給再開後においては、電源電圧（Ｖｄｄ）の供給停止時に固定された、クロック信号（Ｃ）、反転クロック信号（ＣＢ）を供給する（時刻ｔ１３）。
次に、ノードＦＮ、及び、第１の容量素子１１０に電源電圧がオフする前に保持されたデータの読み出しを行う。読み出しは読み出し信号（ＲＥ）にハイレベル電位を与えることで行う（時刻ｔ１４〜時刻ｔ１５）。
読み出しによって、ノードＦＮに保持されたハイレベル電位の信号が第１の回路１０２の入力端子の一方に供給される。また、第１の回路１０２の他方の入力端子に入力される読み出し信号（ＲＥ）がハイレベル電位であるため、第１の回路１０２の出力はローレベル電位となる。また、読み出し信号（ＲＥ）がハイレベル電位の時、第３のスイッチ１１４がオフ状態となり、第１のスイッチ１０６がオン状態となるため、ノードＤＢの電位は、第１の回路１０２の出力と同電位となる。これにより、不定ＸであったノードＤ、ノードＤＢ、ノードＤ２、及びノードＤ２Ｂが、電源停止前の状態に戻る（時刻ｔ１４）。
次に、クロック信号（Ｃ）、及び反転クロック信号（ＣＢ）のレベル（信号電位）の固定を解除する（時刻ｔ１５）。すなわち、クロック信号（Ｃ）、及び反転クロック信号（ＣＢ）を、ハイレベル電位とローレベル電位が周期的に変化する通常の信号に戻す。
次に、データの読み出し終了後、第１のトランジスタ１０８のゲートに制御信号（Ｇ）を与え、第１のトランジスタ１０８をオン状態とする（時刻ｔ１６）。こうして、再びノードＦＮにハイレベル電位が書き込まれる。
このように、クロック信号（Ｃ）及び反転クロック信号（ＣＢ）のレベルを一定に保った状態で、電源電圧（Ｖｄｄ）の供給を再開することによって、帰還ループ中のデータを保持するノードの電位の変動を抑制することができる。
以上が、図１（Ａ）、及び図１（Ｂ）に示した記憶回路、及び信号処理回路について、図２に示すタイミングチャートの駆動方法の説明である。
次に、図１（Ａ）、及び図１（Ｂ）に示す記憶回路、及び信号処理回路の駆動方法について、図３を用いて説明を行う。図３においては、電源電圧（Ｖｄｄ）の供給が停止する前に、ノードＦＮにローレベル電位を書き込む際のタイミングチャートになる。図２で説明した部分と同様の箇所については、その説明を省略する。
〈初期状態期間、通常動作期間〉
まず、図３に示す第１の期間（Ｔ１）から、第２の期間（Ｔ２）にするために、電源電圧（Ｖｄｄ）を供給した状態（０Ｖより大きい電源電圧とした状態）で、ハイレベル電位とローレベル電位が周期的に変化するクロック信号（Ｃ）、及び反転クロック信号（ＣＢ）を供給する（時刻ｔ２）。なお、クロック信号（Ｃ）については、電源電圧（Ｖｄｄ）と同時に立ち上がる場合に、不安定な動作となる可能性があるため、電源電圧（Ｖｄｄ）よりも事前に立ち上がるような構成としてもよい。
また、制御信号（Ｇ）をハイレベル電位とし、第１のトランジスタ１０８をオン状態とする。これにより、第１のトランジスタ１０８のソース電極またはドレイン電極に接続された第２の回路１０４の出力電位がノードＦＮ、及び第１の容量素子１１０に供給される（時刻ｔ２）。
次に、第２のスイッチ１１６に、入力信号（ＩＮ）が与えられる。また、第２のスイッチ１１６に、反転クロック信号（ＣＢ）のハイレベル電位が入力された際に、第２のスイッチ１１６がオン状態となる。第２のスイッチ１１６がオン状態となることで、ノードＤに入力信号（ＩＮ）と同電位の信号が与えられる（時刻ｔ３〜時刻ｔ４等）。
また、ノードＤに与えられた電位は、第３のインバータ１１２の入力端子に与えられる。第３のインバータ１１２は、位相反転回路であり、入力された信号の反転した信号を出力する。また、第３のスイッチ１１４は、読み出し信号（ＲＥ）がローレベル電位でオン状態となる。なお、実際には信号遅延があるため、ノードＤの信号電位が変化した時点から遅延して、第３のスイッチ１１４と、記憶回路１００の接続箇所であるノードＤＢの電位が変化する。
次に、第４のインバータ１１８と、第４のスイッチ１２０にノードＤＢの信号（ＤＢ）が入力される。第４のインバータ１１８と、第４のスイッチ１２０にクロック信号（Ｃ）のハイレベル電位が入力された際に、第４のインバータ１１８と、第４のスイッチ１２０は、オン状態となる。第４のスイッチ１２０がオン状態となることで、ノードＤ２に信号（Ｄ２）が与えられる。また、ノードＤ２に与えられた信号（Ｄ２）は、第５のインバータ１２２と、第６のインバータ１２４に入力される。第５のインバータ１２２は、ノードＤ２Ｂに信号（Ｄ２Ｂ）を出力し、ノードＤ２Ｂに与えられた信号（Ｄ２Ｂ）は、出力（ＯＵＴ）される（時刻ｔ４〜時刻ｔ５等）。
〈電源電圧供給停止前の動作〉
第３の期間（図中、Ｔ３と表記）は、電源電圧の供給が停止する期間である。第３の期間（Ｔ３）の直前の第２の期間（Ｔ２）においては、電源電圧の供給を停止する前に、クロック信号（Ｃ）、及び反転クロック信号（ＣＢ）のレベル（信号電位）を固定する（時刻ｔ９〜時刻ｔ１０）。すなわち、クロック信号（Ｃ）及び反転クロック信号（ＣＢ）のレベル（信号電位）を、所定のデータが帰還ループによって保持された状態のクロック信号（Ｃ）及び反転クロック信号（ＣＢ）のレベル（信号電位）のままとする。つまり、通常動作では、クロック信号（Ｃ）及び反転クロック信号（ＣＢ）は、ハイレベル電位とローレベル電位が周期的に変化する信号であるが、この変化をさせないクロック信号固定期間を設ける。
また、第１のトランジスタ１０８のゲートには、クロック信号（Ｃ）や反転クロック信号（ＣＢ）とは異なる制御信号（Ｇ）が入力されている。つまり、第１のトランジスタ１０８のオン状態及びオフ状態は、クロック信号（Ｃ）や反転クロック信号（ＣＢ）とは異なる制御信号（Ｇ）によって、独立したタイミングで制御することが可能である。そのため、信号処理回路への電源電圧の供給を停止する前に、クロック信号（Ｃ）及び反転クロック信号（ＣＢ）のレベルを一定に保った状態で第１のトランジスタ１０８をオフ状態とすることができる。こうして、データを正確にノードＦＮ、及び第１の容量素子１１０に保持させることができる。
なお、図３においては、読み出し信号（ＲＥ）にハイレベル電位を入力した際に、信号（ＤＢ）がハイレベル電位であるため、第２の回路１０４の出力は、ローレベル電位を出力し、ノードＦＮ、及び第１の容量素子１１０にはローレベル電位が保持される（時刻ｔ８）。
〈電源電圧供給停止の動作〉
第３の期間（図中、Ｔ３と表記）は、電源電圧供給停止の期間である。第２の期間（Ｔ２）と、第３の期間（Ｔ３）の間で電源電圧の供給を停止する（時刻ｔ１０）。なお、第１のトランジスタ１０８はオフ状態である。信号処理回路への電源電圧（Ｖｄｄ）の供給が停止した後においても、帰還ループによって保持されていたデータに対応する信号が、ノードＦＮ、及び第１の容量素子１１０に保持される。ここで、第１のトランジスタ１０８は、リーク電流が極めて小さいため、ノードＦＮ、及び第１の容量素子１１０によって保持された信号（電位）が変動することを抑制することができる。
〈電源電圧供給再開の動作〉
第４の期間（図中、Ｔ４と表記）は、電源電圧供給再開の動作を行う期間である。電源電圧（Ｖｄｄ）の供給再開後においては、電源電圧（Ｖｄｄ）の供給停止時に固定された、クロック信号（Ｃ）、反転クロック信号（ＣＢ）を供給する（時刻ｔ１３）。
次に、ノードＦＮ、及び、第１の容量素子１１０に電源電圧がオフする前に保持されたデータの読み出しを行う。読み出しは読み出し信号（ＲＥ）にハイレベル電位を与えることで行う（時刻ｔ１４〜時刻ｔ１５）。
読み出しによって、ノードＦＮに保持されたハイレベル電位の信号が、第１の回路１０２の入力端子の一方に供給される。また、第１の回路１０２の他方の入力端子に入力される読み出し信号（ＲＥ）がハイレベル電位であるため、第１の回路１０２の出力はローレベル電位となる。また、読み出し信号（ＲＥ）がハイレベル電位の時、第３のスイッチ１１４はオフ状態となり、第１のスイッチ１０６はオン状態となるため、ノードＤＢの電位は、第１の回路１０２の出力と同電位となる。これにより、不定ＸであったノードＤ、ノードＤＢ、ノードＤ２、及びノードＤ２Ｂが、電源停止前の状態に戻る（時刻ｔ１４）。
次に、クロック信号（Ｃ）、及び反転クロック信号（ＣＢ）のレベル（信号電位）の固定を解除する（時刻ｔ１５）。すなわち、クロック信号（Ｃ）、及び反転クロック信号（ＣＢ）を、ハイレベル電位とローレベル電位との間でレベル（信号電位）が周期的に変化する通常の信号に戻す。
次に、データの読み出し終了後、第１のトランジスタ１０８のゲートに制御信号（Ｇ）を与え、第１のトランジスタ１０８をオン状態とする（時刻ｔ１６）。こうして、再びノードＦＮにハイレベル電位が書き込まれる。
このように、クロック信号（Ｃ）及び反転クロック信号（ＣＢ）のレベルを一定に保った状態で、電源電圧（Ｖｄｄ）の供給を再開することによって、帰還ループ中のデータを保持するノードの電位の変動を抑制することができる。
以上が、図１（Ａ）、及び図１（Ｂ）に示した記憶回路、及び信号処理回路について、図３に示すタイミングチャートの駆動方法の説明である。
以上のように、本実施の形態に示した記憶回路、及び信号処理回路においては、事前にハイレベル電位を記憶回路中のノードＦＮに書き込んでおき、退避させたいデータがハイレベル電位のときは、そのままの状態を維持し、退避させたいデータがローレベル電位のときは、電源オフ直前にローレベル電位に書き換えてデータを保持することが可能となる。このような構成とすることで、書き込み速度を向上させることができる。
また、このような記憶回路、及び信号処理回路を、レジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、信号処理回路全体、もしくは信号処理回路を構成する一または複数の論理回路において、待機状態のときに短い時間でも電源停止を行うことができるため、消費電力を抑えることができる信号処理回路、及び消費電力を抑えることができる当該信号処理回路の駆動方法を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態においては、実施の形態１に示した第１の回路１０２に用いることのできる回路構成として、図４（Ａ）とは異なる回路構成について、図４（Ｂ）を用いて説明を行う。なお、先の実施の形態１で説明した部分と同様の箇所については、同様の符号を用い、その説明を省略する。
図４（Ｂ）に示す第１の回路１０２の回路構成は、第２のトランジスタ２０２と、第３のトランジスタ２０４と、第４のトランジスタ２０６と、第２の容量素子２０８と、により構成されている。
第２のトランジスタ２０２は、一導電型（例えば、ｐチャネル型）で構成され、第３のトランジスタ２０４、及び第４のトランジスタ２０６は、第２のトランジスタ２０２とは異なる導電型（例えば、ｎチャネル型）を用いることができる。
また、第２のトランジスタ２０２と、第３のトランジスタ２０４と、第４のトランジスタ２０６と、は直列に接続されており、第２のトランジスタ２０２のゲート電極と、第３のトランジスタ２０４のゲート電極とが接続されており、実施の形態１における読み出し信号（ＲＥ）が与えられる電位線として用いることができる。また、第４のトランジスタ２０６のゲート電極は、ＦＮと接続されている。
また、第２のトランジスタ２０２は、ソース電極またはドレイン電極の一方は、電源電圧（Ｖｄｄ）が供給される電位線に接続され、ソース電極またはドレイン電極の他方は、第３のトランジスタ２０４のソース電極またはドレイン電極の一方に接続され、第３のトランジスタ２０４のソース電極またはドレイン電極の他方は、第４のトランジスタ２０６のソース電極またはドレイン電極の一方に接続されており、第４のトランジスタ２０６のソース電極またはドレイン電極の他方は、接地されている。
また、第２のトランジスタ２０２のソース電極またはドレイン電極の他方と、第３のトランジスタ２０４のソース電極またはドレイン電極の一方と、は第２の容量素子２０８の一方の電極に接続されており、第２の容量素子２０８の他方の電極は、接地されている。
なお、第２のトランジスタ２０２、第３のトランジスタ２０４、及び第４のトランジスタ２０６に用いることのできる材料は、特に限定されない。例えば、トランジスタが高速動作できるものが好ましく、単結晶シリコン、酸化物半導体等を用いて形成することができる。
また、先の実施の形態１に示したように、ＦＮは、電源電圧の供給を停止するまでにハイレベル電位が与えられている。また、読み出し信号（ＲＥ）は、データの読み出し時以外は、ローレベル電位が与えられており、第２のトランジスタ２０２がｐチャネル型のトランジスタで形成されているため、第２のトランジスタ２０２がオン状態となり、電源電圧（Ｖｄｄ）は、第２の容量素子２０８に与えられる。
なお、本実施の形態に示した図４（Ｂ）の回路構成とすることで、図４（Ａ）の回路構成と比較してトランジスタの個数を低減できるため好適である。また、図４（Ａ）の回路構成と比較して、消費電力を低減させることができる。例えば、図４（Ａ）に示した第１の回路１０２を使用した場合においては、読み出し信号（ＲＥ）にハイレベル電位が与えられた場合、第２のトランジスタ２０２がオフ状態となり、第３のトランジスタ２０４がオン状態となる。また、ノードＦＮがハイレベル電位を保持しているため、第４のトランジスタ２０６のゲート電極には、ハイレベル電位が与えられている。したがって、第５のトランジスタ２０７、及び第４のトランジスタ２０６を介して電源電圧（Ｖｄｄ）が貫通電流として流れる懸念があり、貫通電流が生じた際には、消費電力が大きくなる可能性がある。図４（Ｂ）に示した回路構成においては、第５のトランジスタ２０７を有していないため、貫通電流による消費電力の増大を抑制できるため好ましい。
本実施の形態は、他の実施の形態と適宜組み合わせて行うことが出来る。
（実施の形態３）
本実施の形態では、実施の形態１で示した記憶回路、及び信号処理回路を用いて、複数の回路により構成された記憶処理装置について、図５を用いて説明を行う。
図５に、本発明の一態様に係る記憶処理装置の一例を示す。記憶処理装置は、一または複数の演算回路と、一または複数の記憶回路とを少なくとも有する。具体的に、図５に示す記憶処理装置１５０は、演算回路１５１と、演算回路１５２と、記憶回路１５３と、記憶回路１５４と、記憶回路１５５と、制御回路１５６と、電源制御回路１５７と、を有する。
演算回路１５１、及び演算回路１５２は、単純な論理演算を行う論理回路をはじめ、加算器、乗算器、さらには各種演算回路などを含む。そして、記憶回路１５３は、演算回路１５１における演算処理の際に、データを一時的に保持するレジスタとして機能する。記憶回路１５４は、演算回路１５２における演算処理の際に、データを一時的に保持するレジスタとして機能する。
また、記憶回路１５５は、メインメモリとして用いることができ、制御回路１５６が実行するプログラムをデータとして記憶する、または演算回路１５１、及び演算回路１５２からのデータを記憶することができる。
制御回路１５６は、記憶処理装置１５０が有する演算回路１５１、演算回路１５２、記憶回路１５３、記憶回路１５４、及び記憶回路１５５の動作を統括的に制御する回路である。
実施の形態１で示した記憶回路、及び信号処理回路を記憶回路１５３、記憶回路１５４、及び記憶回路１５５に用いることで、記憶回路１５３、記憶回路１５４、及び記憶回路１５５への電源電圧の供給を停止しても、データを保持することができる。よって、記憶処理装置１５０全体への電源電圧の供給を停止し、消費電力を抑えることができる。または、記憶回路１５３、記憶回路１５４、または記憶回路１５５のいずれか一つまたは複数への電源電圧の供給を停止し、記憶処理装置１５０の消費電力を抑えることができる。また、電源電圧の供給をオフする前に、高速でデータの書き込みができ、且つ電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
また、記憶回路１５３、記憶回路１５４、及び記憶回路１５５への電源電圧の供給が停止されるのに合わせて、記憶回路１５３、記憶回路１５４、及び記憶回路１５５とデータのやり取りを行う演算回路１５１、演算回路１５２または制御回路１５６への、電源電圧の供給を停止するようにしても良い。例えば、演算回路１５１と記憶回路１５３において、動作が行われない場合、演算回路１５１及び記憶回路１５３への電源電圧の供給を停止するようにしても良い。
また、電源制御回路１５７は、記憶処理装置１５０が有する演算回路１５１、演算回路１５２、記憶回路１５３、記憶回路１５４、記憶回路１５５、及び制御回路１５６へ供給する電源電圧の大きさを制御する。そして、電源電圧の供給を停止する場合、電源電圧の供給を停止するためのスイッチング素子は、電源制御回路１５７に設けられていても良いし、演算回路１５１、演算回路１５２、記憶回路１５３、記憶回路１５４、記憶回路１５５、及び制御回路１５６のそれぞれに設けられていても良い。
なお、メインメモリである記憶回路１５５と、演算回路１５１、演算回路１５２、及び制御回路１５６の間に、キャッシュメモリとして機能する記憶回路を設けても良い。キャッシュメモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信号処理を高速化させることができる。キャッシュメモリとして機能する記憶装置にも、上述した信号処理回路を用いることで、記憶処理装置１５０の消費電力を抑えることができる。また、電源電圧の供給をオフする前に、高速でデータの書き込みができ、且つ電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて行うことが出来る。
（実施の形態４）
本実施の形態では、本発明の一態様に係る信号処理回路の一つである、ＣＰＵの構成について説明する。
図６に、本実施の形態のＣＰＵの構成を示す。図６に示すＣＰＵは、基板９９００上に、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９０９、ＲＯＭ・Ｉ／Ｆ９９２０と、を主に有している。なお、ＡＬＵは、Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆは、バスインターフェースであり、ＲＯＭ・Ｉ／Ｆは、ＲＯＭインターフェースである。ＲＯＭ９９０９、及びＲＯＭ・Ｉ／Ｆ９９２０は、別チップに設けても良い。もちろん、図６に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
Ｂｕｓ・Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力される。
ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９９０６の読み出しや書き込みを行なう。
またＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
本実施の形態のＣＰＵでは、Ｒｅｇｉｓｔｅｒ９９０６に、上記実施の形態で示した構成を有する記憶回路、及び信号処理回路が設けられている。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、ＡＬＵ９９０１からの指示に従い、Ｒｅｇｉｓｔｅｒ９９０６の記憶回路に、一時的にデータの保持を行うことができる。
この様にして、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低減することができる。
本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理回路はＣＰＵに限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用可能である。
本実施の形態は、他の実施の形態と適宜組み合わせて行うことが出来る。
（実施の形態５）
本実施の形態においては、実施の形態１の図１に示した回路構成、及び実施の形態２の図４（Ｂ）に示した回路構成の記憶回路１００の作製方法について説明を行う。なお、図４（Ｂ）に示した第４のトランジスタ２０６と、酸化物半導体を用いて形成された第１のトランジスタ１０８と、第１の容量素子１１０とを例に挙げて図７乃至図１０を用いて説明する。また、記憶回路１００に含まれるその他の素子も、第４のトランジスタ２０６、第１のトランジスタ１０８、及び第１の容量素子１１０と同様に作製することができる。
なお、本実施の形態では、第４のトランジスタ２０６に用いる材料が単結晶シリコンである場合を例に挙げて、以下作製方法について説明する。
まず、図７（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体基板から分離された半導体膜７０２とを形成する。
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
なお、半導体膜７０２の具体的な単結晶の半導体膜の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を形成することができる。
半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、パターニングする前の半導体膜に対して行っても良いし、パターニング後に形成された半導体膜７０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニング前の半導体膜に対して、又はパターニングにより形成された半導体膜７０２に対しても行っても良い。
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニール法を組み合わせた結晶化法を用いても良い。
次に、図７（Ｂ）に示すように、半導体膜７０２上にゲート絶縁膜７０３を形成する。
ゲート絶縁膜７０３は、高密度プラズマ処理、熱処理などを行うことにより半導体膜７０２の表面を酸化又は窒化することで形成することができる。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成できる。
また、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ランタン、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜を、単層で、又は積層させることで、ゲート絶縁膜７０３を形成しても良い。
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。
次いで、図７（Ｂ）に示すように、ゲート電極７０４を形成する。
ゲート電極７０４は、導電膜を形成した後、該導電膜を所定の形状に加工（パターニング、及びエッチング）することで、形成することができる。上記導電膜の形成にはＰＥ−ＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を含む合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
なお、本実施の形態ではゲート電極７０４を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極７０４は積層された複数の導電膜で形成されていても良い。
また、ゲート電極７０４は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
次に、図７（Ｃ）に示すように、ゲート電極７０４をマスクとして一導電性を付与する不純物元素を半導体膜７０２に添加することで、ゲート電極７０４と重なるチャネル形成領域７０６と、チャネル形成領域７０６を間に挟む一対の不純物領域７０５とが、半導体膜７０２に形成される。
本実施の形態では、半導体膜７０２にｎ型を付与する不純物元素（例えばリン）を添加する場合を例に挙げる。
次いで、図８（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０４を覆うように、絶縁膜７０７、絶縁膜７０８を形成する。具体的に、絶縁膜７０７、絶縁膜７０８は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７０７、絶縁膜７０８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７０７、絶縁膜７０８に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。
本実施の形態では、絶縁膜７０７として酸化窒化珪素、絶縁膜７０８として窒化酸化珪素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０４上に絶縁膜７０７、絶縁膜７０８を形成している場合を例示しているが、本発明はゲート電極７０４上に絶縁膜を１層だけ形成していても良いし、３層以上の複数の絶縁膜を積層するように形成していても良い。
次いで、図８（Ｂ）に示すように、絶縁膜７０７、及び絶縁膜７０８にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、ゲート電極７０４の表面を露出させる。なお、後に形成される第１のトランジスタ１０８の特性を向上させるために、絶縁膜７０７、絶縁膜７０８の表面は可能な限り平坦にしておくことが好ましい。
以上の工程により、第４のトランジスタ２０６を形成することができる。
次いで、第１のトランジスタ１０８の作製方法について説明する。まず、図８（Ｃ）に示すように、絶縁膜７０８上に酸化物半導体層７０９を形成する。
酸化物半導体層７０９は、絶縁膜７０７、及び絶縁膜７０８上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、金属酸化物ターゲットとして用いて、スパッタリング法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタリング法により形成することができる。
用いる酸化物半導体膜としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
また、酸化物半導体膜は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ系酸化物半導体、Ｈｆ−Ｉｎ−Ｚｎ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ系酸化物半導体、Ｓｎ−Ｚｎ系酸化物半導体、Ａｌ−Ｚｎ系酸化物半導体、Ｚｎ−Ｍｇ系酸化物半導体、Ｓｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｇａ系酸化物半導体や、Ｉｎ系酸化物半導体、Ｓｎ系酸化物半導体、Ｚｎ系酸化物半導体などを用いることができる。
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含む金属酸化物ターゲットを用いて、スパッタリング法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の組成比が、原子数比で、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
また、酸化物半導体膜として、Ｉｎ（インジウム）、Ｓｎ（スズ）、Ｚｎ（亜鉛）を含む金属酸化物ターゲットを用いて、スパッタリング法により得られるＩｎ−Ｓｎ−Ｚｎ系酸化物半導体の薄膜を用いてもよい。酸化物半導体として、Ｉｎ−Ｓｎ−Ｚｎ系の酸化物材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、或いは２０：４５：３５などを用いる。
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたアルゴンガス、及び酸素ガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。なお、スパッタリングガスとしては、高純度化されたガスを用いると好ましい。具体的には、アルゴンガスについては、純度が９Ｎ（９９．９９９９９９９％）であり、露点が−１２１℃であり、Ｈ２Ｏ含有量が０．１ｐｐｂ以下であり、Ｈ２含有量が０．５ｐｐｂ以下であると好ましい。また、酸素ガスについては、純度が８Ｎ（９９．９９９９９９％）であり、露点−１１２℃であり、Ｈ２Ｏ含有量が１ｐｐｂ以下、Ｈ２含有量が１ｐｐｂ以下であると好ましい。このような高純度化されたガスを用いることで、成膜される酸化物半導体膜中の不純物濃度を低減できる。
また、成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
また、基板を加熱しながら成膜することにより、成膜した酸化物半導体膜の欠陥密度が低下するため好ましい。酸化物半導体膜の欠陥密度は、トランジスタの電界効果移動度に影響を与える。
なお、酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉｄは、以下の式となる。
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
欠陥密度は酸化物半導体の成膜時の基板温度に依存する。図１７は基板加熱温度と欠陥密度の関係を示す。酸化物半導体としては、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のものを用いた。基板加熱温度が高いものは室温で成膜したものよりも欠陥密度が低下することが示される。
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い理想的な酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓと予想できる。
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、以下の式で表される。
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した第１の結果を図１８に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、３．１５電子ボルト、４．６電子ボルト、１５、３０ｎｍとした。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは３０ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
図１８で示されるように、ゲート電圧１Ｖ強で移動度５０ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した第２の結果を図１９に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
図１９で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
計算した上記第２の結果のような移動度を有する酸化物半導体を用いて、微細なトランジスタを作製した場合の特性を計算した結果を図２０乃至図２２に示す。なお、計算に用いたトランジスタの断面構造を図２３に示す。図２３に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃを有する。半導体領域１１０３ａおよび半導体領域１１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
図２３（Ａ）に示すトランジスタは、下地絶縁膜１１０１と、下地絶縁膜１１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成される。トランジスタは半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１１０３ｂと、ゲート電極１１０５を有する。ゲート電極１１０５の幅を３３ｎｍとする。
ゲート電極１１０５と半導体領域１１０３ｂの間には、ゲート絶縁膜１１０４を有し、また、ゲート電極１１０５の両側面には側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂ、ゲート電極１１０５の上部には、ゲート電極１１０５と他の配線との短絡を防止するための絶縁物１１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１１０３ａおよび半導体領域１１０３ｃに接して、ソース電極１１０８ａおよびドレイン電極１１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
図２３（Ｂ）に示すトランジスタは、下地絶縁膜１１０１と、酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成され、半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟まれた真性の半導体領域１１０３ｂと、幅３３ｎｍのゲート電極１１０５とゲート絶縁膜１１０４と側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂと絶縁物１１０７とソース電極１１０８ａおよびドレイン電極１１０８ｂを有する点で図２３（Ａ）に示すトランジスタと同じである。
図２３（Ａ）に示すトランジスタと図２３（Ｂ）に示すトランジスタの相違点は、側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂの下の半導体領域の導電型である。図２３（Ａ）に示すトランジスタでは、側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃであるが、図２３（Ｂ）に示すトランジスタでは、真性の半導体領域１１０３ｂである。すなわち、図２３（Ｂ）に示す半導体層において、半導体領域１１０３ａ（半導体領域１１０３ｃ）とゲート電極１１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１１０６ａ（側壁絶縁物１１０６ｂ）の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２０は、図２３（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
図２０（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２０（Ｂ）は１０ｎｍとしたものであり、図２０（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流は、記憶回路で用いられるトランジスタの特性として十分な１０μＡを超えることが示された。
図２１は、図２３（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２１（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２１（Ｂ）は１０ｎｍとしたものであり、図２１（Ｃ）は５ｎｍとしたものである。
また、図２２は、図２３（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２２（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２２（Ｂ）は１０ｎｍとしたものであり、図２２（Ｃ）は５ｎｍとしたものである。
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図２０では８０ｃｍ２／Ｖｓ程度であるが、図２１では６０ｃｍ２／Ｖｓ程度、図２２では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流は、記憶回路で用いられるトランジスタの特性として十分な１０μＡを超えることが示された。
酸化物半導体膜の成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７０７、及び絶縁膜７０８までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。
なお、酸化物半導体層７０９を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
酸化物半導体層７０９を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、スパッタリング等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体層７０９に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、などにおいて、加熱処理を施す。
酸化物半導体層７０９に加熱処理を施すことで、酸化物半導体層７０９中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
以上の工程により、酸化物半導体層７０９中の水素濃度を低減することができる。なお、酸化物半導体層７０９中の水素濃度は、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下とする。それにより酸化物半導体層の安定化を図ることができる。
なお、上記の脱水化または脱水素化の加熱処理後に、酸化性雰囲気において、さらに加熱処理を行うことが望ましい。脱水化または脱水素化の加熱処理において、酸化物半導体層７０９中に生じた酸素欠損を、酸化性雰囲気にて加熱処理を行うことで、酸化物半導体層７０９中に酸素を供給し、酸素欠損を補填することができる。このように、酸化物半導体層７０９に酸素を供給することができることから、酸化性雰囲気にて加熱処理を加酸素化ということもできる。例えば、加酸素化は、１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。なお、脱水化または脱水素化の加熱処理と、加酸素化の加熱処理は連続して行うことが好ましい。連続して行うことで生産性を向上させることができる。
なお、酸化性雰囲気とは、酸化性ガス（酸素ガス、オゾンガス、酸化窒素ガスなど）の雰囲気であって、水素などが含まれないことが好ましい。例えば、導入する酸化性ガスの純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上とする。酸化性雰囲気は、酸化性ガスを不活性ガスと混合して用いてもよく、酸化性ガスが少なくとも１０ｐｐｍ以上含まれるものとする。
なお、酸化物半導体層は非晶質であっても良いが、結晶性を有していても良い。結晶性を有する酸化物半導体層としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いることができる。
ＣＡＡＣ−ＯＳ膜とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形、または正六角形の原子配列を有し、且つ、ｃ軸方向に垂直な方向から見て、金属原子が層状、または、金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
なお、ＣＡＡＣ−ＯＳ膜は単結晶ではないが、また、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳ膜は結晶化した部分（結晶部分）、または結晶化した領域（結晶領域）を含むが、１つの結晶部分と他の結晶部分の境界、または１つの結晶領域と他の結晶領域の境界を明確に判別できないこともある。
また、ＣＡＡＣ−ＯＳ膜を構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル、または表面の法線ベクトルに平行な方向）に揃っていてもよい。
ＣＡＡＣ−ＯＳ膜は、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
このようなＣＡＡＣ−ＯＳ膜の例として、膜状に形成され、膜表面または形成される基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子、または、金属原子と酸素原子（あるいは窒素原子）の層状配列が認められる酸化物を挙げることもできる。
ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について図１４乃至図１６を用いて詳細に説明する。なお、特に断りがない限り、図１４乃至図１６は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１４において丸で囲まれたＯは４配位のＯを示し、二重丸は３配位のＯを示す。
図１４（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１４（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１４（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１４（Ａ）に示す小グループは電荷が０である。
図１４（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１４（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１４（Ｂ）に示す構造をとりうる。図１４（Ｂ）に示す小グループは電荷が０である。
図１４（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、による構造を示す。図１４（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１４（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１４（Ｃ）に示す小グループは電荷が０である。
図１４（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１４（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１４（Ｄ）に示す小グループは電荷が＋１となる。
図１４（Ｅ）に、２個のＺｎを含む小グループを示す。図１４（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１４（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図１４（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１４（Ｂ）に示す５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。図１４（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように小グループが結合して中グループを構成する。
図１５（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１５（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１５（Ｃ）は、図１５（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１５（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１５（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１５（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図１５（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎからなる小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１４（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個あれば、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
また、Ｉｎは５配位および６配位のいずれもとることができるものとする。具体的には、図１５（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、などを用いた場合も同様である。
例えば、図１６（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
図１６（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
図１６（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１６（Ｃ）は、図１６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１６（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
また、ＣＡＡＣ−ＯＳ膜は、非晶質の酸化物半導体膜と比較して、金属と酸素の結合が秩序化している。すなわち、酸化物半導体膜が非晶質の場合は、個々の金属原子によって配位数が異なることも有り得るが、ＣＡＡＣ−ＯＳ膜では金属原子に配位している酸素原子の数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子（水素イオンを含む）やアルカリ金属原子の脱着による電荷の移動や不安定性を減少させる効果がある。
また、酸化物半導体が極めて薄い膜厚（例えば、５ｎｍ）でもＣＡＡＣ−ＯＳ膜とすることができる。このような膜厚でＣＡＡＣ−ＯＳ膜とすることにより、例えばＬ長が短い（例えば、Ｌ長＝３０ｎｍ）トランジスタを作製する場合においても、高い信頼性の酸化物半導体を用いたトランジスタとすることができる。
また、ＣＡＡＣ−ＯＳ膜を形成する場合においては、下地膜（ここでは、絶縁膜７０８）の表面の平坦性を良好にすることが好ましい。表面の平坦性は、原子レベルで平坦化された絶縁膜（ＡＬＦ：Ａｔｏｍｉｎｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓともいう）とすればよく、例えば、絶縁膜７０８の平均面粗さ（Ｒａ）を０．１ｎｍ以上０．５ｎｍ未満とすることが好ましい。絶縁膜７０８の表面の平坦性が良好であると、ＣＡＡＣ−ＯＳ膜の結晶性を向上させることができる。
以上により酸化物半導体層７０９を形成することができる。
次いで、図９（Ａ）に示すように、ゲート電極７０４と接し、なおかつ酸化物半導体層７０９とも接する導電膜７１０と、酸化物半導体層７０９と接する導電膜７１１とを形成する。導電膜７１０、及び導電膜７１１は、ソース電極またはドレイン電極として機能する。
具体的に、導電膜７１０、及び導電膜７１１は、ゲート電極７０４、絶縁膜７０７、絶縁膜７０８、及び酸化物半導体層７０９を覆うようスパッタリング法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工（パターニング、及びエッチング）することで、形成することができる。
導電膜７１０、及び導電膜７１１となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
また、導電膜７１０、及び導電膜７１１となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜７１０、及び導電膜７１１に用いることで、酸化膜である絶縁膜と、導電膜７１０、及び導電膜７１１との密着性を高めることができる。
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
なお、導電膜のエッチングの際に、酸化物半導体層７０９がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体層７０９の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と、水とを、５：２：２の体積比で混合したアンモニア過水を用いる。または、塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
また、酸化物半導体層７０９と、ソース電極またはドレイン電極として機能する導電膜７１０、及び導電膜７１１との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、導電膜７１０、及び導電膜７１１を形成するためのパターニングとを一括で行うようにしても良い。
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体層７０９と導電膜７１０、及び導電膜７１１の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体層７０９の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
なお、プラズマ処理を行った後、図９（Ｂ）に示すように、絶縁膜７０８、酸化物半導体層７０９、導電膜７１０、及び導電膜７１１を覆うように、ゲート絶縁膜７１２を形成する。そして、ゲート絶縁膜７１２上において、酸化物半導体層７０９と重なる位置にゲート電極７１３を形成し、導電膜７１０と重なる位置に導電膜７１４を形成する。
ゲート絶縁膜７１２は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜７１２は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜７１２に水素が含まれると、その水素が酸化物半導体層７０９へ侵入し、又は水素が酸化物半導体層７０９中の酸素を引き抜き、酸化物半導体層７０９が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜７１２はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記のゲート絶縁膜７１２には、バリア性の高い材料を用いるのが望ましい。
例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層７０９に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１０、導電膜７１１、及び酸化物半導体層７０９と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体層７０９内、ゲート絶縁膜７１２内、或いは、酸化物半導体層７０９と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体層７０９に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が酸化物半導体層７０９に接するのを防ぐことができる。
本実施の形態では、スパッタリング法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタリング法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜７１２を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。
なお、ゲート絶縁膜７１２を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。
本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、導電膜７１０、及び導電膜７１１を形成する前に、水分又は水素を低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７１２が設けられた後に、加熱処理が施されることによって、酸化物半導体層７０９に対して行った先の加熱処理により、酸化物半導体層７０９に酸素欠損が発生していたとしても、ゲート絶縁膜７１２から酸化物半導体層７０９に酸素が供与される。そして、酸化物半導体層７０９に酸素が供与されることで、酸化物半導体層７０９において、酸素欠損を低減し、化学量論的組成比を満たすことが可能である。酸化物半導体層７０９には、化学量論的組成比を超える量の酸素が含まれていることが好ましい。
その結果、酸化物半導体層７０９をｉ型（真性）に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、オフ電流の極めて小さいトランジスタを実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７１２の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体層７０９をｉ型に近づけることができる。
また、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体層７０９に酸素を添加することで、酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体層７０９に添加すれば良い。
また、ゲート電極７１３、及び導電膜７１４は、ゲート絶縁膜７１２上に導電膜を形成した後、該導電膜をパターニングすることで形成することができる。ゲート電極７１３、及び導電膜７１４は、ゲート電極７０４、或いは導電膜７１０、及び導電膜７１１と同様の材料を用いて形成することが可能である。
ゲート電極７１３、及び導電膜７１４の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いてスパッタリング法により１５０ｎｍの導電膜を形成した後、該導電膜を所望の形状に加工（パターニング、及びエッチング）することで、ゲート電極７１３、及び導電膜７１４を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
以上の工程により、第１のトランジスタ１０８が形成される。
なお、ゲート絶縁膜７１２を間に挟んで導電膜７１０と導電膜７１４とが重なる部分が、第１の容量素子１１０に相当する。
また、第１のトランジスタ１０８はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
なお、酸化物半導体層７０９に接する絶縁膜（本実施の形態においては、ゲート絶縁膜７１２が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
また、酸化物半導体層７０９に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
例えば、酸化物半導体層７０９に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体層７０９に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体層７０９に接する絶縁膜として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接することにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、又は酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化又はｉ型に限りなく近くすることができる。
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層７０９に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体層７０９に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体層７０９を挟む構成とすることで、上記効果をより高めることができる。
また、酸化物半導体層７０９の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良いし、上層と下層の一方を組成がＳｉＯｘ（Ｘ＝２＋α、０＜α＜１）の酸化シリコンとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。
また、酸化物半導体層７０９に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体層７０９の上層に組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体層７０９の下層を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層７０９の上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。
次に、図９（Ｃ）に示すように、ゲート絶縁膜７１２、ゲート電極７１３、導電膜７１４を覆うように、絶縁膜７１５を形成する。絶縁膜７１５は、スパッタリング法やＰＥ−ＣＶＤ法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜７１５には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜７１５の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜７１５を単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
以上の工程により、記憶回路に用いる第１のトランジスタ１０８を作製することができる。なお、本実施の形態に示した作製方法では、ソース電極またはドレイン電極として機能する導電膜７１０、及び導電膜７１１が、酸化物半導体層７０９の後に形成されている。しかし、第１のトランジスタ１０８は、ソース電極またはドレイン電極として機能する導電膜が、酸化物半導体層７０９の下、すなわち、酸化物半導体層７０９と絶縁膜７０８の間に設けられていても良い。
また、図１０に、ソース電極またはドレイン電極として機能する導電膜７１０及び導電膜７１１が、酸化物半導体層７０９と、絶縁膜７０８の間に設けられている場合の、第１のトランジスタ１０８、第１の容量素子１１０、及び第４のトランジスタ２０６の断面図を示す。図１０に示す第１のトランジスタ１０８は、絶縁膜７０８を形成した後に導電膜７１０及び導電膜７１１の形成を行い、次いで酸化物半導体層７０９の形成を行うことで、得ることができる。
このように酸化物半導体を用いたトランジスタによって、不揮発性の記憶回路を構成することができる。また、不揮発性の記憶回路を用いた半導体装置としては、例えば不揮発性のランダムアクセスメモリがある。
ところで、不揮発性のランダムアクセスメモリとして磁気トンネル接合素子（ＭＴＪ素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している膜中のスピンの向きが並行であれば低抵抗状態、反並行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本実施の形態で示す酸化物半導体を用いた記憶回路とは原理が全く異なっている。表１はＭＴＪ素子と、本実施の形態に係る記憶回路との対比を示す。
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。
さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから見ても高価であると考えられる。
一方、本実施の形態で示す酸化物半導体を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。
本実施の形態は、他の実施の形態と適宜組み合わせて行うことが出来る。
（実施の形態６）
本実施の形態では、実施の形態５とは異なる構造を有した、酸化物半導体層を用いたトランジスタについて図１１を用いて説明する。
図１１（Ａ）に示すトランジスタ８０１は、絶縁膜８０２上に形成された、活性層として機能する酸化物半導体層８０３と、酸化物半導体層８０３上に形成されたソース電極８０４と、酸化物半導体層８０３上に形成されたドレイン電極８０５と、酸化物半導体層８０３、ソース電極８０４、及びドレイン電極８０５上のゲート絶縁膜８０６と、ゲート絶縁膜８０６上において酸化物半導体層８０３と重なる位置に設けられたゲート電極８０７とを有する。
図１１（Ａ）に示すトランジスタ８０１は、ゲート電極８０７が酸化物半導体層８０３の上に形成されているトップゲート型であり、なおかつ、ソース電極８０４と、ドレイン電極８０５とが酸化物半導体層８０３の上に形成されているトップコンタクト型である。そして、トランジスタ８０１は、ソース電極８０４、及びドレイン電極８０５と、ゲート電極８０７とが重なっていない。すなわち、ソース電極８０４、及びドレイン電極８０５とゲート電極８０７との間には、ゲート絶縁膜８０６の膜厚よりも大きい間隔が設けられている。よって、トランジスタ８０１は、ソース電極８０４、及びドレイン電極８０５とゲート電極８０７との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現することができる。
また、酸化物半導体層８０３は、ゲート電極８０７が形成された後に酸化物半導体層８０３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域８０８を有する。また、酸化物半導体層８０３のうち、ゲート絶縁膜８０６を間に挟んでゲート電極８０７と重なる領域がチャネル形成領域８０９である。酸化物半導体層８０３では、一対の高濃度領域８０８の間にチャネル形成領域８０９が設けられている。高濃度領域８０８を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えば窒素、リン、ボロンなどを用いることができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域８０８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域８０８は、酸化物半導体層８０３中の他の領域に比べて導電性が高くなる。よって、高濃度領域８０８を酸化物半導体層８０３に設けることで、ソース電極８０４とドレイン電極８０５の間の抵抗を下げることができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体層８０３に用いた場合、窒素を添加した後、３００℃以上６００℃以下で１時間程度加熱処理を施すことにより、高濃度領域８０８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域８０８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域８０８の導電性を高め、ソース電極８０４とドレイン電極８０５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極８０４とドレイン電極８０５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域８０８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体層８０３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体層８０３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体層８０３の導電率を高めることができるので、ソース電極８０４とドレイン電極８０５の間の抵抗を下げることができる。
そして、ソース電極８０４とドレイン電極８０５の間の抵抗を下げることで、トランジスタ８０１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ８０１の微細化により、当該トランジスタを用いた記憶回路の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
図１１（Ｂ）に示すトランジスタ８１１は、絶縁膜８１２上に形成されたソース電極８１４と、絶縁膜８１２上に形成されたドレイン電極８１５と、ソース電極８１４とドレイン電極８１５上に形成された活性層として機能する酸化物半導体層８１３と、酸化物半導体層８１３、ソース電極８１４と、ドレイン電極８１５上のゲート絶縁膜８１６と、ゲート絶縁膜８１６上において酸化物半導体層８１３と重なる位置に設けられたゲート電極８１７とを有する。
図１１（Ｂ）に示すトランジスタ８１１は、ゲート電極８１７が酸化物半導体層８１３の上に形成されているトップゲート型であり、なおかつ、ソース電極８１４、及びドレイン電極８１５が酸化物半導体層８１３の下に形成されているボトムコンタクト型である。そして、トランジスタ８１１は、トランジスタ８０１と同様に、ソース電極８１４、及びドレイン電極８１５と、ゲート電極８１７とが重なっていないので、ソース電極８１４またはドレイン電極８１５とゲート電極８１７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体層８１３は、ゲート電極８１７が形成された後に酸化物半導体層８１３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域８１８を有する。また、酸化物半導体層８１３のうち、ゲート絶縁膜８１６を間に挟んでゲート電極８１７と重なる領域がチャネル形成領域８１９である。酸化物半導体層８１３では、一対の高濃度領域８１８の間にチャネル形成領域８１９が設けられている。
高濃度領域８１８は、上述した、トランジスタ８０１が有する高濃度領域８０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域８１８を形成するためのドーパントの種類については、高濃度領域８０８の場合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域８１８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域８１８は、酸化物半導体層８１３中の他の領域に比べて導電性が高くなる。よって、高濃度領域８１８を酸化物半導体層８１３に設けることで、ソース電極８１４とドレイン電極８１５の間の抵抗を下げることができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体層８１３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域８１８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域８１８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域８１８の導電性を高め、ソース電極８１４とドレイン電極８１５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極８１４とドレイン電極８１５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域８１８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体層８１３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体層８１３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体層８１３の導電率を高めることができるので、ソース電極８１４とドレイン電極８１５の間の抵抗を下げることができる。
そして、ソース電極８１４とドレイン電極８１５の間の抵抗を下げることで、トランジスタ８１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ８１１の微細化により、当該トランジスタを用いた記憶回路の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
図１１（Ｃ）に示すトランジスタ８２１は、絶縁膜８２２上に形成された、活性層として機能する酸化物半導体層８２３と、酸化物半導体層８２３上に形成されたソース電極８２４と、酸化物半導体層８２３上に形成されたドレイン電極８２５と、酸化物半導体層８２３、ソース電極８２４と、ドレイン電極８２５上のゲート絶縁膜８２６と、ゲート絶縁膜８２６上において酸化物半導体層８２３と重なる位置に設けられたゲート電極８２７とを有する。さらに、トランジスタ８２１は、ゲート電極８２７の側部に設けられた、絶縁膜で形成されたサイドウォール８３０を有する。
図１１（Ｃ）に示すトランジスタ８２１は、ゲート電極８２７が酸化物半導体層８２３の上に形成されているトップゲート型であり、なおかつ、ソース電極８２４と、ドレイン電極８２５とが酸化物半導体層８２３の上に形成されているトップコンタクト型である。そして、トランジスタ８２１は、トランジスタ８０１と同様に、ソース電極８２４、及びドレイン電極８２５と、ゲート電極８２７とが重なっていないので、ソース電極８２４またはドレイン電極８２５とゲート電極８２７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体層８２３は、ゲート電極８２７が形成された後に酸化物半導体層８２３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域８２８と、一対の低濃度領域８２９とを有する。また、酸化物半導体層８２３のうち、ゲート絶縁膜８２６を間に挟んでゲート電極８２７と重なる領域がチャネル形成領域８３１である。酸化物半導体層８２３では、一対の高濃度領域８２８の間に一対の低濃度領域８２９が設けられ、一対の低濃度領域８２９の間にチャネル形成領域８３１が設けられている。そして、一対の低濃度領域８２９は、酸化物半導体層８２３中の、ゲート絶縁膜８２６を間に挟んでサイドウォール８３０と重なる領域に設けられている。
高濃度領域８２８及び低濃度領域８２９は、上述した、トランジスタ８０１が有する高濃度領域８０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域８２８を形成するためのドーパントの種類については、高濃度領域８０８の場合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域８２８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域８２９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域８２８は、酸化物半導体層８２３中の他の領域に比べて導電性が高くなる。よって、高濃度領域８２８を酸化物半導体層８２３に設けることで、ソース電極８２４とドレイン電極８２５の間の抵抗を下げることができる。また、低濃度領域８２９をチャネル形成領域８３１と高濃度領域８２８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体層８２３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域８２８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度領域８２９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域８２８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域８２８の導電性を高め、ソース電極８２４とドレイン電極８２５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極８２４とドレイン電極８２５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域８２８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体層８２３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体層８２３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体層８２３の導電率を高めることができるので、ソース電極８２４とドレイン電極８２５の間の抵抗を下げることができる。
そして、ソース電極８２４とドレイン電極８２５の間の抵抗を下げることで、トランジスタ８２１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ８２１の微細化により、当該トランジスタを用いたメモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
図１１（Ｄ）に示すトランジスタ８４１は、絶縁膜８４２上に形成されたソース電極８４４と、絶縁膜８４２上に形成されたドレイン電極８４５と、ソース電極８４４と、ドレイン電極８４５上に形成された活性層として機能する酸化物半導体層８４３と、酸化物半導体層８４３、ソース電極８４４、ドレイン電極８４５上のゲート絶縁膜８４６と、ゲート絶縁膜８４６上において酸化物半導体層８４３と重なる位置に設けられたゲート電極８４７とを有する。さらに、トランジスタ８４１は、ゲート電極８４７の側部に設けられた、絶縁膜で形成されたサイドウォール８５０を有する。
図１１（Ｄ）に示すトランジスタ８４１は、ゲート電極８４７が酸化物半導体層８４３の上に形成されているトップゲート型であり、なおかつ、ソース電極８４４、及びドレイン電極８４５が酸化物半導体層８４３の下に形成されているボトムコンタクト型である。そして、トランジスタ８４１は、トランジスタ８０１と同様に、ソース電極８４４またはドレイン電極８４５と、ゲート電極８４７とが重なっていないので、ソース電極８４４またはドレイン電極８４５とゲート電極８４７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体層８４３は、ゲート電極８４７が形成された後に酸化物半導体層８４３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域８４８と、一対の低濃度領域８４９とを有する。また、酸化物半導体層８４３のうち、ゲート絶縁膜８４６を間に挟んでゲート電極８４７と重なる領域がチャネル形成領域８５１である。酸化物半導体層８４３では、一対の高濃度領域８４８の間に一対の低濃度領域８４９が設けられ、一対の低濃度領域８４９の間にチャネル形成領域８５１が設けられている。そして、一対の低濃度領域８４９は、酸化物半導体層８４３中の、ゲート絶縁膜８４６を間に挟んでサイドウォール８５０と重なる領域に設けられている。
高濃度領域８４８及び低濃度領域８４９は、上述した、トランジスタ８０１が有する高濃度領域８０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域８４８を形成するためのドーパントの種類については、高濃度領域８０８の場合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域８４８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域８４９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域８４８は、酸化物半導体層８４３中の他の領域に比べて導電性が高くなる。よって、高濃度領域８４８を酸化物半導体層８４３に設けることで、ソース電極８４４とドレイン電極８４５の間の抵抗を下げることができる。また、低濃度領域８４９をチャネル形成領域８５１と高濃度領域８４８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体層８４３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域８４８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度領域８４９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域８４８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域８４８の導電性を高め、ソース電極８４４とドレイン電極８４５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極８４４とドレイン電極８４５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域８４８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体層８４３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体層８４３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体層８４３の導電率を高めることができるので、ソース電極８４４とドレイン電極８４５の間の抵抗を下げることができる。
そして、ソース電極８４４とドレイン電極８４５の間の抵抗を下げることで、トランジスタ８４１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ８４１の微細化により、当該トランジスタを用いた記憶回路の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体層のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ． Ｊｅｏｎ ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎｓ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ．５０４−５０７， ２０１０．）。
しかしながら、上記作製方法では、ゲート絶縁膜を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁膜の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。
しかし、本実施の形態に示すように、酸化物半導体層へのドーパントの添加を、酸化物半導体層を露出させず、ゲート絶縁膜を残したまま行うことで、酸化物半導体層のオーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて行うことが出来る。
（実施の形態７）
本実施の形態においては、本発明の一態様に係る信号処理回路を用いることで、消費電力の低い電子機器について説明を行う。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い信号処理回路をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。
本発明の一態様に係る信号処理回路は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る信号処理回路を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。
本発明の一態様に係る信号処理回路を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について図１２、及び図１３を用いて説明する。
図１２は、携帯用の電子機器のブロック図である。図１２に示す携帯用の電子機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェース（ＩＦ）９０９を有している。上記実施の形態で示した信号処理回路を、例えばＣＰＵ９０７に採用することによって、消費電力を低減することができる。
図１３は電子書籍のブロック図である。電子書籍はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。マイクロプロセッサ１００３はＣＰＵ１０１１、ＤＳＰ１０１２、インターフェース１０１３を有している。上記実施の形態で示した信号処理回路を、例えばＣＰＵ１０１１に採用することで、消費電力を低減することが可能になる。
本実施の形態は、他の実施の形態と適宜組み合わせて行うことが出来る。
（実施の形態８）
上記の実施の形態１乃至７で記載された、酸化物半導体を用いたトランジスタについて詳しく説明する。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域とするトランジスタは、該酸化物半導体膜を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
例えば、図２４（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
図２４（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２４（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２４（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２４（Ａ）と図２４（Ｂ）の対比からも確認することができる。
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。なお、Ｖｄはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜６０８に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜６０８に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
試料１のプラスＢＴ試験の結果を図２５（Ａ）に、マイナスＢＴ試験の結果を図２５（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２６（Ａ）に、マイナスＢＴ試験の結果を図２６（Ｂ）に示す。
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
図２７に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
図２８に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
具体的には、図２８に示すように、基板温度Ｔが１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。これらのオフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂのトランジスタにおいて、基板温度と電気的特性の関係について評価した。
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極とチャネル長方向に重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のチャネル幅方向へのはみ出しをｄＷと呼ぶ。
図２９に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図３０（Ａ）に基板温度としきい値電圧の関係を、図３０（Ｂ）に基板温度と電界効果移動度の関係を示す。
図３０（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
また、図３０（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について、図３１などを用いて説明する。
図３１は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図３１（Ａ）にトランジスタの上面図を示す。また、図３１（Ｂ）は図３１（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図である。
図３１（Ｂ）に示すトランジスタは、基板５００と、基板５００上に設けられた下地絶縁膜５０２と、下地絶縁膜５０２の周辺に設けられた保護絶縁膜５０４と、下地絶縁膜５０２および保護絶縁膜５０４上に設けられた高抵抗領域５０６ａおよび低抵抗領域５０６ｂを有する酸化物半導体膜５０６と、酸化物半導体膜５０６上に設けられたゲート絶縁膜５０８と、ゲート絶縁膜５０８を介して酸化物半導体膜５０６と重畳して設けられたゲート電極５１０と、ゲート電極５１０の側面と接して設けられた側壁絶縁膜５１２と、少なくとも低抵抗領域５０６ｂと接して設けられた一対の電極５１４と、少なくとも酸化物半導体膜５０６、ゲート電極５１０および一対の電極５１４を覆って設けられた層間絶縁膜５１６と、層間絶縁膜５１６に設けられた開口部を介して少なくとも一対の電極５１４の一方と接続して設けられた配線５１８と、を有する。
なお、図示しないが、層間絶縁膜５１６および配線５１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜５１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
図３２は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図３２（Ａ）はトランジスタの上面図である。また、図３２（Ｂ）は図３２（Ａ）の一点鎖線Ｂ１−Ｂ２に対応する断面図である。
図３２（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。
基板６００としてはガラス基板を、下地絶縁膜６０２としては酸化シリコン膜を、酸化物半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いた。
なお、図３２（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４とチャネル長方向に重畳する幅をＬｏｖと呼ぶ。また、酸化物半導体膜６０６に対する一対の電極６１４のチャネル幅方向へのはみ出しをｄＷと呼ぶ。
１００ 記憶回路
１０２ 第１の回路
１０４ 第２の回路
１０５ 第３の回路
１０６ 第１のスイッチ
１０８ 第１のトランジスタ
１１０ 第１の容量素子
１０９ 第１のインバータ
１１１ 第２のインバータ
１１２ 第３のインバータ
１１４ 第３のスイッチ
１１６ 第２のスイッチ
１１８ 第４のインバータ
１２０ 第４のスイッチ
１２２ 第５のインバータ
１２４ 第６のインバータ
１５０ 記憶処理装置
１５１ 演算回路
１５２ 演算回路
１５３ 記憶回路
１５４ 記憶回路
１５５ 記憶回路
１５６ 制御回路
１５７ 電源制御回路
２０２ 第２のトランジスタ
２０４ 第３のトランジスタ
２０６ 第４のトランジスタ
２０７ 第５のトランジスタ
２０８ 第２の容量素子
５００ 基板
５０２ 下地絶縁膜
５０４ 保護絶縁膜
５０６ 酸化物半導体膜
５０６ａ 高抵抗領域
５０６ｂ 低抵抗領域
５０８ ゲート絶縁膜
５１０ ゲート電極
５１２ 側壁絶縁膜
５１４ 電極
５１６ 層間絶縁膜
５１８ 配線
６００ 基板
６０２ 下地絶縁膜
６０６ 酸化物半導体膜
６０８ ゲート絶縁膜
６１０ ゲート電極
６１４ 電極
６１６ 層間絶縁膜
６１８ 配線
６２０ 保護膜
７００ 基板
７０１ 絶縁膜
７０２ 半導体膜
７０３ ゲート絶縁膜
７０４ ゲート電極
７０５ 不純物領域
７０６ チャネル形成領域
７０７ 絶縁膜
７０８ 絶縁膜
７０９ 酸化物半導体層
７１０ 導電膜
７１１ 導電膜
７１２ ゲート絶縁膜
７１３ ゲート電極
７１４ 導電膜
７１５ 絶縁膜
８０１ トランジスタ
８０２ 絶縁膜
８０３ 酸化物半導体層
８０４ ソース電極
８０５ ドレイン電極
８０６ ゲート絶縁膜
８０７ ゲート電極
８０８ 高濃度領域
８０９ チャネル形成領域
８１１ トランジスタ
８１２ 絶縁膜
８１３ 酸化物半導体層
８１４ ソース電極
８１５ ドレイン電極
８１６ ゲート絶縁膜
８１７ ゲート電極
８１８ 高濃度領域
８１９ チャネル形成領域
８２１ トランジスタ
８２２ 絶縁膜
８２３ 酸化物半導体層
８２４ ソース電極
８２５ ドレイン電極
８２６ ゲート絶縁膜
８２７ ゲート電極
８２８ 高濃度領域
８２９ 低濃度領域
８３０ サイドウォール
８３１ チャネル形成領域
８４１ トランジスタ
８４２ 絶縁膜
８４３ 酸化物半導体層
８４４ ソース電極
８４５ ドレイン電極
８４６ ゲート絶縁膜
８４７ ゲート電極
８４８ 高濃度領域
８４９ 低濃度領域
８５０ サイドウォール
８５１ チャネル形成領域
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９０９ インターフェース（ＩＦ）
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ
１０１１ ＣＰＵ
１０１２ ＤＳＰ
１０１３ インターフェース
１１０１ 下地絶縁膜
１１０２ 埋め込み絶縁物
１１０３ａ 半導体領域
１１０３ｂ 半導体領域
１１０３ｃ 半導体領域
１１０４ ゲート絶縁膜
１１０５ ゲート電極
１１０６ａ 側壁絶縁物
１１０６ｂ 側壁絶縁物
１１０７ 絶縁物
１１０８ａ ソース電極
１１０８ｂ ドレイン電極
９９００ 基板
９９０１ ＡＬＵ
９９０２ ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ
９９０３ Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ
９９０４ Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９９０５ Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ
９９０６ Ｒｅｇｉｓｔｅｒ
９９０７ Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ
９９０８ Ｂｕｓ・Ｉ／Ｆ
９９０９ ＲＯＭ
９９２０ ＲＯＭ・Ｉ／Ｆ

Claims (5)

  1. 二つの入力端子と一つの出力端子を具備する第１の回路と、
    二つの入力端子と一つの出力端子を具備する第２の回路と、
    二つの入力端子と一つの出力端子を具備する第３の回路と、
    第１のスイッチと、
    酸化物半導体を有する第１のトランジスタと、
    第１の容量素子と、第１のインバータと、第２のインバータと、を有し、
    前記第１の回路の入力端子の一方は、読み出し信号が与えられる信号線と電気的に接続され、
    前記第１の回路の入力端子の他方は、前記第１のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
    前記第１の回路の出力端子は、前記第１のスイッチの入力端子と電気的に接続され、
    前記第２の回路の入力端子の一方は、読み出し信号が与えられる信号線と電気的に接続され、
    前記第２の回路の入力端子の他方は、前記第１のスイッチの出力端子と電気的に接続され、
    前記第２の回路の出力端子は、前記第１のトランジスタのソース電極またはドレイン電極の他方と電気的に接続され、
    前記第３の回路の入力端子の一方は、前記第１のインバータの出力端子と電気的に接続され、
    前記第３の回路の入力端子の他方は、読み出し信号が与えられる信号線と電気的に接続され、
    前記第３の回路の出力端子は、前記第２のインバータの入力端子、及び前記第１のスイッチの第１の制御端子と電気的に接続され、
    前記第２のインバータの出力端子は、前記第１のスイッチの第２の制御端子と電気的に接続され、
    前記第１のトランジスタのゲート電極は、制御信号が与えられる信号線と電気的に接続され、
    前記制御信号が与えられる信号線は、前記第１のインバータの入力端子と電気的に接続され、
    前記第１の容量素子の一方の電極は、前記第１のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
    前記第１の容量素子の他方の電極は、接地され、
    前記第２の回路の入力端子のいずれか一方に、電源電圧の供給停止前までローレベル電位が供給され、
    前記第１のトランジスタのソース電極またはドレイン電極の他方と、前記第１の容量素子と、の間にハイレベル電位が供給されることを特徴とする記憶回路。
  2. 請求項１において、
    前記第１のトランジスタは、Ｉｎ、Ｇａ及びＺｎを含んでなる酸化物半導体材料により形成された記憶回路。
  3. 請求項１または請求項２に記載の前記記憶回路と、
    第２のスイッチと、第３のインバータと、第３のスイッチと、第４のインバータと、第４のスイッチと、第５のインバータと、第６のインバータと、を有し、
    前記第２のスイッチの入力端子は、入力信号が与えられる信号線と電気的に接続され、
    前記第２のスイッチの出力端子は、前記第３のインバータの入力端子と、前記第４のインバータの出力端子と電気的に接続され、
    前記第３のインバータの出力端子は、前記第３のスイッチの入力端子と電気的に接続され、
    前記第３のスイッチの出力端子は、前記第４のインバータの入力端子と、前記第４のスイッチの入力端子に電気的に接続され、
    前記第４のスイッチの出力端子は、前記第５のインバータの入力端子と、前記第６のインバータの出力端子と電気的に接続され、
    前記第５のインバータの出力端子は、前記第６のインバータの入力端子に電気的に接続され、
    前記記憶回路が、前記第３のスイッチに電気的に接続されることを特徴とする信号処理回路。
  4. 請求項１において、
    前記第１の回路は、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、を有し、
    前記第２のトランジスタのソース電極またはドレイン電極の一方は、電源電位が与えられる信号線と電気的に接続され、
    前記第２のトランジスタのソース電極またはドレイン電極の他方は、前記第３のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
    前記第３のトランジスタのソース電極またはドレイン電極の他方は、前記第４のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
    前記第４のトランジスタのソース電極またはドレイン電極の他方は、接地され、
    前記第２のトランジスタと前記第３のトランジスタのゲート電極は、読み出し信号が与えられる信号線と電気的に接続され、
    前記第５のトランジスタのソース電極またはドレイン電極の一方は、電源電位が与えられる信号線と接続され、
    前記第５のトランジスタのソース電極またはドレイン電極の他方は、前記第２のトランジスタのソース電極またはドレイン電極の他方と電気的に接続され、
    前記第５のトランジスタのゲート電極は、前記第４のトランジスタのゲート電極と電気的に接続され、
    前記第４のトランジスタのゲート電極に前記第１のトランジスタのソース電極またはドレイン電極の一方が電気的に接続される記憶回路。
  5. 請求項１において、
    前記第１の回路は、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、
    前記第２のトランジスタのソース電極またはドレイン電極の一方は、電源電位が与えられる信号線と電気的に接続され、
    前記第２のトランジスタのソース電極またはドレイン電極の他方は、前記第３のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
    前記第３のトランジスタのソース電極またはドレイン電極の他方は、前記第４のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
    前記第４のトランジスタのソース電極またはドレイン電極の他方は、接地され、
    前記第２のトランジスタと前記第３のトランジスタのゲート電極は、読み出し信号が与えられる信号線と電気的に接続され、
    前記第２の容量素子の電極の一方は、前記第２のトランジスタのソース電極またはドレイン電極の他方と電気的に接続され、
    前記第２の容量素子の電極の他方は、接地され、
    前記第４のトランジスタのゲート電極に前記第１のトランジスタのソース電極またはドレイン電極の一方が電気的に接続される記憶回路。
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