JP2013008432A5 - 記憶回路及び信号処理回路 - Google Patents

Claims (5)

1. 二つの入力端子と一つの出力端子を具備する第１の回路と、
   二つの入力端子と一つの出力端子を具備する第２の回路と、
   二つの入力端子と一つの出力端子を具備する第３の回路と、
   第１のスイッチと、
   酸化物半導体を有する第１のトランジスタと、
   第１の容量素子と、第１のインバータと、第２のインバータと、を有し、
   前記第１の回路の入力端子の一方は、読み出し信号が与えられる信号線と電気的に接続され、
   前記第１の回路の入力端子の他方は、前記第１のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
   前記第１の回路の出力端子は、前記第１のスイッチの入力端子と電気的に接続され、
   前記第２の回路の入力端子の一方は、読み出し信号が与えられる信号線と電気的に接続され、
   前記第２の回路の入力端子の他方は、前記第１のスイッチの出力端子と電気的に接続され、
   前記第２の回路の出力端子は、前記第１のトランジスタのソース電極またはドレイン電極の他方と電気的に接続され、
   前記第３の回路の入力端子の一方は、前記第１のインバータの出力端子と電気的に接続され、
   前記第３の回路の入力端子の他方は、読み出し信号が与えられる信号線と電気的に接続され、
   前記第３の回路の出力端子は、前記第２のインバータの入力端子、及び前記第１のスイッチの第１の制御端子と電気的に接続され、
   前記第２のインバータの出力端子は、前記第１のスイッチの第２の制御端子と電気的に接続され、
   前記第１のトランジスタのゲート電極は、制御信号が与えられる信号線と電気的に接続され、
   前記制御信号が与えられる信号線は、前記第１のインバータの入力端子と電気的に接続され、
   前記第１の容量素子の一方の電極は、前記第１のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
   前記第１の容量素子の他方の電極は、接地され、
   前記第２の回路の入力端子のいずれか一方に、電源電圧の供給停止前までローレベル電位が供給され、
   前記第１のトランジスタのソース電極またはドレイン電極の他方と、前記第１の容量素子と、の間にハイレベル電位が供給されることを特徴とする記憶回路。
2. 請求項１において、
   前記第１のトランジスタは、Ｉｎ、Ｇａ及びＺｎを含んでなる酸化物半導体材料により形成された記憶回路。
3. 請求項１または請求項２に記載の前記記憶回路と、
   第２のスイッチと、第３のインバータと、第３のスイッチと、第４のインバータと、第４のスイッチと、第５のインバータと、第６のインバータと、を有し、
   前記第２のスイッチの入力端子は、入力信号が与えられる信号線と電気的に接続され、
   前記第２のスイッチの出力端子は、前記第３のインバータの入力端子と、前記第４のインバータの出力端子と電気的に接続され、
   前記第３のインバータの出力端子は、前記第３のスイッチの入力端子と電気的に接続され、
   前記第３のスイッチの出力端子は、前記第４のインバータの入力端子と、前記第４のスイッチの入力端子に電気的に接続され、
   前記第４のスイッチの出力端子は、前記第５のインバータの入力端子と、前記第６のインバータの出力端子と電気的に接続され、
   前記第５のインバータの出力端子は、前記第６のインバータの入力端子に電気的に接続され、
   前記記憶回路が、前記第３のスイッチに電気的に接続されることを特徴とする信号処理回路。
4. 請求項１において、
   前記第１の回路は、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、を有し、
   前記第２のトランジスタのソース電極またはドレイン電極の一方は、電源電位が与えられる信号線と電気的に接続され、
   前記第２のトランジスタのソース電極またはドレイン電極の他方は、前記第３のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
   前記第３のトランジスタのソース電極またはドレイン電極の他方は、前記第４のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
   前記第４のトランジスタのソース電極またはドレイン電極の他方は、接地され、
   前記第２のトランジスタと前記第３のトランジスタのゲート電極は、読み出し信号が与えられる信号線と電気的に接続され、
   前記第５のトランジスタのソース電極またはドレイン電極の一方は、電源電位が与えられる信号線と接続され、
   前記第５のトランジスタのソース電極またはドレイン電極の他方は、前記第２のトランジスタのソース電極またはドレイン電極の他方と電気的に接続され、
   前記第５のトランジスタのゲート電極は、前記第４のトランジスタのゲート電極と電気的に接続され、
   前記第４のトランジスタのゲート電極に前記第１のトランジスタのソース電極またはドレイン電極の一方が電気的に接続される記憶回路。
5. 請求項１において、
   前記第１の回路は、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、
   前記第２のトランジスタのソース電極またはドレイン電極の一方は、電源電位が与えられる信号線と電気的に接続され、
   前記第２のトランジスタのソース電極またはドレイン電極の他方は、前記第３のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
   前記第３のトランジスタのソース電極またはドレイン電極の他方は、前記第４のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
   前記第４のトランジスタのソース電極またはドレイン電極の他方は、接地され、
   前記第２のトランジスタと前記第３のトランジスタのゲート電極は、読み出し信号が与えられる信号線と電気的に接続され、
   前記第２の容量素子の電極の一方は、前記第２のトランジスタのソース電極またはドレイン電極の他方と電気的に接続され、
   前記第２の容量素子の電極の他方は、接地され、
   前記第４のトランジスタのゲート電極に前記第１のトランジスタのソース電極またはドレイン電極の一方が電気的に接続される記憶回路。