JP2012256400A5 - - Google Patents

Claims (6)

1. ｍ×ｎ個のメモリセルでなるメモリセルアレイと、読み出し回路を有する第１の駆動回路と、第２の駆動回路と、を有し、
   前記メモリセルの一は、
   第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、
   第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、を有し、
   前記第１のチャネル形成領域は、前記第２のチャネル形成領域とは異なる半導体材料を含み、
   前記読み出し回路は、負荷と、クロックドインバータと、第３のゲート電極、第３のソース電極、第３のドレイン電極、及び第３のチャネル形成領域を含む第３のトランジスタと、を有し、
   前記クロックドインバータの出力端子は、前記第３のトランジスタの前記第３のソース電極または前記第３のドレイン電極と接続される、半導体装置。
2. 前記第１のソース電極は、ソース線と接続され、
   前記クロックドインバータの入力端子は、ビット線を介して、前記第１のドレイン電極と、前記第２のドレイン電極と接続され、
   前記第２のゲート電極は、ゲート線を介して、前記第１のゲート電極と、前記第２のソース電極と接続される、請求項１に記載の半導体装置。
3. ｍ×ｎ個のメモリセルでなるメモリセルアレイと、読み出し回路を有する第１の駆動回路と、第２の駆動回路と、を有し、
   前記メモリセルの一は、
   第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、
   第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、
   容量素子と、を有し、
   前記第１のチャネル形成領域は、前記第２のチャネル形成領域とは異なる半導体材料を含み、
   前記読み出し回路は、負荷と、クロックドインバータと、第３のゲート電極、第３のソース電極、第３のドレイン電極、及び第３のチャネル形成領域を含む第３のトランジスタと、を有し、
   前記クロックドインバータの出力端子は、前記第３のトランジスタの前記第３のソース電極または前記第３のドレイン電極と接続される、半導体装置。
4. 前記第１のソース電極は、ソース線と接続され、
   前記クロックドインバータの入力端子は、ビット線を介して、前記第１のドレイン電極と、前記第２のドレイン電極と接続され、
   前記第２のゲート電極は、ゲート線と接続され、
   前記容量素子の電極の一方は、容量線と接続され、
   前記容量素子の電極の他方は、前記第１のゲート電極と、前記第２のソース電極と接続される、請求項３に記載の半導体装置。
5. 前記第１のトランジスタは、ｐチャネル型トランジスタであり、前記第２のトランジスタは、ｎチャネル型トランジスタである、請求項１乃至４のいずれか一に記載の半導体装置。
6. 前記第２のトランジスタの前記第２のチャネル形成領域は、酸化物半導体を含む、請求項１乃至５のいずれか一に記載の半導体装置。