JPH0554652A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0554652A JPH0554652A JP3218203A JP21820391A JPH0554652A JP H0554652 A JPH0554652 A JP H0554652A JP 3218203 A JP3218203 A JP 3218203A JP 21820391 A JP21820391 A JP 21820391A JP H0554652 A JPH0554652 A JP H0554652A
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- sense amplifier
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Abstract
(57)【要約】
【目的】 センスアンプ内のインバータ回路の貫通電流
の抑制を図る。 【構成】 センスアンプ２ａ内の、直列接続されたイン
バータ回路の前段のインバータ回路の入力側と後段のイ
ンバータ回路の出力側にそれぞれトランスミッションゲ
ート１２，１７を設け、後段のインバータ回路の出力側
と前段のインバータ回路の入力側をトランスミッション
ゲート１８により接続する。センスアンプ２ａのセンス
時にトランスミッションゲート１２，１７を導通させ、
センスアンプ２ａの非センス時にトランスミッションゲ
ート１８を導通させる。 【効果】 センスアンプ２ａの非センス時には、後段の
インバータ回路の出力から前段のインバータ回路の入力
への帰還により、前段のインバータ回路には後段のイン
バータ回路の出力である“Ｈ”／“Ｌ”レベルに確定し
た信号が与えられるので、前段のインバータ回路に貫通
電流が流れず、無駄な電流が減る。
の抑制を図る。 【構成】 センスアンプ２ａ内の、直列接続されたイン
バータ回路の前段のインバータ回路の入力側と後段のイ
ンバータ回路の出力側にそれぞれトランスミッションゲ
ート１２，１７を設け、後段のインバータ回路の出力側
と前段のインバータ回路の入力側をトランスミッション
ゲート１８により接続する。センスアンプ２ａのセンス
時にトランスミッションゲート１２，１７を導通させ、
センスアンプ２ａの非センス時にトランスミッションゲ
ート１８を導通させる。 【効果】 センスアンプ２ａの非センス時には、後段の
インバータ回路の出力から前段のインバータ回路の入力
への帰還により、前段のインバータ回路には後段のイン
バータ回路の出力である“Ｈ”／“Ｌ”レベルに確定し
た信号が与えられるので、前段のインバータ回路に貫通
電流が流れず、無駄な電流が減る。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置のセン
スアンプに関するものである。
スアンプに関するものである。
【０００２】
【従来の技術】図５は従来の半導体記憶装置を示す回路
図である。同図に示すように、ライトビット線５がメモ
リセル１内のＮｃｈＭＯＳトランジスタ６の一方端子に
接続されている。このＮｃｈＭＯＳトランジスタ６のゲ
ートにはライトワード線３１が接続されており、他方端
子はメモリキャパシタ７の一方端子に接続されている。
メモリキャパシタ７の他方端子は接地端子４に接続され
ている。ＮｃｈＭＯＳトランジスタ６とメモリキャパシ
タ７の接続点はＮｃｈＭＯＳトランジスタ８のゲートに
接続されている。ＮｃｈＭＯＳトランジスタ８のソース
は接地端子４に接続されており、ドレインがＮｃｈＭＯ
Ｓトランジスタ９の一方端子に接続されている。このＮ
ｃｈＭＯＳトランジスタ９のゲートにはリードワード線
３２が接続されている。ＮｃｈＭＯＳトランジスタ９の
他方端子はリードビット線１０を介してメモリセル１外
部のＮｃｈＭＯＳトランジスタ１１のソースに接続され
ている。ＮｃｈＭＯＳトランジスタ１１のドレインは電
源端子３に接続されており、ゲートにはプリチャージ制
御信号入力端子３３が接続されている。
図である。同図に示すように、ライトビット線５がメモ
リセル１内のＮｃｈＭＯＳトランジスタ６の一方端子に
接続されている。このＮｃｈＭＯＳトランジスタ６のゲ
ートにはライトワード線３１が接続されており、他方端
子はメモリキャパシタ７の一方端子に接続されている。
メモリキャパシタ７の他方端子は接地端子４に接続され
ている。ＮｃｈＭＯＳトランジスタ６とメモリキャパシ
タ７の接続点はＮｃｈＭＯＳトランジスタ８のゲートに
接続されている。ＮｃｈＭＯＳトランジスタ８のソース
は接地端子４に接続されており、ドレインがＮｃｈＭＯ
Ｓトランジスタ９の一方端子に接続されている。このＮ
ｃｈＭＯＳトランジスタ９のゲートにはリードワード線
３２が接続されている。ＮｃｈＭＯＳトランジスタ９の
他方端子はリードビット線１０を介してメモリセル１外
部のＮｃｈＭＯＳトランジスタ１１のソースに接続され
ている。ＮｃｈＭＯＳトランジスタ１１のドレインは電
源端子３に接続されており、ゲートにはプリチャージ制
御信号入力端子３３が接続されている。
【０００３】リードビット線１０はセンスアンプ２内の
ＰｃｈＭＯＳトランジスタ１３，ＮｃｈＭＯＳトランジ
スタ１４により構成されるインバータ回路（以後、前段
のインバータ回路と称する。）の入力端子に接続されて
いる。前段のインバータ回路の出力端子はＰｃｈＭＯＳ
トランジスタ１５，ＮｃｈＭＯＳトランジスタ１６によ
り構成されるインバータ回路（以後、後段のインバータ
回路と称する。）の入力端子に接続されている。さら
に、後段のインバータ回路の出力端子がＮｃｈＭＯＳト
ランジスタ１７ａ，ＰｃｈＭＯＳトランジスタ１７ｂに
より構成されるトランスミッションゲート１７の一方の
端子に接続されている。このトランスミッションゲート
１７の他方の端子はセンスアンプ出力端子３８に接続さ
れている。また、ＮｃｈＭＯＳトランジスタ１７ａ，Ｐ
ｃｈＭＯＳトランジスタ１７ｂのゲートにはそれぞれ制
御信号入力端子３４，３５が接続されている。
ＰｃｈＭＯＳトランジスタ１３，ＮｃｈＭＯＳトランジ
スタ１４により構成されるインバータ回路（以後、前段
のインバータ回路と称する。）の入力端子に接続されて
いる。前段のインバータ回路の出力端子はＰｃｈＭＯＳ
トランジスタ１５，ＮｃｈＭＯＳトランジスタ１６によ
り構成されるインバータ回路（以後、後段のインバータ
回路と称する。）の入力端子に接続されている。さら
に、後段のインバータ回路の出力端子がＮｃｈＭＯＳト
ランジスタ１７ａ，ＰｃｈＭＯＳトランジスタ１７ｂに
より構成されるトランスミッションゲート１７の一方の
端子に接続されている。このトランスミッションゲート
１７の他方の端子はセンスアンプ出力端子３８に接続さ
れている。また、ＮｃｈＭＯＳトランジスタ１７ａ，Ｐ
ｃｈＭＯＳトランジスタ１７ｂのゲートにはそれぞれ制
御信号入力端子３４，３５が接続されている。
【０００４】次に動作について説明する。メモリキャパ
シタ７に対するデータ書き込み時は、ライトワード線３
１上の信号を“Ｈ”レベルにし、ＮｃｈＭＯＳトランジ
スタ６を導通させる。このとき、ライトビット線５上の
信号がＮｃｈＭＯＳトランジスタ６を介してメモリキャ
パシタ７の一方電極に与えられる。ライトビット線５上
の信号が“Ｌ”レベルのとき、メモリキャパシタ７には
“Ｌ”レベルがストアされ、ＮｃｈＭＯＳトランジスタ
８は遮断される。
シタ７に対するデータ書き込み時は、ライトワード線３
１上の信号を“Ｈ”レベルにし、ＮｃｈＭＯＳトランジ
スタ６を導通させる。このとき、ライトビット線５上の
信号がＮｃｈＭＯＳトランジスタ６を介してメモリキャ
パシタ７の一方電極に与えられる。ライトビット線５上
の信号が“Ｌ”レベルのとき、メモリキャパシタ７には
“Ｌ”レベルがストアされ、ＮｃｈＭＯＳトランジスタ
８は遮断される。
【０００５】一方、ライトビット線５上の信号が“Ｈ”
レベルのとき、メモリキャパシタ７には“Ｈ”レベルが
ストアされ、ＮｃｈＭＯＳトランジスタ８は導通する。
レベルのとき、メモリキャパシタ７には“Ｈ”レベルが
ストアされ、ＮｃｈＭＯＳトランジスタ８は導通する。
【０００６】メモリキャパシタ７からのデータの読み出
し時は、まず、プリチャージ制御信号入力端子３３から
入力される信号を“Ｈ”レベルにする。したがって、プ
リチャージトランジスタであるＮｃｈＭＯＳトランジス
タ１１が導通し、リードビット線１０がプリチャージさ
れる。この、ＮｃｈＭＯＳトランジスタ１１を介してリ
ードビット線１０に与えられる電位は中間電位に設定さ
れている。次に、リードワード線３２上の信号を“Ｈ”
レベルにし、ＮｃｈＭＯＳトランジスタ９を導通させ
る。このとき、メモリキャパシタ７に“Ｌ”レベルスト
アされ、ＮｃｈＭＯＳトランジスタ８が遮断していれ
ば、リードビット線１０はプリチャージされたままとな
る。
し時は、まず、プリチャージ制御信号入力端子３３から
入力される信号を“Ｈ”レベルにする。したがって、プ
リチャージトランジスタであるＮｃｈＭＯＳトランジス
タ１１が導通し、リードビット線１０がプリチャージさ
れる。この、ＮｃｈＭＯＳトランジスタ１１を介してリ
ードビット線１０に与えられる電位は中間電位に設定さ
れている。次に、リードワード線３２上の信号を“Ｈ”
レベルにし、ＮｃｈＭＯＳトランジスタ９を導通させ
る。このとき、メモリキャパシタ７に“Ｌ”レベルスト
アされ、ＮｃｈＭＯＳトランジスタ８が遮断していれ
ば、リードビット線１０はプリチャージされたままとな
る。
【０００７】逆に、メモリキャパシタ７に“Ｈ”レベル
がストアされ、ＮｃｈＭＯＳトランジスタ８が導通して
いれば、プリチャージされたリードビット線１０からＮ
ｃｈＭＯＳトランジスタ８のソースに接続されている接
地端子４の間に電流経路が形成され、リードビット線１
０上の電位は下がる。
がストアされ、ＮｃｈＭＯＳトランジスタ８が導通して
いれば、プリチャージされたリードビット線１０からＮ
ｃｈＭＯＳトランジスタ８のソースに接続されている接
地端子４の間に電流経路が形成され、リードビット線１
０上の電位は下がる。
【０００８】センスアンプ２においては、リードビット
線１０上の電位を前段のインバータ回路と後段のインバ
ータ回路によって２度反転することにより増幅する。前
段のインバータ回路の入力端子に与えられるビット線１
０上の電位は中間電位であるので、前段のインバータ回
路の出力端子からは中間電位に近い電位の信号が出力さ
れる。後段のインバータ回路は、この中間電位に近い電
位から“Ｈ”レベル或いは“Ｌ”レベルに定まった信号
を出力する。
線１０上の電位を前段のインバータ回路と後段のインバ
ータ回路によって２度反転することにより増幅する。前
段のインバータ回路の入力端子に与えられるビット線１
０上の電位は中間電位であるので、前段のインバータ回
路の出力端子からは中間電位に近い電位の信号が出力さ
れる。後段のインバータ回路は、この中間電位に近い電
位から“Ｈ”レベル或いは“Ｌ”レベルに定まった信号
を出力する。
【０００９】センスアンプ２の実際のセンス時に制御信
号入力端子３４から与えられる信号が“Ｈ”レベルに、
制御信号入力端子３５から与えられる信号が“Ｌ”レベ
ルになる。したがって、後段のインバータ回路の出力は
トランスミッションゲート１７を介して出力端子３８か
ら出力される。また、センスアンプの非センス時は、制
御信号入力端子３４から与えられる信号が“Ｌ”レベル
に、制御信号入力端子３５から与えられる信号が“Ｈ”
レベルになる。したがって、出力端子３８はハイインピ
ーダンス状態となる。
号入力端子３４から与えられる信号が“Ｈ”レベルに、
制御信号入力端子３５から与えられる信号が“Ｌ”レベ
ルになる。したがって、後段のインバータ回路の出力は
トランスミッションゲート１７を介して出力端子３８か
ら出力される。また、センスアンプの非センス時は、制
御信号入力端子３４から与えられる信号が“Ｌ”レベル
に、制御信号入力端子３５から与えられる信号が“Ｈ”
レベルになる。したがって、出力端子３８はハイインピ
ーダンス状態となる。
【００１０】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されていたので、常時リードビット
線１０上の電位を中間電位にしておく必要があった。こ
のときインバータ回路を構成するＰｃｈＭＯＳトランジ
スタ１３，ＮｃｈＭＯＳトランジスタ１４がともに導通
し、電源端子３，ＰｃｈＭＯＳトランジスタ１３，Ｎｃ
ｈＭＯＳトランジスタ１４，接地端子４の経路で常時、
貫通電流が流れるという問題点があった。
は以上のように構成されていたので、常時リードビット
線１０上の電位を中間電位にしておく必要があった。こ
のときインバータ回路を構成するＰｃｈＭＯＳトランジ
スタ１３，ＮｃｈＭＯＳトランジスタ１４がともに導通
し、電源端子３，ＰｃｈＭＯＳトランジスタ１３，Ｎｃ
ｈＭＯＳトランジスタ１４，接地端子４の経路で常時、
貫通電流が流れるという問題点があった。
【００１１】この発明は以上のような問題点を解決する
ためになされたもので、常時、貫通電流が流れないよう
なセンスアンプを有する半導体記憶装置を得ることを目
的としている。
ためになされたもので、常時、貫通電流が流れないよう
なセンスアンプを有する半導体記憶装置を得ることを目
的としている。
【００１２】
【課題を解決するための手段】第１の発明に係る半導体
記憶装置は、メモリセルからの読みだし信号を増幅する
センスアンプを有する半導体記憶装置において、センス
アンプは、メモリセルからの読みだし信号を入力とする
第１のスイッチと、第１のスイッチの出力を入力とする
第１のインバータ回路と、第１のインバータ回路の出力
を入力とする第２のインバータ回路と、第２のインバー
タ回路の出力を入力とし、出力が出力端子に接続された
第２のスイッチと、第１のインバータ回路の入力と第２
のインバータ回路の出力との間に接続された第３のスイ
ッチとを備え、センスアンプの動作時に第１，第２のス
イッチを導通状態に、第３のスイッチを非導通状態に
し、センスアンプの非動作時に第１，第２のスイッチを
非導通状態に、第３のスイッチを導通状態にするように
して構成されている。
記憶装置は、メモリセルからの読みだし信号を増幅する
センスアンプを有する半導体記憶装置において、センス
アンプは、メモリセルからの読みだし信号を入力とする
第１のスイッチと、第１のスイッチの出力を入力とする
第１のインバータ回路と、第１のインバータ回路の出力
を入力とする第２のインバータ回路と、第２のインバー
タ回路の出力を入力とし、出力が出力端子に接続された
第２のスイッチと、第１のインバータ回路の入力と第２
のインバータ回路の出力との間に接続された第３のスイ
ッチとを備え、センスアンプの動作時に第１，第２のス
イッチを導通状態に、第３のスイッチを非導通状態に
し、センスアンプの非動作時に第１，第２のスイッチを
非導通状態に、第３のスイッチを導通状態にするように
して構成されている。
【００１３】第２の発明に係る半導体記憶装置は、メモ
リセルからの読みだし信号を増幅するセンスアンプを有
する半導体記憶装置において、センスアンプは、高電位
電源端子と低電位電源端子の間に挿入され、メモリセル
からの読み出し信号を入力とする第１のインバータ回路
と、高電位電源端子と低電位電源端子の間に挿入され、
第１のインバータ回路の出力を入力とし、出力が出力端
子に接続された第２のインバータ回路と、第１，第２の
インバータ回路と高電位電源端子の間に挿入される第１
のスイッチと、第１，第２のインバータ回路と低電位電
源端子の間に挿入される第２のスイッチとを備え、セン
スアンプの動作時に第１，第２のスイッチを導通状態に
し、センスアンプの非動作時に第１，第２のスイッチを
非導通状態にするようにして構成されている。
リセルからの読みだし信号を増幅するセンスアンプを有
する半導体記憶装置において、センスアンプは、高電位
電源端子と低電位電源端子の間に挿入され、メモリセル
からの読み出し信号を入力とする第１のインバータ回路
と、高電位電源端子と低電位電源端子の間に挿入され、
第１のインバータ回路の出力を入力とし、出力が出力端
子に接続された第２のインバータ回路と、第１，第２の
インバータ回路と高電位電源端子の間に挿入される第１
のスイッチと、第１，第２のインバータ回路と低電位電
源端子の間に挿入される第２のスイッチとを備え、セン
スアンプの動作時に第１，第２のスイッチを導通状態に
し、センスアンプの非動作時に第１，第２のスイッチを
非導通状態にするようにして構成されている。
【００１４】第３の発明に係る半導体記憶装置は、メモ
リセルからの読みだし信号を増幅するセンスアンプを有
する半導体記憶装置において、センスアンプは、高電位
電源端子と低電位電源端子の間に挿入され、メモリセル
からの読み出し信号を入力とする第１のインバータ回路
と、高電位電源端子と低電位電源端子の間に挿入され、
第１のインバータ回路の出力を入力とし、出力が出力端
子に接続された第２のインバータ回路と、第１，第２の
インバータ回路の入出力の接続点と、高電位電源端子及
び低電位電源端子の一方の間に挿入される第１のスイッ
チと、第１，第２のインバータ回路と、高電位電源端子
及び低電位電源端子の他方の間に挿入される第２のスイ
ッチとを備え、センスアンプの動作時に第１のスイッチ
を非導通状態に、第２のスイッチを導通状態にし、セン
スアンプの非動作時に第１のスイッチを導通状態に、第
２のスイッチを非導通状態にするようにして構成されて
いる。
リセルからの読みだし信号を増幅するセンスアンプを有
する半導体記憶装置において、センスアンプは、高電位
電源端子と低電位電源端子の間に挿入され、メモリセル
からの読み出し信号を入力とする第１のインバータ回路
と、高電位電源端子と低電位電源端子の間に挿入され、
第１のインバータ回路の出力を入力とし、出力が出力端
子に接続された第２のインバータ回路と、第１，第２の
インバータ回路の入出力の接続点と、高電位電源端子及
び低電位電源端子の一方の間に挿入される第１のスイッ
チと、第１，第２のインバータ回路と、高電位電源端子
及び低電位電源端子の他方の間に挿入される第２のスイ
ッチとを備え、センスアンプの動作時に第１のスイッチ
を非導通状態に、第２のスイッチを導通状態にし、セン
スアンプの非動作時に第１のスイッチを導通状態に、第
２のスイッチを非導通状態にするようにして構成されて
いる。
【００１５】
【作用】第１の発明によるセンスアンプにおいては、セ
ンスアンプの動作時にメモリセルからの読出し信号が第
１，第２のインバータ回路を介して出力端子から出力さ
れ、センスアンプの非動作時には貫通電流を流さないよ
うにするために第２のインバータ回路の出力が第１のイ
ンバータ回路の入力に与えられ、出力端子をハイインピ
ーダンス状態にするために第３のスイッチが非導通状態
になる。
ンスアンプの動作時にメモリセルからの読出し信号が第
１，第２のインバータ回路を介して出力端子から出力さ
れ、センスアンプの非動作時には貫通電流を流さないよ
うにするために第２のインバータ回路の出力が第１のイ
ンバータ回路の入力に与えられ、出力端子をハイインピ
ーダンス状態にするために第３のスイッチが非導通状態
になる。
【００１６】第２の発明によるセンスアンプにおいて
は、センスアンプの動作時にはメモリセルからの読出し
信号が第１，第２のインバータ回路を介して出力端子か
ら出力され、センスアンプの非動作時には貫通電流を流
さないようにするために第１のインバータ回路と高電位
電源端子，低電位電源端子との間が遮断され、出力端子
をハイインピーダンス状態にするために第２のインバー
タ回路と高電位電源端子，低電位電源端子との間が遮断
される。
は、センスアンプの動作時にはメモリセルからの読出し
信号が第１，第２のインバータ回路を介して出力端子か
ら出力され、センスアンプの非動作時には貫通電流を流
さないようにするために第１のインバータ回路と高電位
電源端子，低電位電源端子との間が遮断され、出力端子
をハイインピーダンス状態にするために第２のインバー
タ回路と高電位電源端子，低電位電源端子との間が遮断
される。
【００１７】第３の発明によるセンスアンプにおいて
は、センスアンプの動作時にはメモリセルからの読出し
信号が第１，第２のインバータ回路を介して出力端子か
ら出力され、センスアンプの非動作時には貫通電流を減
らすために第１のインバータ回路と、高電位電源端子と
低電位電源端子の一方の間が遮断され、出力端子をハイ
インピーダンス状態にするために第２のインバータ回路
の入力に高電位電源端子と低電位電源端子の他方が接続
される。
は、センスアンプの動作時にはメモリセルからの読出し
信号が第１，第２のインバータ回路を介して出力端子か
ら出力され、センスアンプの非動作時には貫通電流を減
らすために第１のインバータ回路と、高電位電源端子と
低電位電源端子の一方の間が遮断され、出力端子をハイ
インピーダンス状態にするために第２のインバータ回路
の入力に高電位電源端子と低電位電源端子の他方が接続
される。
【００１８】
【実施例】図１はこの発明の第１の実施例を示す半導体
記憶装置の回路図である。同図に示すように、ライトビ
ット線５がメモリセル１内のＮｃｈＭＯＳトランジスタ
６の一方端子に接続されている。このＮｃｈＭＯＳトラ
ンジスタ６のゲートにはライトワード線３１が接続され
ており、他方端子はメモリキャパシタ７の一方端子に接
続されている。メモリキャパシタ７の他方端子は接地端
子４に接続されている。ＮｃｈＭＯＳトランジスタ６と
メモリキャパシタ７の接続点はＮｃｈＭＯＳトランジス
タ８のゲートに接続されている。ＮｃｈＭＯＳトランジ
スタ８のソースは接地端子４に接続されており、ドレイ
ンがＮｃｈＭＯＳトランジスタ９の一方端子に接続され
ている。このＮｃｈＭＯＳトランジスタ９のゲートには
リードワード線３２が接続されている。ＮｃｈＭＯＳト
ランジスタ９の他方端子はリードビット線１０を介して
メモリセル１外部のＮｃｈＭＯＳトランジスタ１１のソ
ースに接続されている。ＮｃｈＭＯＳトランジスタ１１
のドレインは電源端子３に接続されており、ゲートには
プリチャージ制御信号入力端子３３が接続されている。
記憶装置の回路図である。同図に示すように、ライトビ
ット線５がメモリセル１内のＮｃｈＭＯＳトランジスタ
６の一方端子に接続されている。このＮｃｈＭＯＳトラ
ンジスタ６のゲートにはライトワード線３１が接続され
ており、他方端子はメモリキャパシタ７の一方端子に接
続されている。メモリキャパシタ７の他方端子は接地端
子４に接続されている。ＮｃｈＭＯＳトランジスタ６と
メモリキャパシタ７の接続点はＮｃｈＭＯＳトランジス
タ８のゲートに接続されている。ＮｃｈＭＯＳトランジ
スタ８のソースは接地端子４に接続されており、ドレイ
ンがＮｃｈＭＯＳトランジスタ９の一方端子に接続され
ている。このＮｃｈＭＯＳトランジスタ９のゲートには
リードワード線３２が接続されている。ＮｃｈＭＯＳト
ランジスタ９の他方端子はリードビット線１０を介して
メモリセル１外部のＮｃｈＭＯＳトランジスタ１１のソ
ースに接続されている。ＮｃｈＭＯＳトランジスタ１１
のドレインは電源端子３に接続されており、ゲートには
プリチャージ制御信号入力端子３３が接続されている。
【００１９】リードビット線１０はセンスアンプ２ａ内
の、ＮｃｈＭＯＳトランジスタ１２ａ，ＰｃｈＭＯＳト
ランジスタ１２ｂにより構成されるトランスミッション
ゲート１２の一方の端子に接続されている。トランスミ
ッションゲート１２の他方の端子は、ＰｃｈＭＯＳトラ
ンジスタ１３，ＮｃｈＭＯＳトランジスタ１４により構
成されるインバータ回路（以後、前段のインバータ回路
と称する。）の入力端子に接続されている。ＮｃｈＭＯ
Ｓトランジスタ１２ａ，ＰｃｈＭＯＳトランジスタ１２
ｂのゲートにはそれぞれ制御信号入力端子３４，３５が
接続されている。前段のインバータ回路の出力端子はＰ
ｃｈＭＯＳトランジスタ１５，ＮｃｈＭＯＳトランジス
タ１６により構成されるインバータ回路（以後、後段の
インバータ回路と称する。）の入力端子に接続されてい
る。さらに、後段のインバータ回路の出力端子がＮｃｈ
ＭＯＳトランジスタ１８ａ，ＰｃｈＭＯＳトランジスタ
１８ｂにより構成されるトランスミッションゲート１８
の一方の端子に接続されている。トランスミッションゲ
ート１８の他方の端子はトランスミッションゲート１２
の出力側の端子に接続されている。ＮｃｈＭＯＳトラン
ジスタ１８ａ，ＰｃｈＭＯＳトランジスタ１８ｂのゲー
トにはそれぞれ制御信号入力端子３５，３４が接続され
ている。後段のインバータ回路の出力端子はまた、Ｎｃ
ｈＭＯＳトランジスタ１７ａ，ＰｃｈＭＯＳトランジス
タ１７ｂにより構成されるトランスミッションゲート１
７の一方の入力端子に接続されている。このトランスミ
ッションゲート１７の他方端子はセンスアンプ出力端子
３８に接続されている。また、ＮｃｈＭＯＳトランジス
タ１７ａ，ＰｃｈＭＯＳトランジスタ１７ｂのゲートに
はそれぞれ制御信号入力端子３４，３５が接続されてい
る。
の、ＮｃｈＭＯＳトランジスタ１２ａ，ＰｃｈＭＯＳト
ランジスタ１２ｂにより構成されるトランスミッション
ゲート１２の一方の端子に接続されている。トランスミ
ッションゲート１２の他方の端子は、ＰｃｈＭＯＳトラ
ンジスタ１３，ＮｃｈＭＯＳトランジスタ１４により構
成されるインバータ回路（以後、前段のインバータ回路
と称する。）の入力端子に接続されている。ＮｃｈＭＯ
Ｓトランジスタ１２ａ，ＰｃｈＭＯＳトランジスタ１２
ｂのゲートにはそれぞれ制御信号入力端子３４，３５が
接続されている。前段のインバータ回路の出力端子はＰ
ｃｈＭＯＳトランジスタ１５，ＮｃｈＭＯＳトランジス
タ１６により構成されるインバータ回路（以後、後段の
インバータ回路と称する。）の入力端子に接続されてい
る。さらに、後段のインバータ回路の出力端子がＮｃｈ
ＭＯＳトランジスタ１８ａ，ＰｃｈＭＯＳトランジスタ
１８ｂにより構成されるトランスミッションゲート１８
の一方の端子に接続されている。トランスミッションゲ
ート１８の他方の端子はトランスミッションゲート１２
の出力側の端子に接続されている。ＮｃｈＭＯＳトラン
ジスタ１８ａ，ＰｃｈＭＯＳトランジスタ１８ｂのゲー
トにはそれぞれ制御信号入力端子３５，３４が接続され
ている。後段のインバータ回路の出力端子はまた、Ｎｃ
ｈＭＯＳトランジスタ１７ａ，ＰｃｈＭＯＳトランジス
タ１７ｂにより構成されるトランスミッションゲート１
７の一方の入力端子に接続されている。このトランスミ
ッションゲート１７の他方端子はセンスアンプ出力端子
３８に接続されている。また、ＮｃｈＭＯＳトランジス
タ１７ａ，ＰｃｈＭＯＳトランジスタ１７ｂのゲートに
はそれぞれ制御信号入力端子３４，３５が接続されてい
る。
【００２０】次に動作について説明する。メモリキャパ
シタ７に対するデータ書き込み時は、ライトワード線３
１上の信号を“Ｈ”レベルにし、ＮｃｈＭＯＳトランジ
スタ６を導通させる。このとき、ライトビット線５上の
信号がＮｃｈＭＯＳトランジスタ６を介してメモリキャ
パシタ７の一方電極に与えられる。ライトビット線５上
の信号が“Ｌ”レベルのとき、メモリキャパシタ２８に
“Ｌ”レベルがストアされ、ＮｃｈＭＯＳトランジスタ
８は遮断される。
シタ７に対するデータ書き込み時は、ライトワード線３
１上の信号を“Ｈ”レベルにし、ＮｃｈＭＯＳトランジ
スタ６を導通させる。このとき、ライトビット線５上の
信号がＮｃｈＭＯＳトランジスタ６を介してメモリキャ
パシタ７の一方電極に与えられる。ライトビット線５上
の信号が“Ｌ”レベルのとき、メモリキャパシタ２８に
“Ｌ”レベルがストアされ、ＮｃｈＭＯＳトランジスタ
８は遮断される。
【００２１】一方、ライトビット線５上の信号が“Ｈ”
レベルのとき、メモリキャパシタ２８に“Ｈ”レベルが
ストアされ、ＮｃｈＭＯＳトランジスタ８は導通する。
レベルのとき、メモリキャパシタ２８に“Ｈ”レベルが
ストアされ、ＮｃｈＭＯＳトランジスタ８は導通する。
【００２２】メモリキャパシタ７からのデータの読み出
し時は、まず、プリチャージ制御信号入力端子３３から
入力される信号を“Ｈ”レベルにする。したがって、プ
リチャージトランジスタであるＮｃｈＭＯＳトランジス
タ１１が導通し、リードビット線１０がプリチャージさ
れる。次に、リードワード線３２上の信号を“Ｈ”レベ
ルにし、ＮｃｈＭＯＳトランジスタ９を導通させる。こ
のとき、メモリキャパシタ７に“Ｌ”レベルがストアさ
れていて、ＮｃｈＭＯＳトランジスタ８が遮断していれ
ば、リードビット線１０はプリチャージされたままとな
る。
し時は、まず、プリチャージ制御信号入力端子３３から
入力される信号を“Ｈ”レベルにする。したがって、プ
リチャージトランジスタであるＮｃｈＭＯＳトランジス
タ１１が導通し、リードビット線１０がプリチャージさ
れる。次に、リードワード線３２上の信号を“Ｈ”レベ
ルにし、ＮｃｈＭＯＳトランジスタ９を導通させる。こ
のとき、メモリキャパシタ７に“Ｌ”レベルがストアさ
れていて、ＮｃｈＭＯＳトランジスタ８が遮断していれ
ば、リードビット線１０はプリチャージされたままとな
る。
【００２３】逆に、メモリキャパシタ７に“Ｈ”レベル
がストアされていて、ＮｃｈＭＯＳトランジスタ８が導
通していれば、プリチャージされたリードビット線１０
からＮｃｈＭＯＳトランジスタ８のソースに接続されて
いる接地端子４の間に電流経路が形成され、リードビッ
ト線１０の電位は下がる。
がストアされていて、ＮｃｈＭＯＳトランジスタ８が導
通していれば、プリチャージされたリードビット線１０
からＮｃｈＭＯＳトランジスタ８のソースに接続されて
いる接地端子４の間に電流経路が形成され、リードビッ
ト線１０の電位は下がる。
【００２４】センスアンプ２ａにおいては、センスアン
プ２ａの実際のセンス時に、制御信号入力端子３４から
入力される信号が“Ｈ”レベルになり、制御信号入力端
子３５から入力される信号が“Ｌ”レベルになる。した
がって、トランスミッションゲート１２，１７が導通
し、トランスミッションゲート１８が遮断される。この
状態では、リードビット線１０上の信号は、前段のイン
バータ回路と後段のインバータ回路によって２度反転さ
れることにより増幅される。後段のインバータ回路の出
力はトランスミッションゲート１７を介して出力端子３
８から出力される。このとき、前段のインバータ回路に
貫通電流が流れる。
プ２ａの実際のセンス時に、制御信号入力端子３４から
入力される信号が“Ｈ”レベルになり、制御信号入力端
子３５から入力される信号が“Ｌ”レベルになる。した
がって、トランスミッションゲート１２，１７が導通
し、トランスミッションゲート１８が遮断される。この
状態では、リードビット線１０上の信号は、前段のイン
バータ回路と後段のインバータ回路によって２度反転さ
れることにより増幅される。後段のインバータ回路の出
力はトランスミッションゲート１７を介して出力端子３
８から出力される。このとき、前段のインバータ回路に
貫通電流が流れる。
【００２５】一方、センスアンプ２ａの非センス時は、
制御信号入力端子３４から入力される信号が“Ｌ”レベ
ルになり、制御信号入力端子３５から入力される信号が
“Ｈ”レベルになる。したがって、トランスミッション
ゲート１８が導通し、トランスミッションゲート１２，
１７が遮断される。この状態では、後段のインバータ回
路の出力が、トランスミッションゲート１８を介して前
段のインバータ回路の入力に帰還され、ラッチされる。
後段のインバータ回路から前段のインバータ回路に帰還
される信号は“Ｈ”レベル或いは“Ｌ”レベルに定まっ
ているので、前段のインバータ回路に貫通電流は流れな
い。
制御信号入力端子３４から入力される信号が“Ｌ”レベ
ルになり、制御信号入力端子３５から入力される信号が
“Ｈ”レベルになる。したがって、トランスミッション
ゲート１８が導通し、トランスミッションゲート１２，
１７が遮断される。この状態では、後段のインバータ回
路の出力が、トランスミッションゲート１８を介して前
段のインバータ回路の入力に帰還され、ラッチされる。
後段のインバータ回路から前段のインバータ回路に帰還
される信号は“Ｈ”レベル或いは“Ｌ”レベルに定まっ
ているので、前段のインバータ回路に貫通電流は流れな
い。
【００２６】このように、第１の実施例においては、セ
ンスアンプ２ａ内の、２段直列に接続されたインバータ
回路の前段のインバータ回路の入力側と後段のインバー
タ回路の出力側にそれぞれトランスミッションゲート１
２，１７を設けるとともに、後段のインバータ回路の出
力側と前段のインバータ回路の入力側とをトランスミッ
ションゲート１８を介して接続する。また、センスアン
プ２ａのセンス時にトランスミッションゲート１２，１
７を導通させ、センスアンプ２ａの非センス時にトラン
スミッションゲート１８を導通させる。したがって、セ
ンスアンプ２ａのセンス時には前段のインバータ回路に
与えられる入力を後段のインバータ回路の出力端子から
センスアンプ出力端子３８に出力できる。また、センス
アンプ２ａの非センス時には、後段のインバータ回路の
出力を前段のインバータ回路の入力に帰還しているの
で、前段のインバータ回路には後段のインバータ回路の
出力である“Ｈ”／“Ｌ”レベルの信号が与えられ、こ
のため前段のインバータ回路に貫通電流が流れない。ま
た、後段のインバータ回路の出力がセンスアンプ出力端
子３８に与えられないので、センスアンプ出力端子はハ
イインピーダンス状態になる。
ンスアンプ２ａ内の、２段直列に接続されたインバータ
回路の前段のインバータ回路の入力側と後段のインバー
タ回路の出力側にそれぞれトランスミッションゲート１
２，１７を設けるとともに、後段のインバータ回路の出
力側と前段のインバータ回路の入力側とをトランスミッ
ションゲート１８を介して接続する。また、センスアン
プ２ａのセンス時にトランスミッションゲート１２，１
７を導通させ、センスアンプ２ａの非センス時にトラン
スミッションゲート１８を導通させる。したがって、セ
ンスアンプ２ａのセンス時には前段のインバータ回路に
与えられる入力を後段のインバータ回路の出力端子から
センスアンプ出力端子３８に出力できる。また、センス
アンプ２ａの非センス時には、後段のインバータ回路の
出力を前段のインバータ回路の入力に帰還しているの
で、前段のインバータ回路には後段のインバータ回路の
出力である“Ｈ”／“Ｌ”レベルの信号が与えられ、こ
のため前段のインバータ回路に貫通電流が流れない。ま
た、後段のインバータ回路の出力がセンスアンプ出力端
子３８に与えられないので、センスアンプ出力端子はハ
イインピーダンス状態になる。
【００２７】図２はこの発明の第２の実施例を示す半導
体記憶装置の回路図である。メモリセル１及びプリチャ
ージのためのＮｃｈＭＯＳトランジスタ１１の構成，動
作は図１に示した半導体記憶装置と同一であるので説明
は省略する。同図に示すように、リードビット線１０が
センスアンプ２ｂ内のＰｃｈＭＯＳトランジスタ１３，
ＮｃｈＭＯＳトランジスタ１４により構成されるインバ
ータ回路（以後、前段のインバータ回路と称する。）の
入力端子に接続されている。ＰｃｈＭＯＳトランジスタ
１３のソースはＰｃｈＭＯＳトランジスタ１９のドレイ
ンに接続されており、ＰｃｈＭＯＳトランジスタ１９の
ソースが電源端子３に接続されている。また、ＮｃｈＭ
ＯＳトランジスタ１４のソースがＮｃｈＭＯＳトランジ
スタ２０のドレインに接続されており、ＮｃｈＭＯＳト
ランジスタ２０のソースが接地端子４に接続されてい
る。
体記憶装置の回路図である。メモリセル１及びプリチャ
ージのためのＮｃｈＭＯＳトランジスタ１１の構成，動
作は図１に示した半導体記憶装置と同一であるので説明
は省略する。同図に示すように、リードビット線１０が
センスアンプ２ｂ内のＰｃｈＭＯＳトランジスタ１３，
ＮｃｈＭＯＳトランジスタ１４により構成されるインバ
ータ回路（以後、前段のインバータ回路と称する。）の
入力端子に接続されている。ＰｃｈＭＯＳトランジスタ
１３のソースはＰｃｈＭＯＳトランジスタ１９のドレイ
ンに接続されており、ＰｃｈＭＯＳトランジスタ１９の
ソースが電源端子３に接続されている。また、ＮｃｈＭ
ＯＳトランジスタ１４のソースがＮｃｈＭＯＳトランジ
スタ２０のドレインに接続されており、ＮｃｈＭＯＳト
ランジスタ２０のソースが接地端子４に接続されてい
る。
【００２８】前段のインバータ回路の出力端子はＰｃｈ
ＭＯＳトランジスタ１５，ＮｃｈＭＯＳトランジスタ１
６により構成されるインバータ回路（以後、後段のイン
バータ回路と称する。）の入力端子に接続されている。
ＰｃｈＭＯＳトランジスタ１５のソースはＰｃｈＭＯＳ
トランジスタ２１のドレインに接続されており、Ｐｃｈ
ＭＯＳトランジスタ２１のソースが電源端子３に接続さ
れている。また、ＮｃｈＭＯＳトランジスタ１６のソー
スがＮｃｈＭＯＳトランジスタ２２のドレインに接続さ
れており、ＮｃｈＭＯＳトランジスタ２２のソースが接
地端子４に接続されている。ＰｃｈＭＯＳトランジスタ
１９，２１には制御信号入力端子３５が、ＮｃｈＭＯＳ
トランジスタ２０，２２には制御信号入力端子３４がそ
れぞれ接続されている。
ＭＯＳトランジスタ１５，ＮｃｈＭＯＳトランジスタ１
６により構成されるインバータ回路（以後、後段のイン
バータ回路と称する。）の入力端子に接続されている。
ＰｃｈＭＯＳトランジスタ１５のソースはＰｃｈＭＯＳ
トランジスタ２１のドレインに接続されており、Ｐｃｈ
ＭＯＳトランジスタ２１のソースが電源端子３に接続さ
れている。また、ＮｃｈＭＯＳトランジスタ１６のソー
スがＮｃｈＭＯＳトランジスタ２２のドレインに接続さ
れており、ＮｃｈＭＯＳトランジスタ２２のソースが接
地端子４に接続されている。ＰｃｈＭＯＳトランジスタ
１９，２１には制御信号入力端子３５が、ＮｃｈＭＯＳ
トランジスタ２０，２２には制御信号入力端子３４がそ
れぞれ接続されている。
【００２９】次に動作について説明する。まず、センス
アンプ２ｂの実際のセンス時には、制御信号入力端子３
４から入力される信号が“Ｈ”レベルに、制御信号入力
端子３５から入力される信号が“Ｌ”レベルになる。し
たがって、ＰｃｈＭＯＳトランジスタ１９，２１及びＮ
ｃｈＭＯＳトランジスタ２０，２２がともに導通する。
この状態では、リードビット線１０上の信号は、前段の
インバータ回路と後段のインバータ回路によって２度反
転されることにより増幅される。後段のインバータ回路
の出力はセンスアンプ出力端子３８から出力される。こ
のとき、前段のインバータ回路に貫通電流が流れる。
アンプ２ｂの実際のセンス時には、制御信号入力端子３
４から入力される信号が“Ｈ”レベルに、制御信号入力
端子３５から入力される信号が“Ｌ”レベルになる。し
たがって、ＰｃｈＭＯＳトランジスタ１９，２１及びＮ
ｃｈＭＯＳトランジスタ２０，２２がともに導通する。
この状態では、リードビット線１０上の信号は、前段の
インバータ回路と後段のインバータ回路によって２度反
転されることにより増幅される。後段のインバータ回路
の出力はセンスアンプ出力端子３８から出力される。こ
のとき、前段のインバータ回路に貫通電流が流れる。
【００３０】一方、センスアンプ２ｂの非センス時は、
制御信号入力端子３４から入力される信号が“Ｌ”レベ
ルになり、制御信号入力端子３５から入力される信号が
“Ｈ”レベルになる。したがって、ＰｃｈＭＯＳトラン
ジスタ１９，２１及びＮｃｈＭＯＳトランジスタ２０，
２２がともに遮断される。この状態では、出力端子３８
はハイインピーダンス状態となり、前段のインバータ回
路に貫通電流は流れない。
制御信号入力端子３４から入力される信号が“Ｌ”レベ
ルになり、制御信号入力端子３５から入力される信号が
“Ｈ”レベルになる。したがって、ＰｃｈＭＯＳトラン
ジスタ１９，２１及びＮｃｈＭＯＳトランジスタ２０，
２２がともに遮断される。この状態では、出力端子３８
はハイインピーダンス状態となり、前段のインバータ回
路に貫通電流は流れない。
【００３１】このように、第２の実施例においては、セ
ンスアンプ２ｂ内の、２段構成のインバータ回路の、前
段のインバータ回路と電源端子３の間，前段のインバー
タ回路と接地端子４の間にそれぞれ、ＰｃｈＭＯＳトラ
ンジスタ１９，ＮｃｈＭＯＳトランジスタ２０が設けら
れている。また、後段のインバータ回路と電源端子３の
間，後段のインバータ回路と接地端子４の間にそれぞ
れ、ＰｃｈＭＯＳトランジスタ２１，ＮｃｈＭＯＳトラ
ンジスタ２２が設けられている。センスアンプ２ａのセ
ンス時にＰｃｈＭＯＳトランジスタ１９，２１及びＮｃ
ｈＭＯＳトランジスタ２０，２２をすべて導通させ、セ
ンスアンプ２ｂの非センス時にすべてを遮断する。した
がって、センスアンプ２ｂのセンス時には前段のインバ
ータ回路に与えられる入力を後段のインバータ回路の出
力端子から出力できる。また、センスアンプ２ｂの非セ
ンス時には、前段及び後段のインバータ回路それぞれと
電源端子３，接地端子４との間の接続が遮断されるの
で、出力端子３８はハイインピーダンス状態になり、前
段のインバータ回路には貫通電流が流れない。
ンスアンプ２ｂ内の、２段構成のインバータ回路の、前
段のインバータ回路と電源端子３の間，前段のインバー
タ回路と接地端子４の間にそれぞれ、ＰｃｈＭＯＳトラ
ンジスタ１９，ＮｃｈＭＯＳトランジスタ２０が設けら
れている。また、後段のインバータ回路と電源端子３の
間，後段のインバータ回路と接地端子４の間にそれぞ
れ、ＰｃｈＭＯＳトランジスタ２１，ＮｃｈＭＯＳトラ
ンジスタ２２が設けられている。センスアンプ２ａのセ
ンス時にＰｃｈＭＯＳトランジスタ１９，２１及びＮｃ
ｈＭＯＳトランジスタ２０，２２をすべて導通させ、セ
ンスアンプ２ｂの非センス時にすべてを遮断する。した
がって、センスアンプ２ｂのセンス時には前段のインバ
ータ回路に与えられる入力を後段のインバータ回路の出
力端子から出力できる。また、センスアンプ２ｂの非セ
ンス時には、前段及び後段のインバータ回路それぞれと
電源端子３，接地端子４との間の接続が遮断されるの
で、出力端子３８はハイインピーダンス状態になり、前
段のインバータ回路には貫通電流が流れない。
【００３２】図３はこの発明の第３の実施例を示す半導
体記憶装置の回路図である。メモリセル１及びプリチャ
ージのためのＮｃｈＭＯＳトランジスタ１１の構成，動
作は図１に示した半導体記憶装置と同一であるので説明
は省略する。同図に示すように、リードビット線１０が
センスアンプ２ｃ内のＰｃｈＭＯＳトランジスタ１３，
ＮｃｈＭＯＳトランジスタ１４により構成されるインバ
ータ回路（以下前段のインバータ回路と称する。）の入
力端子に接続されている。前段のインバータ回路の出力
端子はＰｃｈＭＯＳトランジスタ１５，ＮｃｈＭＯＳト
ランジスタ１６により構成されるインバータ回路（以下
後段のインバータ回路と称する。）の入力端子に接続さ
れている。ＮｃｈＭＯＳトランジスタ１４，１６のソー
スはそれぞれＮｃｈＭＯＳトランジスタ２４，２５のド
レインに接続されており、ＮｃｈＭＯＳトランジスタ２
４，２５のソースは接地端子４に接続されている。ま
た、後段のインバータ回路の入力端子がＰｃｈＭＯＳト
ランジスタ２３のドレインに接続されおり、ＰｃｈＭＯ
Ｓトランジスタ２３のソースが電源端子３に接続されて
いる。さらに、制御信号入力端子３６がＰｃｈＭＯＳト
ランジスタ２３，ＮｃｈＭＯＳトランジスタ２４，２５
のゲートに接続されている。
体記憶装置の回路図である。メモリセル１及びプリチャ
ージのためのＮｃｈＭＯＳトランジスタ１１の構成，動
作は図１に示した半導体記憶装置と同一であるので説明
は省略する。同図に示すように、リードビット線１０が
センスアンプ２ｃ内のＰｃｈＭＯＳトランジスタ１３，
ＮｃｈＭＯＳトランジスタ１４により構成されるインバ
ータ回路（以下前段のインバータ回路と称する。）の入
力端子に接続されている。前段のインバータ回路の出力
端子はＰｃｈＭＯＳトランジスタ１５，ＮｃｈＭＯＳト
ランジスタ１６により構成されるインバータ回路（以下
後段のインバータ回路と称する。）の入力端子に接続さ
れている。ＮｃｈＭＯＳトランジスタ１４，１６のソー
スはそれぞれＮｃｈＭＯＳトランジスタ２４，２５のド
レインに接続されており、ＮｃｈＭＯＳトランジスタ２
４，２５のソースは接地端子４に接続されている。ま
た、後段のインバータ回路の入力端子がＰｃｈＭＯＳト
ランジスタ２３のドレインに接続されおり、ＰｃｈＭＯ
Ｓトランジスタ２３のソースが電源端子３に接続されて
いる。さらに、制御信号入力端子３６がＰｃｈＭＯＳト
ランジスタ２３，ＮｃｈＭＯＳトランジスタ２４，２５
のゲートに接続されている。
【００３３】次に動作について説明する。まず、センス
アンプ２ｃの実際のセンス時には、制御信号入力端子３
４から入力される信号が“Ｈ”レベルとなる。したがっ
て、ＰｃｈＭＯＳトランジスタ２３が遮断され、Ｎｃｈ
ＭＯＳトランジスタ２４，２５が導通する。この状態で
は、リードビット線１０上の信号は、前段のインバータ
回路と後段のインバータ回路によって２度反転されるこ
とにより増幅される。後段のインバータ回路の出力はセ
ンスアンプ出力端子３８から出力される。このとき、前
段のインバータ回路に貫通電流が流れる。
アンプ２ｃの実際のセンス時には、制御信号入力端子３
４から入力される信号が“Ｈ”レベルとなる。したがっ
て、ＰｃｈＭＯＳトランジスタ２３が遮断され、Ｎｃｈ
ＭＯＳトランジスタ２４，２５が導通する。この状態で
は、リードビット線１０上の信号は、前段のインバータ
回路と後段のインバータ回路によって２度反転されるこ
とにより増幅される。後段のインバータ回路の出力はセ
ンスアンプ出力端子３８から出力される。このとき、前
段のインバータ回路に貫通電流が流れる。
【００３４】一方、センスアンプの非センス時は、制御
信号入力端子３４から入力される信号が“Ｌ”レベルと
なる。したがって、ＰｃｈＭＯＳトランジスタ２３が導
通し、ＮｃｈＭＯＳトランジスタ２４，２５が遮断され
る。この状態では、電源端子３からＰｃｈＭＯＳトラン
ジスタ２３を介して後段のインバータ回路の入力端子に
“Ｈ”レベルの信号が与えられる。このため、後段のイ
ンバータ回路を構成するＰｃｈＭＯＳトランジスタ１５
が遮断され、ＮｃｈＭＯＳトランジスタ１６が導通す
る。しかし、ＮｃｈＭＯＳトランジスタ２５が遮断され
ているため、センスアンプ出力端子３８はハイインピー
ダンス状態となる。また、ＮｃｈＭＯＳトランジスタ２
４が遮断されているため、前段のインバータ回路に貫通
電流は流れない。
信号入力端子３４から入力される信号が“Ｌ”レベルと
なる。したがって、ＰｃｈＭＯＳトランジスタ２３が導
通し、ＮｃｈＭＯＳトランジスタ２４，２５が遮断され
る。この状態では、電源端子３からＰｃｈＭＯＳトラン
ジスタ２３を介して後段のインバータ回路の入力端子に
“Ｈ”レベルの信号が与えられる。このため、後段のイ
ンバータ回路を構成するＰｃｈＭＯＳトランジスタ１５
が遮断され、ＮｃｈＭＯＳトランジスタ１６が導通す
る。しかし、ＮｃｈＭＯＳトランジスタ２５が遮断され
ているため、センスアンプ出力端子３８はハイインピー
ダンス状態となる。また、ＮｃｈＭＯＳトランジスタ２
４が遮断されているため、前段のインバータ回路に貫通
電流は流れない。
【００３５】なお、ＰｃｈＭＯＳトランジスタ２３，Ｎ
ｃｈＭＯＳトランジスタ２４及び前段のインバータ回路
はライトビット線１０上の信号と制御信号入力端子３６
から入力される信号とを入力とするＮＡＮＤ回路を構成
している。したがって、このＮＡＮＤ回路の出力は、制
御信号入力端子３６から入力される信号が“Ｈ”レベル
のときリードビット線１０上の信号の反転信号となり、
制御信号入力端子３６から入力される信号が“Ｌ”レベ
ルのとき、リードビット線１０上の信号に関わらず
“Ｈ”レベルとなる。このＮＡＮＤ回路の出力は後段の
インバータ回路の入力端子に与えられて上述の動作が行
われるものである。
ｃｈＭＯＳトランジスタ２４及び前段のインバータ回路
はライトビット線１０上の信号と制御信号入力端子３６
から入力される信号とを入力とするＮＡＮＤ回路を構成
している。したがって、このＮＡＮＤ回路の出力は、制
御信号入力端子３６から入力される信号が“Ｈ”レベル
のときリードビット線１０上の信号の反転信号となり、
制御信号入力端子３６から入力される信号が“Ｌ”レベ
ルのとき、リードビット線１０上の信号に関わらず
“Ｈ”レベルとなる。このＮＡＮＤ回路の出力は後段の
インバータ回路の入力端子に与えられて上述の動作が行
われるものである。
【００３６】このように、第３の実施例においては、セ
ンスアンプ２ｃ内の、２段構成のインバータ回路の、前
段のインバータ回路と接地端子４の間及び後段のインバ
ータ回路と接地端子４の間にそれぞれＮｃｈＭＯＳトラ
ンジスタ２４，２５を設ける。また、後段のインバータ
回路の入力端子と電源端子３の間にＰｃｈＭＯＳトラン
ジスタ２３を設ける。センスアンプ２ｃのセンス時にＰ
ｃｈＭＯＳトランジスタ２３を遮断，ＮｃｈＭＯＳトラ
ンジスタ２４，２５を導通させ、センスアンプ２ｃの非
センス時にＰｃｈＭＯＳトランジスタ２３を導通，Ｎｃ
ｈＭＯＳトランジスタ２４，２５を遮断する。したがっ
て、センスアンプ２ｃのセンス時には前段のインバータ
回路に与えられる入力を後段のインバータ回路の出力端
子から出力できる。また、センスアンプ２ｃの非センス
時には、前段及び後段のインバータ回路それぞれと接地
端子４との間の接続が遮断され、また、後段のインバー
タ回路の入力端子に“Ｈ”レベルの信号が与えられる。
センスアンプ出力端子３８は後段のインバータ回路の接
地端子４側が遮断されているため、ハイインピーダンス
状態になり、また前段のインバータ回路には貫通電流が
流れない。
ンスアンプ２ｃ内の、２段構成のインバータ回路の、前
段のインバータ回路と接地端子４の間及び後段のインバ
ータ回路と接地端子４の間にそれぞれＮｃｈＭＯＳトラ
ンジスタ２４，２５を設ける。また、後段のインバータ
回路の入力端子と電源端子３の間にＰｃｈＭＯＳトラン
ジスタ２３を設ける。センスアンプ２ｃのセンス時にＰ
ｃｈＭＯＳトランジスタ２３を遮断，ＮｃｈＭＯＳトラ
ンジスタ２４，２５を導通させ、センスアンプ２ｃの非
センス時にＰｃｈＭＯＳトランジスタ２３を導通，Ｎｃ
ｈＭＯＳトランジスタ２４，２５を遮断する。したがっ
て、センスアンプ２ｃのセンス時には前段のインバータ
回路に与えられる入力を後段のインバータ回路の出力端
子から出力できる。また、センスアンプ２ｃの非センス
時には、前段及び後段のインバータ回路それぞれと接地
端子４との間の接続が遮断され、また、後段のインバー
タ回路の入力端子に“Ｈ”レベルの信号が与えられる。
センスアンプ出力端子３８は後段のインバータ回路の接
地端子４側が遮断されているため、ハイインピーダンス
状態になり、また前段のインバータ回路には貫通電流が
流れない。
【００３７】図４はこの発明の第４の実施例を示す半導
体記憶装置の回路図である。メモリセル１及びプリチャ
ージのためのＮｃｈＭＯＳトランジスタ１１の構成，動
作は図１に示した半導体記憶装置と同一であるので説明
は省略する。同図に示すように、リードビット線１０が
センスアンプ２ｄ内のＰｃｈＭＯＳトランジスタ１３，
ＮｃｈＭＯＳトランジスタ１４により構成されるインバ
ータ回路（以下前段のインバータ回路と称する。）の入
力端子に接続されている。前段のインバータ回路の出力
端子はＰｃｈＭＯＳトランジスタ１５，ＮｃｈＭＯＳト
ランジスタ１６により構成されるインバータ回路（以下
後段のインバータ回路と称する。）の入力端子に接続さ
れている。ＰｃｈＭＯＳトランジスタ１３，１５のソー
スはそれぞれＰｃｈＭＯＳトランジスタ２７，２８のド
レインに接続されており、ＰｃｈＭＯＳトランジスタ２
７，２８のソースは電源端子３に接続されている。ま
た、後段のインバータ回路の入力端子がＮｃｈＭＯＳト
ランジスタ２６のドレインに接続されおり、ＮｃｈＭＯ
Ｓトランジスタ２６のソースが接地端子４に接続されて
いる。さらに、制御信号入力端子３７がＮｃｈＭＯＳト
ランジスタ２６，ＰｃｈＭＯＳトランジスタ２７，２８
のゲートに接続されている。
体記憶装置の回路図である。メモリセル１及びプリチャ
ージのためのＮｃｈＭＯＳトランジスタ１１の構成，動
作は図１に示した半導体記憶装置と同一であるので説明
は省略する。同図に示すように、リードビット線１０が
センスアンプ２ｄ内のＰｃｈＭＯＳトランジスタ１３，
ＮｃｈＭＯＳトランジスタ１４により構成されるインバ
ータ回路（以下前段のインバータ回路と称する。）の入
力端子に接続されている。前段のインバータ回路の出力
端子はＰｃｈＭＯＳトランジスタ１５，ＮｃｈＭＯＳト
ランジスタ１６により構成されるインバータ回路（以下
後段のインバータ回路と称する。）の入力端子に接続さ
れている。ＰｃｈＭＯＳトランジスタ１３，１５のソー
スはそれぞれＰｃｈＭＯＳトランジスタ２７，２８のド
レインに接続されており、ＰｃｈＭＯＳトランジスタ２
７，２８のソースは電源端子３に接続されている。ま
た、後段のインバータ回路の入力端子がＮｃｈＭＯＳト
ランジスタ２６のドレインに接続されおり、ＮｃｈＭＯ
Ｓトランジスタ２６のソースが接地端子４に接続されて
いる。さらに、制御信号入力端子３７がＮｃｈＭＯＳト
ランジスタ２６，ＰｃｈＭＯＳトランジスタ２７，２８
のゲートに接続されている。
【００３８】次に動作について説明する。まず、センス
アンプ２ｄの実際のセンス時には、制御信号入力端子３
４から入力される信号が“Ｌ”レベルとなる。したがっ
て、ＮｃｈＭＯＳトランジスタ２６が遮断され、Ｐｃｈ
ＭＯＳトランジスタ２７，２８が導通する。この状態で
は、リードビット線１０上の信号は、前段のインバータ
回路と後段のインバータ回路によって２度反転されるこ
とにより増幅される。後段のインバータ回路の出力はセ
ンスアンプ出力端子３８から出力される。このとき、前
段のインバータ回路に貫通電流が流れる。
アンプ２ｄの実際のセンス時には、制御信号入力端子３
４から入力される信号が“Ｌ”レベルとなる。したがっ
て、ＮｃｈＭＯＳトランジスタ２６が遮断され、Ｐｃｈ
ＭＯＳトランジスタ２７，２８が導通する。この状態で
は、リードビット線１０上の信号は、前段のインバータ
回路と後段のインバータ回路によって２度反転されるこ
とにより増幅される。後段のインバータ回路の出力はセ
ンスアンプ出力端子３８から出力される。このとき、前
段のインバータ回路に貫通電流が流れる。
【００３９】一方、センスアンプの非センス時は、制御
信号入力端子３４から入力される信号が“Ｈ”レベルと
なる。したがって、ＮｃｈＭＯＳトランジスタ２６が導
通し、ＰｃｈＭＯＳトランジスタ２７，２８が遮断され
る。この状態では、接地端子４からＮｃｈＭＯＳトラン
ジスタ２６を介して後段のインバータ回路の入力端子に
“Ｌ”レベルの信号が与えられる。このため、後段のイ
ンバータ回路を構成するＰｃｈＭＯＳトランジスタ１５
が導通し、ＮｃｈＭＯＳトランジスタ１６が遮断され
る。しかし、ＰｃｈＭＯＳトランジスタ２８が遮断され
ているため、センスアンプ出力端子３８はハイインピー
ダンス状態となる。また、ＰｃｈＭＯＳトランジスタ２
７が遮断されているため、前段のインバータ回路に貫通
電流は流れない。
信号入力端子３４から入力される信号が“Ｈ”レベルと
なる。したがって、ＮｃｈＭＯＳトランジスタ２６が導
通し、ＰｃｈＭＯＳトランジスタ２７，２８が遮断され
る。この状態では、接地端子４からＮｃｈＭＯＳトラン
ジスタ２６を介して後段のインバータ回路の入力端子に
“Ｌ”レベルの信号が与えられる。このため、後段のイ
ンバータ回路を構成するＰｃｈＭＯＳトランジスタ１５
が導通し、ＮｃｈＭＯＳトランジスタ１６が遮断され
る。しかし、ＰｃｈＭＯＳトランジスタ２８が遮断され
ているため、センスアンプ出力端子３８はハイインピー
ダンス状態となる。また、ＰｃｈＭＯＳトランジスタ２
７が遮断されているため、前段のインバータ回路に貫通
電流は流れない。
【００４０】なお、ＮｃｈＭＯＳトランジスタ２６，Ｐ
ｃｈＭＯＳトランジスタ２７及び前段のインバータ回路
はライトビット線１０上の信号と制御信号入力端子３７
から入力される信号とを入力とするＮＯＲ回路を構成し
ている。したがって、このＮＯＲ回路の出力は、制御信
号入力端子３７から入力される信号が“Ｌ”レベルのと
きリードビット線１０上の信号の反転信号となり、制御
信号入力端子３７から入力される信号が“Ｈ”レベルの
とき、リードビット線上の信号に関わらず“Ｌ”レベル
となる。このＮＯＲ回路の出力は後段のインバータ回路
の入力端子に与えられて上述の動作が行われるものであ
る。
ｃｈＭＯＳトランジスタ２７及び前段のインバータ回路
はライトビット線１０上の信号と制御信号入力端子３７
から入力される信号とを入力とするＮＯＲ回路を構成し
ている。したがって、このＮＯＲ回路の出力は、制御信
号入力端子３７から入力される信号が“Ｌ”レベルのと
きリードビット線１０上の信号の反転信号となり、制御
信号入力端子３７から入力される信号が“Ｈ”レベルの
とき、リードビット線上の信号に関わらず“Ｌ”レベル
となる。このＮＯＲ回路の出力は後段のインバータ回路
の入力端子に与えられて上述の動作が行われるものであ
る。
【００４１】このように、第４の実施例においては、セ
ンスアンプ２ｄ内の、２段構成のインバータ回路の、前
段のインバータ回路と電源端子３の間及び後段のインバ
ータ回路と電源端子３の間にそれぞれＰｃｈＭＯＳトラ
ンジスタ２７，２８を設ける。また、後段のインバータ
回路の入力端子と接地端子４の間にＮｃｈＭＯＳトラン
ジスタ２６を設ける。センスアンプ２ｄのセンス時にＮ
ｃｈＭＯＳトランジスタ２６を遮断，ＰｃｈＭＯＳトラ
ンジスタ２７，２８を導通させ、センスアンプ２ｄの非
センス時にＮｃｈＭＯＳトランジスタ２６を導通，Ｐｃ
ｈＭＯＳトランジスタ２７，２８を遮断する。したがっ
て、センスアンプ２ｄのセンス時には前段のインバータ
回路に与えられる入力を後段のインバータ回路の出力端
子から出力できる。また、センスアンプ２ｄの非センス
時には、前段及び後段のインバータ回路それぞれと電源
端子３との間の接続が遮断され、また、後段のインバー
タ回路の入力端子に“Ｌ”レベルの信号が与えられる。
センスアンプ出力端子３８は後段のインバータ回路の電
源端子３側が遮断されているため、ハイインピーダンス
状態になり、また前段のインバータ回路には貫通電流が
流れない。
ンスアンプ２ｄ内の、２段構成のインバータ回路の、前
段のインバータ回路と電源端子３の間及び後段のインバ
ータ回路と電源端子３の間にそれぞれＰｃｈＭＯＳトラ
ンジスタ２７，２８を設ける。また、後段のインバータ
回路の入力端子と接地端子４の間にＮｃｈＭＯＳトラン
ジスタ２６を設ける。センスアンプ２ｄのセンス時にＮ
ｃｈＭＯＳトランジスタ２６を遮断，ＰｃｈＭＯＳトラ
ンジスタ２７，２８を導通させ、センスアンプ２ｄの非
センス時にＮｃｈＭＯＳトランジスタ２６を導通，Ｐｃ
ｈＭＯＳトランジスタ２７，２８を遮断する。したがっ
て、センスアンプ２ｄのセンス時には前段のインバータ
回路に与えられる入力を後段のインバータ回路の出力端
子から出力できる。また、センスアンプ２ｄの非センス
時には、前段及び後段のインバータ回路それぞれと電源
端子３との間の接続が遮断され、また、後段のインバー
タ回路の入力端子に“Ｌ”レベルの信号が与えられる。
センスアンプ出力端子３８は後段のインバータ回路の電
源端子３側が遮断されているため、ハイインピーダンス
状態になり、また前段のインバータ回路には貫通電流が
流れない。
【００４２】
【発明の効果】以上のように、請求項１の発明によれ
ば、メモリセルからの読みだし信号を増幅するセンスア
ンプを有する半導体記憶装置において、センスアンプ
は、メモリセルからの読みだし信号を入力とする第１の
スイッチと、第１のスイッチの出力を入力とする第１の
インバータ回路と、第１のインバータ回路の出力を入力
とする第２のインバータ回路と、第２のインバータ回路
の出力を入力とし、出力が出力端子に接続された第２の
スイッチと、第１のインバータ回路の入力と第２のイン
バータ回路の出力との間に接続された第３のスイッチと
を備え、センスアンプの動作時に第１，第２のスイッチ
を導通状態に、第３のスイッチを非導通状態にし、セン
スアンプの非動作時に第１，第２のスイッチを非導通状
態に、第３のスイッチを導通状態にするようにしている
ので、センスアンプの非動作時に、“Ｈ”／“Ｌ”レベ
ルに確定した第２のインバータ回路の出力が第１のイン
バータ回路の入力に帰還されることになり、第１のイン
バータ回路に貫通電流が流れないという効果がある。
ば、メモリセルからの読みだし信号を増幅するセンスア
ンプを有する半導体記憶装置において、センスアンプ
は、メモリセルからの読みだし信号を入力とする第１の
スイッチと、第１のスイッチの出力を入力とする第１の
インバータ回路と、第１のインバータ回路の出力を入力
とする第２のインバータ回路と、第２のインバータ回路
の出力を入力とし、出力が出力端子に接続された第２の
スイッチと、第１のインバータ回路の入力と第２のイン
バータ回路の出力との間に接続された第３のスイッチと
を備え、センスアンプの動作時に第１，第２のスイッチ
を導通状態に、第３のスイッチを非導通状態にし、セン
スアンプの非動作時に第１，第２のスイッチを非導通状
態に、第３のスイッチを導通状態にするようにしている
ので、センスアンプの非動作時に、“Ｈ”／“Ｌ”レベ
ルに確定した第２のインバータ回路の出力が第１のイン
バータ回路の入力に帰還されることになり、第１のイン
バータ回路に貫通電流が流れないという効果がある。
【００４３】また、請求項２の発明によれば、メモリセ
ルからの読みだし信号を増幅するセンスアンプを有する
半導体記憶装置において、センスアンプは、高電位電源
端子と低電位電源端子の間に挿入され、メモリセルから
の読み出し信号を入力とする第１のインバータ回路と、
高電位電源端子と低電位電源端子の間に挿入され、第１
のインバータ回路の出力を入力とし、出力が出力端子に
接続された第２のインバータ回路と、第１，第２のイン
バータ回路と高電位電源端子の間に挿入される第１のス
イッチと、第１，第２のインバータ回路と低電位電源端
子の間に挿入される第２のスイッチとを備え、センスア
ンプの動作時に第１，第２のスイッチを導通状態にし、
センスアンプの非動作時に第１，第２のスイッチを非導
通状態にするようにしているので、センスアンプの非動
作時に、第１のインバータ回路と高電位電源端子，低電
位電源端子との間が遮断され、第１のインバータ回路に
貫通電流が流れないという効果がある。
ルからの読みだし信号を増幅するセンスアンプを有する
半導体記憶装置において、センスアンプは、高電位電源
端子と低電位電源端子の間に挿入され、メモリセルから
の読み出し信号を入力とする第１のインバータ回路と、
高電位電源端子と低電位電源端子の間に挿入され、第１
のインバータ回路の出力を入力とし、出力が出力端子に
接続された第２のインバータ回路と、第１，第２のイン
バータ回路と高電位電源端子の間に挿入される第１のス
イッチと、第１，第２のインバータ回路と低電位電源端
子の間に挿入される第２のスイッチとを備え、センスア
ンプの動作時に第１，第２のスイッチを導通状態にし、
センスアンプの非動作時に第１，第２のスイッチを非導
通状態にするようにしているので、センスアンプの非動
作時に、第１のインバータ回路と高電位電源端子，低電
位電源端子との間が遮断され、第１のインバータ回路に
貫通電流が流れないという効果がある。
【００４４】さらに、請求項３の発明によれば、メモリ
セルからの読みだし信号を増幅するセンスアンプを有す
る半導体記憶装置において、センスアンプは、高電位電
源端子と低電位電源端子の間に挿入され、メモリセルか
らの読み出し信号を入力とする第１のインバータ回路
と、高電位電源端子と低電位電源端子の間に挿入され、
第１のインバータ回路の出力を入力とし、出力が出力端
子に接続された第２のインバータ回路と、第１，第２の
インバータ回路の入出力の接続点と、高電位電源端子及
び低電位電源端子の一方の間に挿入される第１のスイッ
チと、第１，第２のインバータ回路と、高電位電源端子
及び低電位電源端子の他方の間に挿入される第２のスイ
ッチとを備え、センスアンプの動作時に第１のスイッチ
を非導通状態に、第２のスイッチを導通状態にし、セン
スアンプの非動作時に第１のスイッチを導通状態に、第
２のスイッチを非導通状態にするようにしているので、
センスアンプの非動作時に、第１のインバータ回路と、
高電位電源端子と低電位電源端子の一方の間が遮断さ
れ、第１のインバータ回路に貫通電流が流れないという
効果がある。
セルからの読みだし信号を増幅するセンスアンプを有す
る半導体記憶装置において、センスアンプは、高電位電
源端子と低電位電源端子の間に挿入され、メモリセルか
らの読み出し信号を入力とする第１のインバータ回路
と、高電位電源端子と低電位電源端子の間に挿入され、
第１のインバータ回路の出力を入力とし、出力が出力端
子に接続された第２のインバータ回路と、第１，第２の
インバータ回路の入出力の接続点と、高電位電源端子及
び低電位電源端子の一方の間に挿入される第１のスイッ
チと、第１，第２のインバータ回路と、高電位電源端子
及び低電位電源端子の他方の間に挿入される第２のスイ
ッチとを備え、センスアンプの動作時に第１のスイッチ
を非導通状態に、第２のスイッチを導通状態にし、セン
スアンプの非動作時に第１のスイッチを導通状態に、第
２のスイッチを非導通状態にするようにしているので、
センスアンプの非動作時に、第１のインバータ回路と、
高電位電源端子と低電位電源端子の一方の間が遮断さ
れ、第１のインバータ回路に貫通電流が流れないという
効果がある。
【図１】この発明の第１の実施例を示す半導体記憶装置
の回路図である。
の回路図である。
【図２】この発明の第２の実施例を示す半導体記憶装置
の回路図である。
の回路図である。
【図３】この発明の第３の実施例を示す半導体記憶装置
の回路図である。
の回路図である。
【図４】この発明の第４の実施例を示す半導体記憶装置
の回路図である。
の回路図である。
【図５】従来の半導体記憶装置を示す回路図である。
２ａ〜２ｄ センスアンプ １３，１５，１９，２１，２３，２７，２８ ＰｃｈＭ
ＯＳトランジスタ １４，１６，２０，２２，２４，２５，２６ ＮｃｈＭ
ＯＳトランジスタ １２，１７，１８ トランスミッションゲート
ＯＳトランジスタ １４，１６，２０，２２，２４，２５，２６ ＮｃｈＭ
ＯＳトランジスタ １２，１７，１８ トランスミッションゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１０月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】センスアンプ２は実際のセンス時に制御信
号入力端子３４から与えられる信号が“Ｈ”レベルに、
制御信号入力端子３５から与えられる信号が“Ｌ”レベ
ルになる。したがって、後段のインバータ回路の出力は
トランスミッションゲート１７を介して出力端子３８か
ら出力される。また、センスアンプの非センス時は、制
御信号入力端子３４から与えられる信号が“Ｌ”レベル
に、制御信号入力端子３５から与えられる信号が“Ｈ”
レベルになる。したがって、出力端子３８はハイインピ
ーダンス状態となる。
号入力端子３４から与えられる信号が“Ｈ”レベルに、
制御信号入力端子３５から与えられる信号が“Ｌ”レベ
ルになる。したがって、後段のインバータ回路の出力は
トランスミッションゲート１７を介して出力端子３８か
ら出力される。また、センスアンプの非センス時は、制
御信号入力端子３４から与えられる信号が“Ｌ”レベル
に、制御信号入力端子３５から与えられる信号が“Ｈ”
レベルになる。したがって、出力端子３８はハイインピ
ーダンス状態となる。
Claims (3)
- 【請求項１】 メモリセルからの読みだし信号を増幅す
るセンスアンプを有する半導体記憶装置であって、 前記センスアンプは、 前記メモリセルからの読みだし信号を入力とする第１の
スイッチと、 前記第１のスイッチの出力を入力とする第１のインバー
タ回路と、 前記第１のインバータ回路の出力を入力とする第２のイ
ンバータ回路と、 前記第２のインバータ回路の出力を入力とし、出力が出
力端子に接続された第２のスイッチと、 前記第１のインバータ回路の入力と前記第２のインバー
タ回路の出力との間に接続された第３のスイッチとを備
え、 前記センスアンプの動作時に前記第１，第２のスイッチ
を導通状態に、前記第３のスイッチを非導通状態にし、
前記センスアンプの非動作時に前記第１，第２のスイッ
チを非導通状態に、前記第３のスイッチを導通状態にす
るようにしたことを特徴とする半導体記憶装置。 - 【請求項２】 メモリセルからの読みだし信号を増幅す
るセンスアンプを有する半導体記憶装置であって、 前記センスアンプは、 高電位電源端子と低電位電源端子の間に挿入され、前記
メモリセルからの読み出し信号を入力とする第１のイン
バータ回路と、 前記高電位電源端子と前記低電位電源端子の間に挿入さ
れ、前記第１のインバータ回路の出力を入力とし、出力
が出力端子に接続された第２のインバータ回路と、 前記第１，第２のインバータ回路と前記高電位電源端子
の間に挿入される第１のスイッチと、 前記第１，第２のインバータ回路と前記低電位電源端子
の間に挿入される第２のスイッチとを備え、 前記センスアンプの動作時に前記第１，第２のスイッチ
を導通状態にし、前記センスアンプの非動作時に前記第
１，第２のスイッチを非導通状態にするようにしたこと
を特徴とする半導体記憶装置。 - 【請求項３】 メモリセルからの読みだし信号を増幅す
るセンスアンプを有する半導体記憶装置であって、 前記センスアンプは、 高電位電源端子と低電位電源端子の間に挿入され、前記
メモリセルからの読み出し信号を入力とする第１のイン
バータ回路と、 前記高電位電源端子と前記低電位電源端子の間に挿入さ
れ、前記第１のインバータ回路の出力を入力とし、出力
が出力端子に接続された第２のインバータ回路と、 前記第１，第２のインバータ回路の入出力の接続点と、
前記高電位電源端子及び前記低電位電源端子の一方の間
に挿入される第１のスイッチと、 前記第１，第２のインバータ回路と、前記高電位電源端
子及び前記低電位電源端子の他方の間に挿入される第２
のスイッチとを備え、 前記センスアンプの動作時に前記第１のスイッチを非導
通状態に、前記第２のスイッチを導通状態にし、前記セ
ンスアンプの非動作時に前記第１のスイッチを導通状態
に、前記第２のスイッチを非導通状態にするようにした
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218203A JPH0554652A (ja) | 1991-08-29 | 1991-08-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218203A JPH0554652A (ja) | 1991-08-29 | 1991-08-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554652A true JPH0554652A (ja) | 1993-03-05 |
Family
ID=16716240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3218203A Pending JPH0554652A (ja) | 1991-08-29 | 1991-08-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554652A (ja) |
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| US7570529B2 (en) | 2006-12-22 | 2009-08-04 | Samsung Electronics Co., Ltd. | Sense amplifier circuit of semiconductor memory device and method of operating the same |
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- 1991-08-29 JP JP3218203A patent/JPH0554652A/ja active Pending
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