JP2666677B2 - 半導体ｉｃチップ内蔵用のデータアンプ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ・セルから
読み出したデータを増幅するデータアンプに関し、特に
大容量半導体ランダムアクセスメモリ（ＤＲＡＭ）チッ
プへの内蔵に適したデータアンプの入力オフセット電圧
の調整機能を有するこの種のデータアンプに関する。

【０００２】

【従来の技術】大容量ＤＲＡＭなどの半導体ＩＣチップ
は、内蔵するメモリ・セルから読出したデータの微小な
信号電圧を電源電圧レベルまで増幅するためにセンスア
ンプおよびこの出力を更に増幅するデータアンプを内蔵
している。従来技術におけるこの種のデータアンプの代
表例は、例えば「アイエスエスシーシー・ダイジェスト
・オブ・シンポジューム・オン・ブイ・エル・エス・ア
イ・サーキッツ（ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｓ
ｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔ
ｓ）」１９９０ ＰＰ１７〜１８に記載されている。図
７によれば、この回路１００は帰還用オペアンプ１４０
および１５０と、メインオペアンプ１６０と、スイッチ
素子Ｎ１２およびＮ１３と、比較基準電圧Ｖｒｅｆと、
データＩＯおよび反転ＩＯ（ＩＯＢ）が供給される入力
端子１１０および１２０と、このデータアンプ１００の
出力端子１３０とを備え、オペアンプ１４０の非反転入
力端子（＋）は比較基準電圧Ｖｒｅｆの電位に、反転入
力端子（−）はデータ入力端子１００および一端が電源
電圧ＶＤＤ電位に接続された帰還用スイッチ素子Ｎ１２
の他端にそれぞれ接続され、オペアンプ１４０の出力端
は帰還用スイッチ素子Ｎ１２の制御電極とメインオペア
ンプ１６０の非反転入力端（＋）にそれぞれ共通接続さ
れる。オペアンプ１５０の非反転入力端子（＋）は比較
基準電圧Ｖｒｅｆの電位に、反転入力端子（−）はデー
タ入力端子１２０および一端が電源電圧ＶＤＤ電位に接
続された帰還用スイッチ素子Ｎ１３の他端にそれぞれ接
続され、オペアンプ１５０の出力端は帰還用スイッチ素
子Ｎ１４の制御電極とメインオペアンプ１６０の反転入
力端子（−）にそれぞれ共通接続される。

【０００３】すなわち、ＦＥＴＮ１２とオペアンプ１４
０、およびＦＥＴＮ１３とオペアンプ１５０による各回
路は定電圧源として動作するためデータ線ＩＯおよびＩ
ＯＢが選択されないときはデータ線ＩＯおよびＩＯＢの
電圧が基準電圧と等しくなるようにそれぞれ動作する。
次に、データ線ＩＯにＨレベルが、データ線ＩＯＢには
Ｌレベルが供給されるとデータ線ＩＯおよびＩＯＢの電
圧はそれぞれＶｒｅｆ＋ΔＶ１およびＶｒｅｆ−ΔＶ２
となる（ΔＶ１，ΔＶ２〉０）が、このとき定電圧源は
データ線ＩＯおよびＩＯＢの電圧を基準電圧Ｖｒｅｆに
引き戻すべく定電圧源の出力電圧（ＯＵＴ）を下げ、反
転出力電圧（ＯＵＴＢ）を引き上げる。その結果ＯＵＴ
とＯＵＴＢの電位差が増幅されてオメインオペアンプ１
６０の出力となり、オペアンプ１４０および１５０はそ
れぞれ負帰還動作によりオフセットを減少させている。
ＩＯおよびＩＯＢの最終的な電圧はＦＥＴＮ１２および
Ｎ１３のオン抵抗とＩＯおよびＩＯＢデータを供給する
増幅回路（不図示）の出力抵抗との比で決る。

【０００４】

【発明が解決しようとする課題】上述のデータアンプで
は入力オフセット電圧を完全に消去していないため、セ
ンスアンプからデータが供給されてもその電圧振幅が入
力オフセット電圧よりも大きくなるまではデータが正確
に増幅されない。すなわち、その増幅されたデータの電
圧に対して入力オフセット電圧分だけこのオペアンプ１
４０および１５０の各動作の基準点のずれを生じる。し
たがってデータの電圧振幅が入力オフセット電圧よりも
大きくなるまでの間はデータアンプ１００からデータが
出力されるタイミングが遅れることになる。オペアンプ
１４０および１５０の出力を入力側にフィードバックす
る場合に入力オフセット電圧をある程度打ち消すことは
できるが、フィードバックをかけることによってオペア
ンプ１４０および１５０の増幅度が減少するため、オペ
アンプ１４０および１５０の出力電圧振幅を大きくする
ことができない。そのためオペアンプ１４０および１５
０に従属接続するメインオペアンプ１６０の入力オフセ
ット電圧が増加する原因となっていた。またデータを増
幅する間も常に帰還動作をしていた。

【０００５】本発明の目的は、上述の欠点に鑑みなされ
たものであり、従来の欠点を除去して入力オフセット電
圧を補正する機能を有することによりセンスアンプから
供給されるデータの読出タイミングに合致してデータを
増幅するデータアンプを提供することにある。

【０００６】

【課題を解決するための手段】本発明の特徴は、大容量
ランダムアクセスメモリを有する半導体集積回路（Ｉ
Ｃ）チップに内蔵され複数段従属接続されたオペアンプ
を用いてセンスアンプの出力信号を増幅する半導体ＩＣ
チップ内蔵用のデータアンプにおいて、前記センスアン
プおよび前段オペアンプの間に挿入されオフセット切替
信号に応答して前記センスアンプの出力データを前記前
段オペアンプへ選択的に供給する一対のスイッチ素子
と、前記前段オペアンプの入力端をあらかじめ定めた基
準電圧にプルアップするＦＥＴ素子と、前記前段オペア
ンプの負荷ＦＥＴに並列接続されたＦＥＴのゲート電極
および後段オペアンプ出力端の間に直列接続の状態で挿
入され前記オフセット切替信号に応答して選択的に導通
状態になる帰還用スイッチ素子と、前記直列接続の接続
点と電源電位との間に挿入され前記帰還用スイッチ素子
の導通状態に応答して前記後段オペアンプの出力電位を
記憶する容量素子とを有し、ロウ・アドレス・ストロー
ブ（ＲＡＳ）信号のアクティブ状態に応答した前記１対
のスイッチ素子の非導通状態と前記プルアップ素子によ
るプルアップ状態と前記帰還用スイッチ素子の導通状態
とにそれぞれ応答して前記基準電圧が前記前段オペアン
プの非反転入力および反転入力の各端子に供給され、後
段オペアンプの出力電圧が前段オペアンプの前記直列接
続の接続点にフィードバックされるとともに前記容量素
子に保持されて前記データアンプの入力オフセット電圧
が調整され、前記１対のスイッチ素子の導通状態に応答
して前記センスアンプの出力信号が前記前段オペアンプ
の前記非反転入力および前記反転入力の各端子に供給さ
れるとともに前記帰還用スイッチ素子の非導通状態に応
答して前記フィードバックが解除されて所定のデータ増
幅が実行される構成を備えることにある。

【０００７】また、複数段の前記オペアンプが電源電圧
と一端が接地電位に接続された定電流源の他端との間に
直列接続で挿入された、第１の負荷ＦＥＴおよび第１の
入力ＦＥＴからなる第１の直列接続回路と、第２の負荷
ＦＥＴおよび第２の入力ＦＥＴからなる第２の直列接続
回路と、前記第１の直列接続回路の直列接続点および前
記第２の直列接続回路の直列接続点がそれぞれ接続され
る第１の出力端および第２の出力端とを備え、前記前段
オペアンプは複数個の前記センスアンプに接続される各
ビット線対に対応して複数組が互に並列接続される複数
組の前記入力ＦＥＴを有しこれら入力ＦＥＴのゲート電
極が対応する前記各ビット線対に前記センスアンプを介
することなく各々直接接続され、さらにこれら入力ＦＥ
Ｔの１組ごとに接続される前記定電流源が前記オフセッ
ト切替信号に応答して選択的に導通するオフセット切替
用ＦＥＴにおき替えられるとともに、前記前段および後
段の各オペアンプを前記複数個のセンスアンプに対して
１組備えることもできる。

【０００８】

【実施例】本発明の半導体ＩＣチップ内蔵用のデータア
ンプは、入力オフセット電圧を小さくする構成になって
いるので、センスアンプから供給されるデータの振幅電
圧がハイ（Ｈ）レベルまたはロウ（Ｌ）レベルへの変化
開始と同時にそのデータを増幅することができ、データ
アンプの高速化が可能である。また、データをセンスア
ンプを介することなく直接ビット線対から供給を受ける
こともできるので、さらにデータアンプの高速化が可能
である。

【０００９】次に、本発明の実施例について図面を参照
しながら説明する。図１は本発明の第１の実施例の等価
回路図であり、図２はその動作原理を説明するための等
価回路図である。また、図３は第１の実施例をＭＯＳト
ランジスタで構成した回路図、図４は図３の回路動作を
説明するためのタイミングチャートである。

【００１０】図１を参照すると、この図に示した第１の
実施例のデータアンプ１０はオフセット切替スイッチ１
１と、前段オペアンプ１２と、後段オペアンプ１３と、
帰還用オペアンプ１５と帰還用スイッチＳＷと、容量素
子Ｃとを備え、オフセット切替スイッチ１１はビット線
対ＢＬおよびＢＬＢが接続されたセンスアンプ２０の出
力端にデータアンプ１０の入力端子３０および４０を介
してそれぞれ接続される。またオフセット切替スイッチ
１１はオフセット切替信号Ｙｓｗに応答して比較基準電
圧Ｖｒｅｆの電位または入力端子３０および４０が選択
的に接続され、そのスイッチ出力端は前段オペアンプ１
２の一方の入力端子（＋）および他方の入力端子（−）
にそれぞれ接続される。前段オペアンプ１２の出力端は
後段オペアンプ１３の入力端に接続され後段オペアンプ
１３の出力の一方は出力端子７０へ供給され、他方は帰
還用スイッチＳＷを介して帰還用オペアンプ１５の入力
端と一端が接地電位に接続された容量素子Ｃの他端とに
それぞれ接続される。帰還用オペアンプ１５の出力端は
前段オペアンプ１２のオフセット調整端子に接続され
る。

【００１１】再び図１を参照すると、まずオフセット切
替スイッチ１１がオフセット切替信号Ｙｓｗに応答して
比較基準電圧Ｖｒｅｆを選択したあと帰還用スイッチＳ
Ｗをオン（ＯＮ）にすることにより、前段オペアンプ１
２の入力端子（＋）および入力端子（−）の各電位は同
レベルとなる。本実施例の構成は帰還用オペアンプ１５
により後段オペアンプ１３から前段オペアンプ１２へ負
帰還がかかっているので上記同レベルの電位に応答して
前段オペアンプ１２および１３の出力が０レベルになる
ように動作する。したがって前段オペアンプ１２および
１３の入力オフセット電圧が調整され、こときの調整量
（電苛）が容量素子Ｃに保持される。この状態におい
て、センスアンプの出力の供給を受けるようにオフセッ
ト切替スイッチ１１の選択を切り替え、さらに帰還用ス
イッチＳＷをオフ（ＯＦＦ）にするとともにセンスアン
プ制御信号ＳＥをＯＮにしてセンスアンプ２０の増幅動
作を開始させる。データアンプ１０は入力オフセット電
圧が０Ｖに調整されているからセンスアンプ２０の出力
開始と同時に、その出力信号電圧が微小振幅の段階から
データアンプ１０はその電圧を増幅することができる。

【００１２】図２を参照すると、この図に示した第１の
実施例の動作原理説明用等価回路のデータアンプ１０は
帰還用オペアンプ１５の出力を前段オペアンプ１２の一
方の入力端子（−）に帰還させる。この図を参照して動
作原理の説明をすると前段オペアンプ１２，１３および
１５の各利得をＧ１，Ｇ２およびＧ３とし、入力オフセ
ットをＯＳ１，２および３とする。また、ＯＳ３はオフ
セット電圧が０と仮定する。入力オフセット電圧調整前
の前段オペアンプ１２のＬレベルの入力電圧Ｘを０レベ
ルとすると、帰還用スイッチＳＷがＯＦＦ状態のときの
データアンプ１０の出力Ｙは、 Ｙ＝（（Ｘ＋ＯＳ１）Ｇ１＋ＯＳ２）Ｇ２……………………………（１） であるからこのときのデータアンプ１０の入力オフセッ
ト電圧ＴＯＳは、 ＴＯＳ＝ＯＳ１＋ＯＳ２／Ｇ１…………………………………………（２） となる。次にオフセット切替スイッチ１１をＯＮ状態に
し入力電圧Ｘを０として入力オフセット電圧調整をする
と出力Ｙは、 Ｙ＝ｙ０＝（ＧＳ１・Ｇ１）Ｇ２／（１＋Ｇ１・Ｇ２・Ｇ３）……（３） となる。この状態で帰還用スイッチＳＷをＯＦＦ状態に
すると、前段オペアンプ１２の入力端子（−）にはＧ３
・Ｙの電圧が供給される。前段オペアンプ１２の入力端
子（＋）にある電圧を供給すると出力Ｙは、 Ｙ＝（（Ｘ−Ｇ３・ｙ０＋ＯＳ１）Ｇ１＋ＯＳ２）Ｇ２……………（４） となる。このときの入力オフセット電圧ＴＯＳは、 ＴＯＳ＝ＯＳ１＋ＯＳ２／Ｇ１−Ｇ３・ｙ０ ＝（ＯＳ１＋ＯＳ２／Ｇ１）／（１＋Ｇ１・Ｇ２・Ｇ３）…（５） であり、入力オフセット電圧ＴＯＳが式（２）で示した
初期状態の１／（１＋Ｇ１・Ｇ２・Ｇ３）になっている
ことがわかる。

【００１３】図３を参照すると、この図に示した第１の
実施例のデータアンプ１０はオフセット切替スイッチ１
１、前段オペアンプ１２、後段オペアンプ１３、オフセ
ット調整回路１４、データ入力端子３０および４０、オ
フセット切替信号入力端子５０、帰還制御信号ＦＢＣ入
力端子６０、およびデーダ出力端子７０を備え電源ＶＤ
Ｄおよび接地電位ＧＮＤが供給されている。オフセット
切替スイッチ１１は入力端子３０および前段オペアンプ
１２の入力ＦＥＴＮ５およびＮ６との間にＦＥＴＮ１お
よびＮ２がそれぞれ挿入され、ＦＥＴＮ１およびＮ２の
入力端３０および４０はビット線対ＢＬおよびＢＬＢを
経てデータの供給を受けるセンスアンプ２０で増幅され
たデータ線ＩＯおよびＩＯＢ（ＩＯの反転信号線）が接
続される。

【００１４】またＦＥＴＮ１およびＮ２のゲート電極は
入力端子５０を経て供給されるオフセット切替信号Ｙｓ
ｗによりＯＮ／ＯＦＦが制御され、その出力端はＦＥＴ
Ｎ３およびＮ４を介して電源ＶＤＤにそれぞれプルアッ
プされるとともに、ＦＥＴＮ３およびＮ４のゲート電極
は電源ＶＤＤに共通接続される。前段オペアンプ１２は
電源ＶＤＤと一端が接地電位ＧＮＤに接続された電流源
Ｉ１の他端との間に直列接続で挿入された、負荷ＦＥＴ
Ｐ１および入力ＦＥＴＮ５からなる第１の直列接続回路
およびその直列接続点ａと、負荷ＦＥＴＰ２および入力
ＦＥＴＮ６からなる第２の直列接続回路およびその直列
接続点ｂとを有し電源ＶＤＤおよび接地電位ＧＮＤが供
給されている。直列接続点ａは後段オペアンプ１３の入
力ＦＥＴＮ７およびオフセット調整回路１４のＦＥＴＰ
５のドレイン電極に接続される。

【００１５】また第２の直列接続回路の直列接続点ｂと
負荷ＦＥＴＰ１およびＰ２のゲート電極とは共通接続さ
れ、後段オペアンプ１３の入力ＦＥＴＮ８のゲート電極
およびオフセット調整回路１４のＦＥＴＰ６のドレイン
電極に共通接続される。後段オペアンプ１３は電源ＶＤ
Ｄレベルと一端が接地電位ＧＮＤに接続された電流源Ｉ
２の他端との間に直列接続で挿入された、負荷ＦＥＴＰ
３および入力ＦＥＴＮ７からなる第３の直列接続回路お
よびその直列接続点ｃと、負荷ＦＥＴＰ４および入力Ｆ
ＥＴＮ８からなる第４の直列接続回路およびその直列接
続点ｄとを有し、電源（ＶＤＤ）および接地電位（ＧＮ
Ｄ）が供給され、直列接続点ｃはデータ出力端子７０へ
接続されている。

【００１６】入力ＦＥＴＮ７およびＮ８は前段オペアン
プ１２からのデータ供給を受けて直列接続点ｃがオフセ
ット調整回路１４のＦＥＴＮ９のドレイン電極に接続さ
れる。また直列接続点ｄと負荷ＦＥＴＰ３およびＰ４の
ゲート電極とは共通接続され、さらにオフセット調整回
路１４のＦＥＴＮ１０のドレイン電極に接続される。オ
フセット調整回路１４は直列接続点ａおよび電源ＶＤＤ
の間にＦＥＴＰ５が挿入され、そのゲート電極と直列接
続点ｄおよび電源ＶＤＤとの間にＦＥＴＮ９および容量
素子Ｃ１とがそれぞれ挿入されている。さらに直列接続
点ｂおよび電源ＶＤＤの間にＦＥＴＰ６が挿入され、そ
のゲート電極と直列接続点ｃおよび電源ＶＤＤとの間に
ＦＥＴＮ１０および容量素子Ｃ２とがそれぞれ挿入され
ている。またＦＥＴＮ９および１０は入力端子６０を経
て供給される帰還制御信号ＦＢＣによりそれぞれＯＮ／
ＯＦＦが制御される。

【００１７】図３および図４を併せて参照すると、初期
状態ではオフセット切替信号ＹｓｗがＬレベルでオフセ
ット切替スイッチ１１のＦＥＴＮ１およびＮ２はＯＦＦ
状態にあり（図４−Ｙｓｗ）、このＦＥＴＮ１およびＮ
２に接続されたＦＥＴＮ３およびＮ４によってＦＥＴＮ
５およびＮ６のゲート電圧は等しくＨレベルにプルアッ
プされ入力ＦＥＴＮ５およびＮ６は同相入力状態にな
る。したがって、直列接続点ａおよびｂからＬレベルが
後段オペアンプ１３の入力ＦＥＴＮ７および８にそれぞ
れ供給されてこれらＦＥＴも同相入力状態になり、直列
接続点ｃおよびｄの差動出力Ｌレベルがオフセット調整
回路１４のＦＥＴＮ９およびＮ１０にそれぞれ供給され
た状態になる。このときＤＲＡＭの外部から供給される
制御信号ＲＡＳの反転信号（ＲＡＳＢ）のＬレベルに応
答して帰還制御信号ＦＢＣがＨレベルになり（図４−Ｒ
ＡＳＢおよびＦＢＣ）ＦＥＴ９および１０がＯＮ状態と
なってＦＥＴＰ５およびＰ６がＯＮ状態となるから、前
段オペアンプ１２，１３およびオフセット調整回路１４
による帰還ループが形成されてこれらオペアンプの入力
オフセットが調整される。

【００１８】すなわち、ＦＥＴＮ５，Ｎ６，Ｐ１，Ｐ
２，Ｐ３，およびＰ４の各オン抵抗をｒ１，ｒ２，ｒ
３，ｒ４，ｒ５，およびｒ６とすると、ｒ１＝ｒ２，ｒ
３＝ｒ４，ｒ５＝ｒ６のときにＦＥＴＮ５およびＮ６の
各入力電圧が等しければ、その出力となる直列接続点ａ
およびｂの電圧もそれぞれ等しくなり入力オフセット電
圧は０ボルトになる。ここで、ｒ１がｒ２よりも小さけ
れば直列接続点ａおよびｂの電圧を等しくするには、Ｆ
ＥＴＮ５の入力電圧をＦＥＴＮ６の入力電圧よりも大き
くする必要があり、ＦＥＴＮ５の入力電圧値からＦＥＴ
Ｎ６の入力電圧値を差し引いた残りの電圧が入力オフセ
ット電圧となる。この入力オフセット電圧を調整するに
は、ｒ１（１／（（１／ｒ４）＋（１／ｒ６））＝ｒ２
（１／（（１／ｒ３）＋（１／ｒ５））が成立するよう
にｒ３およびｒ４を調整する。

【００１９】この調整は直列接続点ｃおよびｄの電圧
（ＦＥＴＰ１のゲート電極およびＦＥＴＰ２のゲート電
極に供給される電圧）で行なうことができる。つまり、
ＦＥＴＰ１のゲート電極に供給される電圧がＦＥＴＰ２
のゲート電極に供給される電圧よりも大きければよい。
上述のようにＦＥＴＮ５およびＮ６の各入力電圧が等し
いときに直列接続点ａの電圧が直列接続点ｂの電圧に等
しくなるように直列接続点ｃおよびｄの電圧が調整さ
れ、その調整された結果の電圧がＦＥＴＮ９およびＮ１
０を経て容量素子Ｃ１およびＣ２にそれぞれ記憶され
る。

【００２０】上述したオフセット調整が終了すると帰還
制御信号ＦＢＣがＬレベルになり（図４−ＦＢＣ）ＦＥ
ＴＮ９およびＮ１０はＯＦＦされ帰還ループが解除され
る。さらにセンスアンプ２０はセンスアンプ制御信号Ｓ
ＥのＨレベル（図４−ＳＥ）への変化に応答してデータ
（一例としビット線対ＢＬからＨレベルおよびＢＬＢか
らＬレベルを供給）の電圧増幅を開始しデータをオフセ
ット切替スイッチ１１に供給する。このときオフセット
切替スイッチ１１はＨレベルになるオフセット切替信号
Ｙｓｗ（図４−Ｙｓｗ）に応答してＦＥＴＮ１およびＮ
２がＯＮ状態となりＨレベルのデータＩＯを入力ＦＥＴ
Ｎ５に、ＬレベルのデータＩＯＢを入力ＦＥＴＮ６に供
給する（図４−ＩＯおよびＩＯＢ）。この差動入力レベ
ルに応答して前段オペアンプ１２は直列接続点ａからＬ
レベルを入力ＦＥＴＮ７に、直列接続点ｂからＨレベル
を入力ＦＥＴＮ８にそれぞれ供給する。

【００２１】これら供給された信号に応答してオペアン
プ１３の直列接続点ｃからＨレベルデータの一方が出力
端子７０へ（図４−Ｄｏｕｔ）、他方はＦＥＴＮ１０へ
それぞれ供給される。このとき、センスアンプ２０の出
力ＩＯの振幅電圧は徐々にＨレベルに上昇するので電圧
ＶＤＤレベルに到達するのが遅くなるが（図４−ＩＯよ
びＩＯＢ）、本実施例のデータアンプ１０は入力オフセ
ット電圧が調整されているため振幅電圧が微小な段階か
らその電圧増幅を開始し、したがってデータアンプの出
力変化も高速化できる。出力ＩＯＢがＨレベルに変化す
るときも同様に作動し高速化できる。本実施例ではデー
タアンプ１０は前段オペアンプ１２および後段オペアン
プ１３の２個で説明したが、前段および後段の間に所定
の個数オペアンプが挿入された構成にも適用することが
できる。

【００２２】次に、図５を参照すると、この回路図で示
した第２の実施例のデータアンプ１０は上述の第１の実
施例の変形であって、前段オペアンプ１２および後段オ
ペアンプ１３が複数個のセンスアンプに対して共通に１
組だけ備えられ、入力トランジスタ入力ＦＥＴＮ５およ
びＮ６が前段オペアンプ１２から分離されてセンスアン
プの近くに配置されることと、その各ゲート電極にビッ
ト線対ＢＩおよびＢＩＢからデータの供給を受け各ドレ
イン電極は負荷ＦＥＴＰ１およびＰ２にそれぞれ接続さ
れ各ソース電極はＦＥＴＮ１１のドレイン電極にそれぞ
れ共通接続されることによってオフセット切替信号Ｙｓ
ｗに応答して選択的に接地電位に接続されることと、こ
れら入力ＦＥＴＮ５およびＮ６とＦＥＴＮ１１とは複数
のセンスアンプごとに設けられそれぞれの入力ＦＥＴＮ
５およびＮ６のドレイン電極は互に並列接続の状態で上
述した１組の負荷ＦＥＴＰ１およびＰ２に共通接続され
ることの各構成以外は第１の実施例と同様であるからこ
こでは省略する。

【００２３】図５に併せてこの実施例の動作を説明する
タイムチャートを示した図６を参照すると、初期状態で
はオフセット切替信号ＹｓｗがＬレベルで（図６−Ｙｓ
ｗ）ＦＥＴＮ１１はＯＦＦ状態にあり、このＦＥＴＮ１
１のドレイン電極に共通接続された入力ＦＥＴＮ５およ
びＮ６の接続点はフローティング状態であるから、前段
オペアンプ１２の直列接続点ａおよびｂは等しく負荷Ｆ
ＥＴＰ１およびＰ２によってＨレベルにプルアップされ
る。したがって、前段オペアンプ１２の直列接続点ａお
よび接続点ｂからＨレベルが後段オペアンプ１３の入力
ＦＥＴＮ７およびＮ８にそれぞれ供給されて同相入力状
態となり、後段オペアンプ１３の直列接続点ｃおよびｄ
からＬレベルがオフセット調整回路１４のＦＥＴ９およ
び１０にそれぞれ供給された状態にある。

【００２４】このとき制御信号ＲＡＳＢのＬレベルに応
答してオフセット切替信号Ｙｓｗの所定の１本のみがＨ
レベルとなり、また帰還制御信号ＦＢＣのＨレベル（図
６−ＲＡＳＢ、ＷｓｗおよびＦＢＣ）に応答してＦＥＴ
９および１０がＯＮ状態となるから、ＦＥＴＰ５および
Ｐ６もＯＮ状態となり、前段オペアンプ１２，１３およ
びオフセット調整回路１４による帰還ループが形成され
てこれらオペアンプの入力オフセットが調整される。上
述のオフセット調整の終了にともない帰還制御信号ＦＢ
ＣがＬレベルになり（図６−ＦＢＣ）ＦＥＴＮ９および
Ｎ１０はＯＦＦされ帰還ループが解除される。

【００２５】続いてセンスアンプ２０はセンスアンプ制
御信号ＳＥのＨレベル（図６−ＳＥ）への変化に応答し
てデータ（一例としビット線対ＢＬからＨレベルおよび
ＢＬＢからＬレベルを供給）の電圧増幅を開始しデータ
を入力ＦＥＴＮ５およびＮ６に供給する。入力ＦＥＴＮ
５およびＮ６はワード線ＷＬがＨレベルのときにオフセ
ット切替信号Ｙｓｗの各Ｈレベルに応答して（図６−Ｗ
ＬおよびＹｓｗ）動作状態となり、入力ＦＥＴＮ５にＨ
レベルのデータＢＬを、入力ＦＥＴＮ６にＬレベルのデ
ータＢＬＢの供給をそれぞれ受ける（図６−ＢＬおよび
ＢＬＢ）。入力ＦＥＴＮ５およびＮ６は差動入力状態と
なり、直列接続点ａから入力ＦＥＴＮ７にＬレベルを、
直列接続点ｂから入力ＦＥＴＮ８にＨレベルをそれぞれ
供給する。

【００２６】これら供給された信号に応答して、後段オ
ペアンプ１３の直列接続点ｃからＨレベルデータが出力
端子８０（図６−Ｄｏｕｔ）およびＦＥＴＮ９へ供給さ
れ、入力ＦＥＴＮ８はＯＮ状態になり直列接続点ｄから
ＬレベルがＦＥＴＮ１０へ供給される。このとき、セン
スアンプ２０は制御信号ＳＥのＨレベルに応答してビッ
ト線対ＢＬおよびＢＬＢのデータを増幅するが既にデー
タアンプ１０によってＶＤＤレベルにまで増幅されてい
るので高速化には寄与しない。本実施例の場合もビット
線対ＢＬおよびＢＬＢの振幅電圧は徐々にＨレベルに上
昇するので電源ＶＤＤレベルに到達するのが遅くなるが
（図６−ＢＬおよびＢＬＢ）、データアンプ１０は入力
オフセット電圧が調整されているため振幅電圧が微小な
段階からその電圧増幅を開始するのでデータアンプの出
力変化は高速化できる。ビット線対ＢＬおよびＢＬＢが
Ｈレベルに変化するときも同様に動作するので高速化で
きる。本実施例もデータアンプ１０は前段オペアンプ１
２および後段オペアンプ１３の２個で説明したが、前段
および後段間に所定の個数オペアンプが挿入された構成
に対しても同様に適用できる。

【００２７】

【発明の効果】以上説明したように、本発明の半導体チ
ップ内蔵用のデータアンプは入力オフセット電圧を調整
する機能を備えているので、センスアンプから供給され
るデータの振幅電圧が微小電圧のときからその電圧に応
答して増幅するのでデータアンプを高速化ができ、ま
た、データアンプをビット線対に直接接続することによ
り、センスアンプがデータ増幅を開始する以前にビット
線対上のデータをデータアンプで増幅できるため更にデ
ータアンプを高速化することができる。

【図面の簡単な説明】

【図１】本発明による第１の実施例の等価回路図であ
る。

【図２】第１の実施例の動作原理を説明するための等価
回路図である。

【図３】第１の実施例をＭＯＳトランジスタで構成した
回路図である。

【図４】図３の回路動作を説明するためのタイミングチ
ャートである。

【図５】本発明による第２の実施例の回路図である。

【図６】図５の回路動作を説明するためのタイミングチ
ャートである。

【図７】従来技術によるデータアンプのブロック図であ
る。

【符号の説明】

１０ データアンプ ２０ センスアンプ ３０，４０ 入力端子 ５０ オフセット切替信号Ｙｓｗ ６０ 帰還制御信号ＦＢＣ ７０ 出力端子 １１ オフセット切替スイッチ １２ 前段オペアンプ １３ 後段オペアンプ １４ オフセット調整回路 ａ，ｂ，ｃ，ｄ 直列接続点 Ｎ１〜８ ＮＭＯＳＦＥＴ Ｐ１〜８ ＰＭＯＳＦＥＴ Ｉ１，Ｉ２ 定電流源 Ｃ１，Ｃ２ 容量素子

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】大容量ランダムアクセスメモリを有する半
   導体集積回路（ＩＣ）チップに内蔵され複数段従属接続
   されたオペアンプを用いてセンスアンプの出力信号を増
   幅する半導体ＩＣチップ内蔵用のデータアンプにおい
   て、前記センスアンプおよび前段オペアンプの間に挿入
   されオフセット切替信号に応答して前記センスアンプの
   出力データを前記前段オペアンプへ選択的に供給する一
   対のスイッチ素子と、前記前段オペアンプの入力端をあ
   らかじめ定めた基準電圧にプルアップするＦＥＴ素子
   と、前記前段オペアンプの負荷ＦＥＴに並列接続された
   ＦＥＴのゲート電極および後段オペアンプ出力端の間に
   直列接続の状態で挿入され前記オフセット切替信号に応
   答して選択的に導通状態になる帰還用スイッチ素子と、
   前記直列接続の接続点と電源電位との間に挿入され前記
   帰還用スイッチ素子の導通状態に応答して前記後段オペ
   アンプの出力電位を記憶する容量素子とを有し、ロウ・
   アドレス・ストローブ（ＲＡＳ）信号のアクティブ状態
   に応答した前記１対のスイッチ素子の非導通状態と前記
   プルアップ素子によるプルアップ状態と前記帰還用スイ
   ッチ素子の導通状態とにそれぞれ応答して前記基準電圧
   が前記前段オペアンプの非反転入力および反転入力の各
   端子に供給され、後段オペアンプの出力電圧が前段オペ
   アンプの前記直列接続の接続点にフィードバックされる
   とともに前記容量素子に保持されて前記データアンプの
   入力オフセット電圧が調整され、前記１対のスイッチ素
   子の導通状態に応答して前記センスアンプの出力信号が
   前記前段オペアンプの前記非反転入力および前記反転入
   力の各端子に供給されるとともに前記帰還用スイッチ素
   子の非導通状態に応答して前記フィードバックが解除さ
   れて所定のデータ増幅が実行される構成を備えることを
   特徴とする半導体ＩＣチップ内蔵用のデータアンプ。
2. 【請求項２】 複数段の前記オペアンプが電源電圧と一
   端が接地電位に接続された定電流源の他端との間に直列
   接続で挿入された、第１の負荷ＦＥＴおよび第１の入力
   ＦＥＴからなる第１の直列接続回路と、第２の負荷ＦＥ
   Ｔおよび第２の入力ＦＥＴからなる第２の直列接続回路
   と、前記第１の直列接続回路の直列接続点および前記第
   ２の直列接続回路の直列接続点がそれぞれ接続される第
   １の出力端および第２の出力端とを備え、前記前段オペ
   アンプは複数個の前記センスアンプに接続される各ビッ
   ト線対に対応して複数組が互に並列接続される複数組の
   前記入力ＦＥＴを有しこれら入力ＦＥＴのゲート電極が
   対応する前記各ビット線対に前記センスアンプを介する
   ことなく各々直接接続され、さらにこれら入力ＦＥＴの
   １組ごとに接続される前記定電流源が前記オフセット切
   替信号に応答して選択的に導通するオフセット切替用Ｆ
   ＥＴにおき替えられるとともに、前記前段および後段の
   各オペアンプを前記複数個のセンスアンプに対して１組
   備えることを特徴とする請求項１記載の半導体ＩＣチッ
   プ内蔵用のデータアンプ。