JP4246177B2 - オフセット補正回路およびオペアンプ回路 - Google Patents

Description

本発明は、オペアンプ回路のオフセット補正に関するものであり、特に、ＴＦＴ−ＬＣＤソースドライバ回路において、出力オペアンプ回路の製造ばらつきによるランダムなオフセットばらつきを低減するためのものである。

ＴＦＴ−ＬＣＤ駆動回路においては、表示用の信号をデジタル処理し、その信号を、ＤＡ変換回路で表示階調に応じたアナログ電圧に変換して液晶パネルを駆動する方法が一般的である。近年、液晶パネルの大型化が進むにつれ、駆動回路に対する液晶パネルの負荷は大きくなり続けている。従って、ＤＡ変換回路の出力信号を、オペアンプを用いてボルテージフォロワ回路として形成した低出力インピーダンスの出力回路に入力して、当該出力回路の出力信号に変換し、この出力信号により液晶パネルを駆動する方法が一般的となっている。

図９にＴＦＴ−ＬＣＤモジュールの構成例を示す。当該ＴＦＴ−ＬＣＤモジュールは、液晶パネル１０１を、コントロール回路１０２による制御で複数のゲートドライバ回路１０３…および複数のソースドライバ１０４回路…により駆動する構成である。

図１０に上記ソースドライバ回路１０４の構成を示す。各ソースドライバ回路１０４は、コントロール回路１０２側から液晶パネル１０１側へ向かって順に、シフトレジスタ１０４ａ…、サンプリングラッチ回路１０４ｂ…、ホールドラッチ回路１０４ｃ…、レベルシフタ回路１０４ｄ…、ＤＡ変換回路１０４ｅ…、および、出力アンプ１０４ｆ…を備えている。

また、図１１に、ＴＦＴ−ＬＣＤソースドライバ回路１０４の１出力端子当たりの構成例を示す。図１０では、表示データが６ビットである場合を例に説明している。サンプリングラッチ回路１０４ｂ、ホールドラッチ回路１０４ｃ、および、レベルシフタ回路１０４ｄはそれぞれ、１ビット当たりに１つのサンプリングラッチ回路、ホールドラッチ回路、および、レベルシフタ回路を備えている。

図示されていないが、シフトレジスタ１０４ａ内を転送されるスタートパルス信号により表示データの各ビットがサンプリングラッチ回路１０４ｂによりサンプリングされ、ホールドラッチ回路１０４ｃにおいて、図示されていないがラッチ信号（水平同期信号）により各６ビットがラッチされる。そして、レベルシフタ回路１０４ｄにより信号レベルが変換された後、ＤＡ変換回路１０４ｅにおいて、表示データ（ここでは６ビット）に応じた階調表示用電圧が選択され、ボルテージフォロワ回路で構成される出力アンプ１０４ｆから液晶パネル１０１に出力される。

図１１において、通常は、シフトレジスタ１０４ａ、サンプリングラッチ回路１０４ｂ、およびホールドラッチ回路１０４ｃが論理回路であり、ＤＡ変換回路１０４ｅおよび出力アンプ１０４ｆがアナログ回路である。出力アンプ１０４ｆには、上述したように、通常、オペアンプによるボルテージフォロワ回路が使用される。レベルシフタ回路１０４ａは、上記論理回路と上記アナログ回路との間に設けられており、論理信号の電圧レベルを液晶表示用の電圧レベルに変換する。各ＴＦＴ−ＬＣＤソースドライバ回路１０４のＬＳＩ（以下、ソースドライバＬＳＩと称する。）は、図１１に示す回路を複数内蔵しており、各回路の出力電圧が液晶パネル１０１の各表示データ線を駆動するように構成されている。

出力アンプ１０４ｆとして使われるオペアンプによるボルテージフォロワ回路は、出力電圧が入力電圧と等しいことが理想的であるが、実際のＬＳＩにおいては、製造ばらつき等により、オペアンプごとにランダムなばらつきを持っており、これは、オフセットばらつきと呼ばれる。ソースドライバＬＳＩにおいてこのオフセットばらつきが発生すると、液晶パネル１０１の各表示データ線に印加される駆動電圧が表示データ線ごとに異なってしまう。液晶パネル１０１は、表示データ線に印加される駆動電圧によって表示の明るさをコントロールしており、表示データ線ごとに駆動電圧が異なると、表示むらが発生する。従って、ソースドライバＬＳＩにおいては、複数の液晶駆動出力端子間での出力電圧のばらつきを、表示に影響を与えない程度にまで小さく押さえ込む必要がある。

ソースドライバＬＳＩに内蔵されるオペアンプのオフセットばらつきは、おもに、互いに同じ特性であるべきペア素子間での、出来上がり特性の差（ミスマッチ）が原因である。一般に、オフセットばらつきを低減するために、オペアンプを構成する回路素子の素子サイズを大きくして、マスクレイアウトでの配置設計に特別の配慮を行うほか、アンプのオフセットを補正するためのオフセット補正回路の追加が行われている。このオフセット補正回路については、従来、種々の方法が提案されている。

図６に、従来技術によるオフセット補正回路の第１の例を示す（例えば特許文献１参照）。図６において、ＩＮ１０１は同相入力端子、ＩＮ１０２は逆相入力端子、ＯＵＴ１０１は出力端子、Ｃ１０１はオフセット補正電圧を記憶保持する容量である。また、２つのスイッチ素子Ｓ１０１・Ｓ１０１と、１つのスイッチ素子Ｓ１０２とを有する。なお、この例を含めて本明細書では全て、オペアンプの入力端子を非反転入力端子および反転入力端子と記述し、便宜上、非反転入力端子に信号を入力するための同相入力端子、および、反転入力端子に信号を入力するための逆相入力端子とは区別する。ただし、両者が一致するときはそのことを記載する。

容量Ｃ１０１はオペアンプ１１１の反転入力端子と逆相入力端子ＩＮ１０２との間に挿入されている。また、スイッチＳ１０１は同相入力端子ＩＮ１０１と容量Ｃ１０１の逆相入力端子ＩＮ１０２側の端子との間、および、オペアンプ１１１の出力端子と反転入力端子との間に接続されている。スイッチＳ１０２は逆相入力端子ＩＮ１０２と容量Ｃ１０１との間に接続されている。そして、オペアンプ１１１のオフセット電圧は、オペアンプ１１１の非反転入力端子と同相入力端子ＩＮ１０１との間に挿入された電圧源Ｖｏｆｆで示されている。

この回路は、オフセット補正電圧を記憶する記憶状態と、通常のオペアンプとして動作する状態とを交互に繰り返すことで、オフセットの補正を行う。スイッチＳ１０１が閉じ、スイッチＳ１０２が開くことで、記憶状態となる。この時、容量Ｃ１０１の両端に、オフセット電圧Ｖｏｆｆと同じ電位差が充電される。その後、スイッチＳ１０１を開き、スイッチＳ１０２を閉じることで、通常の動作状態とする。この時、容量Ｃ１０１の両端の電位差はＶｏｆｆと等しいため、オフセット電圧はキャンセルされる。

次に、図７および図８に、従来技術によるオフセット補正回路の第２の例を示す。図７は、オフセット補正回路を追加したＣＭＯＳ構成のオペアンプ回路例、図８は、図７の回路をボルテージフォロワ回路に応用した例である。

図７のオペアンプ回路は、同相入力端子ＩＮ１１１（非反転入力端子と一致）および逆相入力端子ＩＮ１１２（反転入力端子と一致）の他に、オフセット補正用の補正入力端子ＡＵＸ１・ＡＵＸ２を有する。このオペアンプ回路は、ＮＭＯＳトランジスタＴ１０１のドレイン電流をバイアス電流とする、ＮＭＯＳトランジスタＴ１０２・Ｔ１０３からなる第１の差動入力対と、ＮＭＯＳトランジスタＴ１０４のドレイン電流をバイアス電流とする、ＮＭＯＳトランジスタＴ１０５・Ｔ１０６からなる第２の差動入力対とが、ＰＭＯＳトランジスタＴ１０７・Ｔ１０８からなるカレントミラー回路を共通の能動負荷とする構成を備えている。第１の差動入力対はオフセット補正回路の入力部であり、ＮＭＯＳトランジスタＴ１０２のゲート端子が同相入力端子ＩＮ１１１に接続され、ＮＭＯＳトランジスタＴ１０３のゲート端子が逆相入力端子ＩＮ１１２に接続されている。第２の差動入力対はオフセット調整用電圧の入力部であり、ＮＭＯＳトランジスタＴ１０５のゲート端子が一方の補正入力端子ＡＵＸ１に接続され、ＮＭＯＳトランジスタＴ１０６のゲート端子が他方の補正入力端子ＡＵＸ２に接続されている。

また、このオフセット補正回路は、ＮＭＯＳトランジスタＴ１０９のドレイン電流をバイアス電流とする、ＰＭＯＳトランジスタＴ１１０からなる出力トランジスタを備えている。ＰＭＯＳトランジスタＴ１１０のゲート端子は、第１の差動入力対のＮＭＯＳトランジスタＴ１０２のドレイン端子と、第２の差動入力対のＮＭＯＳトランジスタＴ１０５のドレイン端子とに接続されている。第１の差動入力対に流れるドレイン電流と、第２の差動入力対に流れるドレイン電流とから、ＰＭＯＳトランジスタＴ１１０のゲート端子に印加される電圧が決定され、オフセット補正回路の出力端子ＯＵＴ１１１となるＰＭＯＳトランジスタＴ１１０のドレイン端子から出力される電流が決定される。

図８の応用例では、図７のオフセット補正回路をオペアンプ１２１として用い、その周囲に、３つのスイッチ素子Ｓ１２１・Ｓ１２１・Ｓ１２１、１つのスイッチ素子Ｓ１２２、および、容量Ｃ１１１・Ｃ１１２を備えている。図７の同相入力端子ＩＮ１１１はオペアンプ１２１の非反転入力端子に相当し、図７の逆相入力端子ＩＮ１１２はオペアンプ１２１の反転入力端子に相当する。オペアンプ１２１のオフセット電圧は、オペアンプ１２１の非反転入力端子とボルテージフォロワ回路の入力端子ＩＮ１２１との間に挿入された電圧源Ｖｏｆｆで示されている。

入力端子ＩＮ１２１と電圧源Ｖｏｆｆとの接続点を点Ａとし、オペアンプ１２１の反転入力端子を点Ｂとすると、スイッチ素子１２１の一つは点Ａと点Ｂとの間に接続されている。また、スイッチ素子１２２は、オペアンプ１２１の出力端子と点Ｂとの間に接続されている。

容量Ｃ１１１は補正入力端子ＡＵＸ１とＧＮＤとの間に接続されており、容量Ｃ１１２は補正入力端子ＡＵＸ２とＧＮＤとの間に接続されている。スイッチ素子Ｓ１２１の他の一つは点Ａと補正入力端子ＡＵＸ１との間に接続されており、スイッチ素子Ｓ１２１の残りの一つはボルテージフォロワ回路の出力端子ＯＵＴ１２１と補正入力端子ＡＵＸ２との間に接続されている。

次に、図８のボルテージフォロワ回路の動作を説明する。

この回路は、オフセット補正電圧を記憶する記憶状態と、通常のオペアンプとして動作する状態とを交互に繰り返すことで、オフセットの補正を行う。スイッチ素子Ｓ１２１が閉じ、スイッチ素子Ｓ１２２が開くことで、オフセット補正電圧の記憶状態となる。この時、点Ａと点Ｂとは短絡されており同電位である。補正入力端子ＡＵＸ１には入力電圧が印加され、容量Ｃ１１１に入力電圧が記憶される。補正入力端子ＡＵＸ２にはオペアンプ１２１の出力電圧が帰還される。オペアンプ１２１は、補正入力端子ＡＵＸ１・ＡＵＸ２を差動入力端子とする回路でボルテージフォロワとして動作し、その出力電圧が容量Ｃ２に記憶される。このとき容量Ｃ２に記憶される電圧は、点Ａと点Ｂとの電圧が等しい時に、オペアンプ１２１が平衡する電圧である。

次に、スイッチ素子Ｓ１２１が開き、スイッチ素子Ｓ１２２が閉じることで、通常の動作状態となる。点Ｂは、スイッチ素子Ｓ１２２を通してオペアンプ１２１の出力端子すなわち出力端子ＯＵＴ１２１と短絡される。容量Ｃ１・Ｃ２には、点Ａと点Ｂとの電圧が等しくなるような状態が記憶・保持されているため、点Ｂと短絡された出力端子ＯＵＴ１２１には、点Ａの電圧と同じ電圧が出力され、ボルテージフォロワとしてオフセット電圧の無い出力が得られる。

その他、オフセット補正回路としては、特許文献１〜３に種々の方法が提案されており、オペアンプのオフセット補正電圧を容量に記憶することで、オフセット補正を行っている。これらの方法は、回路構成は異なっているが、原理上はいずれも、同相入力端子と逆相入力端子とを短絡した状態で、オペアンプの出力電圧が正の電源電圧と負の電源電圧との中間の電位で平衡するようにオフセット調整端子に負帰還をかけ、その電圧を容量に記憶することを特徴としている。これらの方法では、オフセット補正電圧を記憶する記憶状態と、通常のオペアンプとして動作する状態とを周期的に繰り返すことで、オフセットの補正を行う。
特表２００４−５１９９６９号公報（２００４（平成１６）年７月２日公表） 特開平４−２７４６０５号公報（１９９２（平成４）年９月３０日公開） 特開平６−３１４４９０号公報（１９９４（平成６）年１１月８日公開）

従来、ソースドライバＬＳＩの駆動端子間のオフセットばらつきの低減は、ランダムばらつきに影響を与える構成素子のサイズを大きくしてマッティングを向上させるほか、ＬＳＩのマスクレイアウトの対称性を考慮した設計を行うことで実施されている。これらの方法は、ＬＳＩ化した場合、チップサイズの増大、製造コストの上昇に繋がる。

オフセットばらつきを低減する別の方法として、ソースドライバＬＳＩ内にオフセット補正回路を内蔵することが挙げられる。従来技術よるオフセット補正回路は、オペアンプのオフセット補正電圧を容量に記憶することで、オフセット補正を行っており、オフセット補正用の容量と、スイッチ素子とをもつ。一般的なＣＭＯＳ構成によるＬＳＩにおいては、スイッチ素子は、ＭＯＳ−ＦＥＴが使用される。ＭＯＳ−ＦＥＴのスイッチでは、ゲートフィードスルーと呼ばれるゲート信号の電位変化による寄生容量等を介した電荷注入現象があり、この電荷注入によりオフセット補正容量に蓄積された電荷量が期待値からずれる現象が発生する。この影響を低減するために、容量を大きくするほか、従来技術のオフセット補正回路の第２の例のように、差動回路によるオフセット補正電圧のサンプリングを行う方法が提案されているが、いずれも回路規模の増大を招き、ＬＳＩ化した場合、チップサイズの増大、製造コストの上昇に繋がる。

さらに、容量に記憶される電圧は、オペアンプのオフセット電圧に応じたアナログ電圧であり、この電圧は、時間の経過と共に漏れ電流などにより変動するため、周期的にリフレッシュする必要がある。従って、容量を使用した方法では、オフセット補正電圧を記憶する記憶状態と、通常のオペアンプとして動作する状態とを交互に繰り返すことで、オフセットの補正を行う。オフセット補正電圧の記憶状態においては、通常のアンプとして動作することができないため、出力信号が利用できない期間が周期的に発生する。

近年の大型化した液晶パネルにおいては、表示画素数の増加に伴って、１画素あたりに利用できる表示電圧の印加時間が短くなってきているため、高速な電圧印加を行う必要がある。従って、液晶駆動回路としては、連続的な電圧出力ができることが望ましく、従来技術によるオフセット補正回路は非常に採用しにくくなってきている。解決策として、２組の回路を準備し、交互にオフセット補正と出力駆動とを行うことで連続駆動をする方法も提案されているが、回路規模が２倍になることから、高コスト化は避けられない。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、頻繁なリフレッシュを必要とせず、小さな回路規模でオフセットばらつきを吸収してオフセット補正を行うことのできるオフセット補正回路を実現することにある。

本発明のオフセット補正回路は、上記課題を解決するために、出力から入力へのフィードバックをかけない状態で非反転入力端子と反転入力端子とを短絡した時のオペアンプの出力電圧を、２値の論理信号に変換して記憶し、記憶された前記論理信号を用いて前記出力電圧のオフセットを補正することを特徴としている。

上記の発明によれば、オペアンプの出力電圧のオフセットを２値の論理信号に変換して記憶し、記憶された論理信号を用いて出力電圧のオフセットを補正するので、アナログ電圧を記憶するときのような大きな容量や頻繁なリフレッシュを必要としない。また、個々のオフセットに対応したオフセット補正を行うことができるので、オフセットのランダムばらつきを低減することができ、ことさらに大きな素子サイズでの設計や、ＬＳＩのマスクレイアウト設計上の特別な配慮を必要とせず、チップサイズの低減・低コスト化が可能となる。

以上により、頻繁なリフレッシュを必要とせず、小さな回路規模でオフセットばらつきを吸収してオフセット補正を行うことのできるオフセット補正回路を実現することができるという効果を奏する。

本発明のオフセット補正回路は、上記課題を解決するために、前記論理信号は、重み付けされたオフセット補正量で量子化された論理値からなることを特徴としている。

上記の発明によれば、２値の論理信号が重み付けされたオフセット補正量で量子化された論理値からなるので、記憶した当該論理信号をアナログ信号に変換することにより、そのままオフセット補正を行うことができるという効果を奏する。

本発明のオフセット補正回路は、上記課題を解決するために、オフセット調整入力端子を備えたオペアンプと、前記オペアンプの非反転入力端子と反転入力端子とを短絡するための第１のスイッチ素子と、逆相入力信号から前記オペアンプの前記反転入力端子を開放するための第２のスイッチ素子と、前記オペアンプの出力電圧を、重み付けされたオフセット補正量で量子化された論理値からなる２値の論理信号とみなしてラッチする１つ以上のラッチ回路と、前記ラッチ回路でラッチされた前記論理信号を記憶する記憶回路と、前記記憶回路に記憶された前記論理信号に対応して前記オペアンプのオフセット補正用信号を生成して前記オフセット調整入力端子に入力する制御回路とを備え、前記出力電圧のオフセットを補正することを特徴としている。

上記の発明によれば、第１のスイッチ素子でオペアンプの非反転入力端子と反転入力端子とを短絡し、第２のスイッチ素子で逆相入力信号からオペアンプの逆相入力端子を開放することで、オペアンプの出力電圧にオフセットが生じている状態が得られる。ラッチ回路がこの出力電圧すなわちオフセットを、重み付けされたオフセット補正量で量子化された論理値からなる２値の論理信号とみなしてラッチし、これを記憶回路で記憶し、制御回路が記憶された論理信号に対応してオペアンプのオフセット補正用信号を生成してオフセット調整入力端子に入力することにより、オフセット補正を行うことができる。

このように、オペアンプの出力電圧のオフセットを２値の論理信号に変換して記憶し、記憶された論理信号を用いて出力電圧のオフセットを補正するので、アナログ電圧を記憶するときのような大きな容量や頻繁なリフレッシュを必要としない。また、個々のオフセットに対応したオフセット補正を行うことができるので、オフセットのランダムばらつきを低減することができ、ことさらに大きな素子サイズでの設計や、ＬＳＩのマスクレイアウト設計上の特別な配慮を必要とせず、チップサイズの低減・低コスト化が可能となる。

以上により、頻繁なリフレッシュを必要とせず、小さな回路規模でオフセットばらつきを吸収してオフセット補正を行うことのできるオフセット補正回路を実現することができるという効果を奏する。

本発明のオフセット補正回路は、上記課題を解決するために、前記ラッチ回路はスタティックな論理回路で構成されることを特徴としている。

上記の発明によれば、オフセットを補正するための情報を容量に充電して記憶するようなダイナミックな論理回路を用いずに、スタティックな論理回路に記憶する。

これにより、スイッチ素子のフィードスルーなどの寄生効果を気にする必要が無く、これを補正する回路を追加する必要が無いため、チップサイズの低減・低コスト化が可能となるという効果を奏する。

また、オフセット補正を電源投入時などに初期化することで、以後継続的に補正効果を得ることができるため、頻繁なリフレッシュが不要であり、初期化完了後は、連続的なオペアンプの出力を得ることができるという効果を奏する。

本発明のオフセット補正回路は、上記課題を解決するために、前記ラッチ回路でラッチされる前記論理信号が、前記出力電圧とは独立に設定可能であることを特徴としている。

上記の発明によれば、ラッチ回路でラッチされる論理信号がオペアンプの出力電圧とは独立に設定可能であるので、オペアンプの出力電圧をラッチ回路へのラッチ用に設定する回数が少なくて済むという効果を奏する。

本発明のオフセット補正回路は、上記課題を解決するために、前記記憶回路は、前記ラッチ回路と前記制御回路との全体で構成される回路の一部であることを特徴としている。

上記の発明によれば、記憶回路がラッチ回路と制御回路との全体で構成される回路中には記憶機能を持たせやすいので、記憶回路を構成しやすいという効果を奏する。

本発明のオフセット補正回路は、上記課題を解決するために、前記ラッチ回路を複数備え、前記論理信号は前記ラッチ回路の数に等しいビット数で表されるとともに各ビットが前記論理値のいずれかを示し、前記制御回路は、前記論理信号をデジタル−アナログ変換するＤＡ変換回路であることを特徴としている。

上記の発明によれば、論理信号が複数ビットで表され、それを制御回路がデジタル−アナログ変換するので、多種類のオフセットに対して補正を行うことができるという効果を奏する。

本発明のオフセット補正回路は、上記課題を解決するために、前記論理信号は、上位ビットから下位ビットへとバイナリに重み付けされていることを特徴としている。

上記の発明によれば、論理信号を２進数で表すことができ、論理回路での処理が容易になるという効果を奏する。

本発明のオフセット補正回路は、上記課題を解決するために、最上位ビットに対応する前記ラッチ回路から最下位ビットに対応する前記ラッチ回路まで順番に前記出力電圧をラッチし、最上位より下位のビットにおける各ラッチにおいては、より上位のビットに対して確定した前記論理値で前記出力電圧のオフセットを補正した状態で、前記論理値を決定することを特徴としている。

上記の発明によれば、正の向きのオフセットを表す論理値と、負の向きのオフセットを表す論理値とを、上位ビットによるオフセット補正の結果、残ったオフセットで表現することができるという効果を奏する。

本発明のオフセット補正回路は、上記課題を解決するために、前記オペアンプは位相補償用の回路素子を備え、前記回路素子を前記オペアンプを含む前記回路から開放するためのスイッチ素子を備えていることを特徴としている。

上記の発明によれば、オフセット補正の動作中に、スイッチ素子によって位相補償容量をオペアンプから切り離せば、オペアンプの高周波特性が改善され、スルーレートが向上するため、オフセット調整入力の入力信号に対する出力電圧の応答が速くなり、より短時間でオフセット補正を処理することができるという効果を奏する。

本発明のオフセット補正回路は、以上のように、出力から入力へのフィードバックをかけない状態で非反転入力端子と反転入力端子とを短絡した時のオペアンプの出力電圧を、２値の論理信号に変換して記憶し、記憶された前記論理信号を用いて前記出力電圧のオフセットを補正する。

また、本発明のオフセット補正回路は、以上のように、オフセット調整入力端子を備えたオペアンプと、前記オペアンプの非反転入力端子と反転入力端子とを短絡するための第１のスイッチ素子と、逆相入力信号から前記オペアンプの前記反転入力端子を開放するための第２のスイッチ素子と、前記オペアンプの出力電圧を、重み付けされたオフセット補正量で量子化された論理値からなる２値の論理信号とみなしてラッチする１つ以上のラッチ回路と、前記ラッチ回路でラッチされた前記論理信号を記憶する記憶回路と、前記記憶回路に記憶された前記論理信号に対応して前記オペアンプのオフセット補正用信号を生成して前記オフセット調整入力端子に入力する制御回路とを備え、前記出力電圧のオフセットを補正する。

以上により、頻繁なリフレッシュを必要とせず、小さな回路規模でオフセットばらつきを吸収してオフセット補正を行うことのできるオフセット補正回路を実現することができるという効果を奏する。

本発明の一実施形態について図１ないし図５に基づいて説明すると以下の通りである。

図１に、本発明の実施形態に係る第１のオフセット補正回路を備えたオペアンプ回路１の構成を示す。

オペアンプ回路１は、オペアンプ１ａ、オフセット補正回路２、同相入力端子ＩＮ１、逆相入力端子ＩＮ２、および、出力端子ＯＵＴを備えている。なお、オペアンプ１ａの出力電圧のオフセットは、オペアンプ１ａの非反転入力端子と同相入力端子ＩＮ１との間に同相入力信号の入力オフセットを表す電源として挿入された電圧源Ｖｏｆｆで示されている。従って、図ではオペアンプ１ａ自体はオフセットの原因が除去されたものとして示されているが、実際はオペアンプ１ａの内部にオフセットの原因が含まれている。以下では「図上でのオペアンプ１ａ」と断ったときにのみ、電圧源Ｖｏｆｆが上述のように挿入されていることを意味するものとする。

同相入力端子ＩＮ１はオペアンプ１ａの非反転入力端子に同相入力信号を入力するための端子であり、逆相入力端子ＩＮ２はオペアンプ１ａの反転入力端子に逆相入力信号を入力するための端子である。

オペアンプ１ａにはオフセット調整入力端子ＯＲが設けられている。

オフセット補正回路２は、スイッチ素子Ｓ１・Ｓ２、ラッチ回路ＤＬ、制御回路２ａ、ラッチパルス入力端子ＣＫ、および、リセット信号入力端子ＲＥＳＥＴを備えている。

スイッチ素子（第１のスイッチ素子）Ｓ１は、オペアンプ１ａの反転入力端子と非反転入力端子との間を短絡および開放する。図上でのオペアンプ１ａでは、スイッチ素子Ｓ１の非反転入力端子側の一端は、電圧源Ｖｏｆｆの同相入力端子ＩＮ１側の一端に接続されている。スイッチ素子（第２のスイッチ素子）Ｓ２は、オペアンプ１ａの反転入力端子と逆相入力端子ＩＮ２との間を短絡および開放する。

ラッチ回路ＤＬは、オペアンプ１ａの出力電圧をラッチする論理回路であり、スタティックな論理回路で構成される。クロック端子ＣＫに後述するラッチパルスが入力されると、オペアンプ１ａの出力電圧を入力端子Ｄからラッチしてそれに応じた論理値を出力端子Ｑから出力する。制御回路２ａは、ラッチ回路ＤＬから出力された論理値を、アナログ電圧のオフセット補正用信号ｓ１に変換して、オペアンプ１ａのオフセット調整入力端子ＯＲに入力する。

ラッチパルス入力端子ＣＣＫには、ラッチ回路ＤＬのラッチ動作を指示するラッチパルスが入力される。リセットパルス入力端子ＲＲＥＳＥＴには、ラッチ回路ＤＬおよび制御回路２ａを初期化するリセットパルスが入力される。リセットパルス入力端子ＲＲＥＳＥＴは、ラッチ回路ＤＬのリセット入力端子Ｒ、および、制御回路２ａのリセット入力端子ＲＥＳＥＴに接続されている。

図１のオペアンプ回路１において、オフセット補正を行う場合、スイッチ素子Ｓ２を開いてスイッチ素子Ｓ１を閉じることにより、オペアンプ１ａの非反転入力端子と反転入力端子とは、オペアンプ１ａに出力から入力へのフィードバックをかけない状態で短絡される。また、リセットパルス入力端子ＲＲＥＳＥＴにリセットパルスを入力して、ラッチ回路ＤＬおよび制御回路２ａの初期化を行う。このとき、オペアンプ１ａが正のオフセット電圧を持っていれば、オペアンプの開ループ利得が十分大きい場合、オペアンプ１ａの出力電圧は、ほぼ、正の電源電圧近くまで上昇して飽和する。逆に、オペアンプ１ａが負のオフセット電圧を持っていれば、オペアンプ１ａの開ループ利得が十分大きい場合、オペアンプ１ａの出力電圧は、ほぼ、負の電源電圧近くまで下降して飽和する。

この２種類の出力電圧を、２値の論理信号とみなして、“１”および“０”の論理値に対応させ、ラッチパルス入力端子ＣＣＫにラッチパルスを入力することで、ラッチ回路ＤＬにオペアンプ１ａの出力電圧に応じた論理値をラッチする。ラッチ回路ＤＬのＱ出力が制御回路２ａに入力されると、制御回路２ａは、当該Ｑ出力が示す論理値に応じて、オペアンプ１ａの出力電圧のオフセットを減少させる方向に、オフセット補正用信号ｓ１を微調整する。オフセット補正用信号ｓ１がオフセット調整入力端子ＯＲに入力されたオペアンプ１ａは、これによりオフセットが補正された出力電圧を出力端子ＯＵＴに出力する。そして、ラッチパルス入力端子ＣＣＫへのラッチパルス入力と、オフセット補正用信号ｓ１の微調整を必要な回数繰り返すことで、オペアンプ１ａの出力電圧のオフセットをゼロに近づくように補正することができる。この間、上記論理信号の“１”および“０”の論理値が時系列的に制御回路２ａ内に蓄積されていき、オフセット補正用信号ｓ１が徐々に変更されていく。オフセット補正回路２では、制御回路２ａが、２値の論理信号を記憶する記憶回路となっている。

このように、オフセット補正回路２では、２値の論理信号は、重み付けされたオフセット補正量で量子化された論理値からなる。ここでは、オフセットが正の向きにあるときにラッチ回路ＤＬが論理値“１”を出力して、ラッチが何回目であるかに対応する重み付けでオフセットを負の向きに移動させるようにし、オフセットが負の向きにあるときにラッチ回路ＤＬが論理値“０”を出力して、上記重み付けでオフセットを正の向きに移動させるようにしている。この移動量は、ラッチの回数を重ねるにつれて小さくなっていく。

オフセットの補正完了後、スイッチ素子Ｓ１を開いてスイッチ素子Ｓ２を閉じると、オペアンプ１ａは通常の動作状態となる。オフセット補正に用いた論理信号のデータは、ラッチ回路ＤＬ、または、制御回路２ａの内部の、図示されない記憶回路に論理データとして保存され、１回補正を完了した後は、その補正動作状態を維持し続ける。

なお、オペアンプ１ａに出力から入力へのフィードバックをかけない結果、オペアンプ回路１がトランスコンダクタンスアンプとなる場合には、出力端子ＯＵＴを負荷に接続した状態とすることが好ましい。オペアンプ１ａの出力電圧にオフセットがある場合、そのオフセットは出力端子ＯＵＴから出力される電流の値のずれとして現れる。従って、オペアンプ１ａの出力電圧は後段に接続される負荷に流れる電流によって決定される。もし、オペアンプ１ａの出力電圧にオフセットが無い場合に出力段のＰＭＯＳトランジスタとＮＭＯＳトランジスタとに流れる電流が平衡するように設計されているならば負荷側に電流が流れず問題は起こらないが、それ以外の場合には負荷側に電流が流れようとするため、出力端子ＯＵＴを負荷に対して開放していると出力端子ＯＵＴに異常電圧が発生する。

次に、図２に、本発明の実施形態に係る第２のオフセット補正回路を備えたオペアンプ回路１１の構成を示す。

オペアンプ回路１１は、図１のオペアンプ回路１において、オフセット補正回路２がオフセット補正回路１２に置き換わったものである。オフセット補正回路１２は、オフセット補正回路２において、ラッチ回路ＤＬがラッチ回路ＤＬ（ｎ−１）〜ＤＬ０のｎ個のラッチ回路に置き換わり、制御回路２ａがＤＡ変換回路１２ａに置き換わったものである。また、ラッチ回路ＤＬ（ｎ−１）〜ＤＬ０はスタティックな論理回路で構成される。ラッチパルスはラッチ回路ＤＬ（ｎ−１）〜ＤＬ０のそれぞれに設けられたラッチパルス入力端子ＣＣＫ（ｎ−１）〜ＣＣＫ０のそれぞれに個別に入力される。リセットパルスはラッチ回路ＤＬ（ｎ−１）〜ＤＬ０のそれぞれに設けられたリセット入力端子Ｒ…に共通に入力される。

ラッチ回路ＤＬ（ｎ−１）〜ＤＬ０はｎビットのラッチ回路として動作し、それぞれラッチパルスが入力されると、オペアンプ１ａの出力電圧を入力端子Ｄからラッチして、当該出力電圧が正であれば“１”を、負であれば“０”を出力端子Ｑから出力する。ラッチ回路ＤＬ（ｎ−１）〜ＤＬ０の出力信号Ｄｎ−１〜Ｄ０は、Ｄｎ−１を最上位ビット、Ｄ０を最下位ビットとしてバイナリに重み付けされた論理値である。出力信号Ｄｎ−１〜Ｄ０は、当該論理値からなる２値の論理信号としてＤＡ変換回路１２ａに入力される。

このように、オフセット補正回路１２では、２値の論理信号は、重み付けされたオフセット補正量で量子化された論理値からなる。ここでは、オフセットを各ビットに対応する重み付けで負の向きに移動させるような補正を行わせて、その結果、残りのオフセットが正の向きであれば論理値“１”を、残りのオフセットが負の向きであれば論理値“０”を各ビットの値とする。なお、オフセットを各ビットに対応する重み付けで正の向きに移動させるような補正を行わせる場合は、その補正の結果、残りのオフセットが負の向きであれば論理値“１”を、残りのオフセットが正の向きであれば論理値“０”を各ビットの値とする。

ＤＡ変換回路（制御回路）１２ａは、デジタルの出力信号Ｄｎ−１〜Ｄ０をデジタル−アナログ変換してアナログ電圧のオフセット補正用信号ｓ２を発生し、オペアンプ１ａのオフセット調整入力端子ＯＲに入力する。オフセット補正用信号ｓ２は、“１”のビットに対してはそのビットの重み付けに対応してオフセットを負の方向に移動させ、“０”のビットに対してはオフセットを移動させないような電圧が、全ビット分加算された電圧となる。

図２のオペアンプ回路１１において、オフセット補正を行う場合、スイッチ素子Ｓ２を開いてスイッチ素子Ｓ１を閉じることにより、オペアンプ１ａに出力から入力へのフィードバックをかけない状態で、オペアンプ１ａの非反転入力端子と反転入力端子とを短絡する。また、リセットパルス入力端子ＲＥＳＥＴからリセットパルスを入力して、ラッチＤＬ（ｎ−１）からＤＬ０の初期化を行って、出力信号Ｄｎ−１〜Ｄ０を全て“０”にリセットする。このとき、ＤＡ変換回路１２ａは、ｎビットの２進数“００…０”に対応するオフセット補正用信号ｓ２を出力し、オフセット調整入力端子ＯＲに与える。ここで、ＤＡ変換回路１２ａは、“００…０”の入力信号に対して、オペアンプ１ａの出力電圧が最も強い正のオフセットを持つように構成されているものとする。このとき、オペアンプ１ａの出力電圧は、正の電源電圧まで上昇して飽和する。

次に、ラッチパルス入力端子ＣＣＫ（ｎ−１）にラッチパルスを入力し、オペアンプ１ａの出力電圧をラッチ回路ＤＬ（ｎ−１）でラッチする。オペアンプ１ａの出力電圧は正に飽和しているため、ラッチ回路ＤＬ（ｎ−１）は“１”を出力し、ＤＡ変換回路１２ａの入力信号は“１０…０”に変化する。ＤＡ変換回路１２ａの出力信号であるオフセット補正用信号ｓ２は、最上位ビットが１になったために、オペアンプ１ａの出力電圧のオフセットを最上位ビット相当分だけ負に移動させるように変化する。このとき、いまだオペアンプ１ａの出力電圧のオフセットが正の状態であれば、当該出力電圧は正の電源電圧まで上昇して飽和しており、オペアンプ１ａのオフセットが負に変化していれば、出力電圧は負の電源電圧まで下降して飽和する。

続いて、再度、ラッチパルス入力端子ＣＣＫ（ｎ−１）にラッチパルスを入力し、オペアンプ１ａの出力電圧をもう一度ラッチ回路ＤＬ（ｎ−１）でラッチすると、今度はオペアンプ１ａの出力電圧のオフセットの符号に応じて、“１”または“０”のいずれかの論理値がＤＬ（ｎ−１）としてＤＡ変換回路１２ａに取り込まれる。以上で、最上位ビットＤｎ−１は、オペアンプ１ａの出力電圧のオフセットが負にならない最大の値に決定される。すなわち、ＤＡ変換回路１２ａの入力信号が“１０…０”であってもオフセットが正のままなら、Ｄｎ−１は“１”に決定され、ＤＡ変換回路１２ａの入力信号は“１０…０”となる。もし、ＤＡ変換回路１２ａの入力信号が“１０…０”のときにオフセットが負になっていれば、Ｄｎ−１は“０”に決定され、ＤＡ変換回路１２ａの入力信号は、“００…０”に戻る。

さらに、ラッチパルス入力端子ＣＫ（ｎ−２）に同様に２回のパルスを与えることで、Ｄｎ−２の補正値を決定でき、以降、上位ビットから下位ビットに向けて、順次ラッチの保持データを決定していくことで、オペアンプ１２ａの出力電圧のオフセットは、負にならない範囲で、限りなく０の状態に近づいていく。

最下位ビットＤ０の値が決定した後、スイッチ素子Ｓ１を開いてスイッチ素子Ｓ２を閉じると、オペアンプ１ａは通常の動作状態となる。オフセット補正のデータは、ラッチ回路ＤＬ（ｎ−１）〜ＤＬ０にｎビットのバイナリデータとして保存され、１回補正を完了した後は、その状態を維持し続ける。オフセット補正回路１２では、ラッチ回路ＤＬ（ｎ−１〜ＤＬ０が２値の論理信号を記憶する記憶回路となっている。

なお、上記の構成では、ＤＡ変換回路１２ａが“００…０”の入力信号に対して、オペアンプ１ａの出力電圧が最も強い正のオフセットを持つように構成されているものとしたが、これに限らず、ＤＡ変換回路１２ａが“００…０”の入力信号に対して、オペアンプ１ａの出力電圧が最も強い負のオフセットを持つように構成されていても構わない。この場合、ラッチ回路ＤＬ（ｎ−１）〜ＤＬ０のそれぞれは、オペアンプ１ａの出力電圧が負のオフセットを有している場合には“１”を出力してＤＡ変換回路１２ａが対応するビットに対してオフセットを正の方向に移動させる電圧を割り当てるとともに、オペアンプ１ａの出力電圧が正のオフセットを有している場合には“０”を出力してＤＡ変換回路１２ａが対応するビットに対してオフセットを移動させないような電圧を割り当てればよい。また、上記“１”と“０”とは互いに論理が区別されればよいので、相互に入れ替えが可能である。

次に、図３に、本発明の実施形態に係る第３のオフセット補正回路を備えたオペアンプ回路２１の構成を示す。

オペアンプ回路２１は、図２のオペアンプ回路１１において、オペアンプ１ａを用いたボルテージフォロワとして構成された回路であり、さらに、オフセット補正回路１２がオフセット補正回路２２に置き換わったものである。オフセット補正回路２２は、オフセット補正回路１２において、ラッチ回路ＤＬ（ｎ−１）〜ＤＬ０がラッチ回路ＤＬＬ４〜ＤＬＬ０に置き換わり、ＤＡ変換回路１２ａがＤＡ変換回路２２ａに置き換わったものである。また、ラッチ回路ＤＤＬ４〜ＤＤＬ０はスタティックな論理回路で構成される。

また、スイッチ素子Ｓ１のＯＮ／ＯＦＦを制御する信号を信号ＮＵＬＬ、スイッチ素子Ｓ２のＯＮ／ＯＦＦを制御する信号を信号ＮＵＬＬの反転信号である信号／ＮＵＬＬ（ヌルバー）とする。

ラッチ回路ＤＤＬｋ（ｋ＝１，２，３，４）は、セット入力端子ＳＥＴｋにセット信号が入力されると、出力データＤｋとしてＨｉｇｈレベルの電圧（論理値“１”）を、出力データ／Ｄｋ（Ｄｋバー）としてＬｏｗレベルの電圧（論理値“０”）を出力する。また、ラッチ回路ＤＤＬｋは、リセット入力端子ＲＳＴｋにリセット信号が入力されると、オペアンプ１ａの出力電圧をラッチし、その電圧を“１”か“０”かの論理値と見なして“１”の場合はＨｉｇｈレベルの電圧を、“０”の場合はＬｏｗレベルの電圧を、それぞれ出力データＤｋとして出力する。また、同時に、出力データＤｋの論理値を反転させた論理値を出力データ／Ｄｋ（Ｄｋバー）として出力する。また、ラッチ回路ＤＤＬｋは、ラッチ回路ＤＤＬｋの全てに共通のリセット入力端子ＲＳＴＡＬＬからリセット信号が入力されると、一斉に、出力データＤｋとしてＬｏｗレベルの電圧を、出力データ／Ｄｋ（Ｄｋバー）としてＨｉｇｈレベルの電圧を出力する。ラッチ回路ＤＤＬｋに一旦、セット信号が入力されると、リセット入力端子ＲＳＴｋあるいはリセット入力端子ＲＳＴＡＬＬからリセット信号が入力されるまで、出力データＤｋはＨｉｇｈレベルの電圧を、出力データ／Ｄｋ（Ｄｋバー）はＬｏｗレベルの電圧を保持する。また、リセット入力端子ＲＳＴＡＬＬからラッチ回路ＤＤＬｋに一旦、リセット信号が入力されると、セット信号が入力されるまで、出力データＤｋはＬｏｗレベルの電圧を、出力データ／Ｄｋ（Ｄｋバー）はＨｉｇｈレベルの電圧を保持する。

ＤＡ変換回路（制御回路）２２ａは、ラッチ回路ＤＤＬ３〜ＤＤＬ０から入力される出力データＤ３〜Ｄ０および出力データ／Ｄ３〜／Ｄ０に基づいて、オペアンプ１ａのオフセット調整入力端子ＯＲに入力するオフセット補正用信号ＶＣＡＬのアナログ電圧レベルを選択して出力するＤＡ変換回路である。ラッチ回路ＤＤＬ３〜ＤＤＬ０の出力データＤ３〜Ｄ０の４ビットでは１６通りのアナログ電圧レベルを表すことができるので、オフセット補正用信号ＶＣＡＬとして電圧ＶＣＡＬ０〜ＶＣＡＬ１５が用意されている。ここでは、ＶＣＡＬ０、ＶＣＡＬ１、…、ＶＣＡＬ１５の順序で電圧レベルが大きいものとする。また、出力データＤ３が最上位ビットで、出力データＤ２、出力データＤ１の順に下位ビットとなり、出力データＤ０が最下位ビットであるとする。

ＤＡ変換回路２２ａはツリー状に配置された多数のスイッチ素子を備えており、これらのスイッチ素子は、出力データＤ３〜Ｄ０および出力データ／Ｄ３〜／Ｄ０により、当該出力データに対応した電圧ＶＣＡＬ０〜ＶＣＡＬ１５のいずれか一つがオフセット調整入力端子ＯＲに入力されるような経路を構成するようにＯＮ／ＯＦＦされる。各スイッチ素子は入力される出力データがＨｉｇｈレベルの電圧であるときにＯＮ状態となり、Ｌｏｗレベルの電圧であるときにＯＦＦ状態となる。そして、出力データＤ３〜Ｄ０の４ビットで表される２進数が大きい順に、ＶＣＡＬ０、ＶＣＡＬ１、…、ＶＣＡＬ１５の順でオフセット補正用信号ＶＣＡＬがオフセット調整入力端子ＯＲに入力される。ＶＣＡＬ０、ＶＣＡＬ１、…、ＶＣＡＬ１５の順で、オフセットを正の方向に移動させる作用が強い。

図４に、図３のオペアンプ回路２１の動作をタイミングチャートで示す。オペアンプ回路２１は、図２のオペアンプ回路１２において１ビットの値を決定するのに２度ラッチパルスＣＣＫを入力する代わりに、セット信号とリセット信号とを分けて別々に１回ずつパルスを入力する点を除けば、同じ動作を行う。つまり、オペアンプ回路２１においては、ラッチ回路ＤＤＬｋでラッチされる論理信号は、セット入力端子ＳＥＴｋおよびリセット端子ＲＳＴＡＬＬが備えられていることにより、オペアンプ１ａの出力電圧とは独立に設定可能である。

図４に示すように、まず、信号ＮＵＬＬをＨｉｇｈレベルの電圧、信号／ＮＵＬＬをＬｏｗレベルの電圧とすることにより、スイッチ素子Ｓ１を閉じてスイッチ素子Ｓ２を開く。これにより、オペアンプ１ａに出力から入力へのフィードバックをかけない状態で、オペアンプ１ａの非反転入力端子と反転入力端子とを短絡する。そして、ラッチ回路ＤＤＬ３〜ＤＤｌ０にリセット入力端子ＲＳＴＡＬＬからリセット信号としてＨｉｇｈレベルの電圧を入力することにより、出力データＤ３〜Ｄ０をＨｉｇｈレベルの電圧、出力データ／Ｄ３〜／Ｄ０をＬｏｗレベルの電圧とする。これにより、オフセット補正用信号号ＶＣＡＬとして電圧ＶＣＡＬ０を選択する。電圧ＶＣＡＬ０でオペアンプ１ａの出力電圧のオフセットを補正すると、図４に「オペアンプのオフセットの状態例」で示したように、出力電圧には正の向きに最も強いオフセットが表われる。このとき、出力電圧は図４に「ＯＵＴ出力の状態例」で示したように、正の向きに飽和する。

続いて、ラッチ回路ＤＤＬ３にセット入力端子ＳＥＴ３からセット信号としてＨｉｇｈレベルの電圧を入力することにより、出力データＤ３〜Ｄ０で表される４ビットを“１０００”とする。これにより、オフセット補正用信号ＶＣＡＬとして電圧ＶＣＡＬ８が選択される。電圧ＶＣＡＬ８がオフセット調整入力端子ＯＲに入力されると、オペアンプ１ａの出力電圧のオフセットは負の向きに移動する。この場合に出力電圧に残っているオフセットは図４の「オペアンプのオフセットの状態例」で示されているように正の向きであって、出力電圧は「ＯＵＴ出力の状態例」に示すように依然飽和しているが、このオフセットが正負いずれの向きに残っているかを確認するため、次いで、ラッチ回路ＤＤＬ３にリセット入力端子ＲＳＴ３からリセット信号としてオペアンプ１ａの出力電圧を入力する。このとき、図４の「ＯＵＴ出力の状態例」に示すように出力電圧が正の向きに飽和していれば、ラッチ回路ＤＤＬ３の出力データＤ３は“１”となるので、出力データＤ３（Ｂｉｔ３）を“１”に決定して保持する。このとき、オペアンプ１ａの出力電圧は、“１０００”に対応する電圧ＶＣＡＬ８のオフセット補正用信号ＶＣＡＬで補正された値のままである。

なお、ラッチ回路ＤＤＬ３にリセット入力端子ＲＳＴ３からリセット信号としてオペアンプ１ａの出力電圧を入力したときに、出力電圧が負の向きに飽和していれば、ラッチ回路ＤＤＬ３の出力データＤ３は“０”となるので、出力データＤ３（Ｂｉｔ３）を“０”に決定して保持する。このとき、オペアンプ１ａの出力電圧は、“００００”に対応する電圧ＶＣＡＬ０のオフセット補正用信号ＶＣＡＬで補正された値に戻る。

次に、ラッチ回路ＤＤＬ２にセット入力端子ＳＥＴ２からセット信号としてＨｉｇｈレベルの電圧を入力することにより、出力データＤ３〜Ｄ０で表される４ビットを“１１００”とする。これにより、オフセット補正用信号ＶＣＡＬとして電圧ＶＣＡＬ１２が選択される。電圧ＶＣＡＬ１２がオフセット調整入力端子ＯＲに入力されると、オペアンプ１ａの出力電圧のオフセットは負の向きに移動する。この場合に出力電圧に残っているオフセットは図４の「オペアンプのオフセットの状態例」で示されているように負の向きとなって、出力電圧は「ＯＵＴ出力の状態例」に示すように負の向きに飽和するが、このオフセットが正負いずれの向きに残っているかを確認するため、次いで、ラッチ回路ＤＤＬ２にリセット入力端子ＲＳＴ２からリセット信号としてオペアンプ１ａの出力電圧を入力する。このとき、図４の「ＯＵＴ出力の状態例」に示すように出力電圧が負の向きに飽和していれば、ラッチ回路ＤＤＬ２の出力データＤ２は“０”となるので、出力データＤ２（Ｂｉｔ２）を“０”に決定して保持する。このとき、オペアンプ１ａの出力電圧はオフセット補正用信号ＶＣＡＬは“１０００”に対応する電圧ＶＣＡＬ８に戻る。

なお、ラッチ回路ＤＤＬ２にリセット入力端子ＲＳＴ２からリセット信号としてオペアンプ１ａの出力電圧を入力したときに、出力電圧が正の向きに飽和していれば、ラッチ回路ＤＤＬ２の出力データＤ２は“１”となるので、出力データＤ２（Ｂｉｔ２）を“１”に決定して保持する。このとき、オペアンプ１ａの出力電圧は、“１１００”に対応する電圧ＶＣＡＬ１２のオフセット補正用信号ＶＣＡＬで補正された値のままとなる。

次に、ラッチ回路ＤＤＬ１にセット入力端子ＳＥＴ１からセット信号としてＨｉｇｈレベルの電圧を入力することにより、出力データＤ３〜Ｄ０で表される４ビットを“１０１０”とする。これにより、オフセット補正用信号ＶＣＡＬとして電圧ＶＣＡＬ１０が選択される。電圧ＶＣＡＬ１０がオフセット調整入力端子ＯＲに入力されると、オペアンプ１ａの出力電圧のオフセットは負の向きに移動する。この場合に出力電圧に残っているオフセットは図４の「オペアンプのオフセットの状態例」で示されているように僅かに正の向きであって（図ではほとんどゼロであるが、僅かに正の向きにあるものとする。）、出力電圧は「ＯＵＴ出力の状態例」に示すように飽和から脱出して線形変化する領域にまで低下しているが、このオフセットが正負いずれの向きに残っているかを確認するため、次いで、ラッチ回路ＤＤＬ１にリセット入力端子ＲＳＴ１からリセット信号としてオペアンプ１ａの出力電圧を入力する。このとき、図４の「ＯＵＴ出力の状態例」に示すように出力電圧が正の向きにあれば、ラッチ回路ＤＤＬ１の出力データＤ１は“１”となるので、出力データＤ１（Ｂｉｔ１）を“１”に決定して保持する。このとき、オペアンプ１ａの出力電圧は、“１０１０”に対応する電圧ＶＣＡＬ１０のオフセット補正用信号ＶＣＡＬで補正された値のままである。

なお、ラッチ回路ＤＤＬ１にリセット入力端子ＲＳＴ１からリセット信号としてオペアンプ１ａの出力電圧を入力したときに、出力電圧が負の向きにあれば、ラッチ回路ＤＤＬ１の出力データＤ１は“０”となるので、出力データＤ１（Ｂｉｔ１）を“０”に決定して保持する。このとき、オペアンプ１ａの出力電圧は、“１０００”に対応する電圧ＶＣＡＬ８のオフセット補正用信号ＶＣＡＬで補正された値に戻る。

次に、ラッチ回路ＤＤＬ０にセット入力端子ＳＥＴ０からセット信号としてＨｉｇｈレベルの電圧を入力することにより、出力データＤ３〜Ｄ０で表される４ビットを“１０１１”とする。これにより、オフセット補正用信号ＶＣＡＬとして電圧ＶＣＡＬ１１が選択される。電圧ＶＣＡＬ１１がオフセット調整入力端子ＯＲに入力されると、オペアンプ１ａの出力電圧のオフセットは負の向きに移動する。この場合に出力電圧に残っているオフセットは図４の「オペアンプのオフセットの状態例」で示されているように負の向きとなって、出力電圧は「ＯＵＴ出力の状態例」に示すように負の向きに飽和するが、このオフセットが正負いずれの向きに残っているかを確認するため、次いで、ラッチ回路ＤＤＬ０にリセット入力端子ＲＳＴ０からリセット信号としてオペアンプ１ａの出力電圧を入力する。このとき、図４の「ＯＵＴ出力の状態例」に示すように出力電圧が負の向きに飽和していれば、ラッチ回路ＤＤＬ０の出力データＤ０は“０”となるので、出力データＤ０（Ｂｉｔ０）を“０”に決定して保持する。このとき、オペアンプ１ａの出力電圧はオフセット補正用信号ＶＣＡＬは“１０１０”に対応する電圧ＶＣＡＬ１０に戻る。

なお、ラッチ回路ＤＤＬ０にリセット入力端子ＲＳＴ０からリセット信号としてオペアンプ１ａの出力電圧を入力したときに、出力電圧が正の向きに飽和していれば、ラッチ回路ＤＤＬ０の出力データＤ０は“１”となるので、出力データＤ０（Ｂｉｔ０）を“１”に決定して保持する。このとき、オペアンプ１ａの出力電圧は、“１０１１”に対応する電圧ＶＣＡＬ１１のオフセット補正用信号ＶＣＡＬで補正された値のままとなる。

以上のようにして、４ビットの論理信号が決定される。なお、上述の方法では、ラッチ回路ＤＤＬｋがオペアンプ１ａの出力電圧をリセット入力端子ＲＳＴｋからラッチしたときに、各ビットが“１”であるか“０”であるかの判定は、オペアンプ１ａの出力電圧から各ビットの重み付けに対応する補正分の電圧を差し引いた残りが正であるか負であるかによって行っている。従って、補正分の電圧を差し引いた残りが必ずしも正または負の向きに飽和している必要はない。ただし、オペアンプ１ａの開ループ利得が非常に大きい場合は、出力電圧が入力差動電圧に対して線形変化する領域は非常に狭くなるため、出力電圧は一般に飽和しやすい。なお、２値の論理信号が、重み付けされたオフセット補正量で量子化された論理値からなることは、オフセット補正回路１２の場合と同じである。

ラッチ回路ＤＤＬ３〜ＤＤＬ０に記憶された出力データＤ３〜Ｄ０および出力データ／Ｄ３〜／Ｄ０はその後記憶されたままであり、スイッチ素子Ｓ１を開いてスイッチ素子Ｓ２を閉じることで、オペアンプ回路２１は、オフセット補正がなされた状態でボルテージフォロワとして動作する。

なお、図３のオフセット補正回路２２から、セット入力端子ＳＥＴｋとそのための回路素子とを削除し、図２のオフセット補正回路１２と同一の動作をさせることも可能である。また、図３においては、４ビットの補正データを決定して記憶する場合を示したが、ビット数を変更することが容易であることはいうまでもない。

また、オフセット補正回路２２では、ラッチ回路ＤＤＬ３〜ＤＤＬ０が２値の論理信号を記憶する記憶回路となっているが、これに限らず、記憶回路は、ＤＡ変換回路２２ａにあってもよいし、ラッチ回路ＤＤＬ３〜ＤＤＬ０とＤＡ変換回路２２ａとの両方にあってもよい。つまり、ラッチ回路ＤＤＬ３〜ＤＤＬ０とＤＡ変換回路２２ａとの全体で構成される回路の一部であればよい。

次に、図５に、本実施形態で使用する、オフセット調整機能付きのオペアンプの一例を示す。図５に示すオペアンプは、図１ないし図３に示したオペアンプ１ａとして用いることのできるものであり、フォールディッドカスコードオペアンプと呼ばれる周知の構成のオペアンプである。なお、このオペアンプの回路構成およびオフセット調整入力の構成は、一般的なものの一例に過ぎず、本発明への適用範囲は図５の回路に限られない。

ＮＭＯＳトランジスタＴ１・Ｔ２が差動対トランジスタをなし、ＮＭＯＳトランジスタＴ１のゲートが同相入力端子ＩＮ１（すなわち非反転入力端子）となり、ＮＭＯＳトランジスタＴ２のゲートが逆相入力端子ＩＮ２（すなわち反転入力端子）となる。ＮＭＯＳトランジスタＴ１・Ｔ２のソースとＧＮＤとの間にはＮＭＯＳトランジスタＴ３・Ｔ４が直列に接続されている。ＮＭＯＳトランジスタＴ３のゲートには電圧ＶＢＮ１が入力され、ＮＭＯＳトランジスタＴ４のゲートには電圧ＶＢＮ２が入力される。

ＮＭＯＳトランジスタＴ１のドレインはＰＭＯＳトランジスタＴ５のドレインに接続されており、ＮＭＯＳトランジスタＴ２のドレインはＰＭＯＳトランジスタＴ６のドレインに接続されている。ＰＭＯＳトランジスタＴ５・Ｔ６のソースは電源ＶＣＣに接続されている。ＰＭＯＳトランジスタＴ５のゲートには電圧ＶＢＰ３が入力され、ＰＭＯＳトランジスタＴ６のゲートはオフセット調整入力端子ＯＲとなっている。

ＰＭＯトランジスタＴ５・Ｔ６のドレインとＧＮＤとの間には、ＰＭＯＳトランジスタＴ７・Ｔ８の対、ＰＭＯＳトランジスタＴ９とＮＭＯＳトランジスタＴ１１との並列回路およびＰＭＯＳトランジスタＴ１０とＮＭＯＳトランジスタＴ１２との並列回路の対、および、ＮＭＯＳトランジスタＴ１３・Ｔ１４の対からなるカレントミラー回路がこの順に接続されている。

ＰＭＯＳトランジスタＴ７のソースはＰＭＯＳトランジスタＴ５のドレインに接続されており、ＰＭＯＳトランジスタＴ８のソースはＰＭＯＳトランジスタＴ６のドレインに接続されている。ＰＭＯＳトランジスタＴ７・Ｔ８のゲートには電圧ＶＢＰ４が入力される。ＰＭＯＳトランジスタＴ９のソースおよびＮＭＯＳトランジスタＴ１１のドレインは、ＰＭＯＳトランジスタＴ７のドレインに接続されており、ＰＭＯＳトランジスタＴ１０のソースおよびＮＭＯＳトランジスタＴ１２のドレインは、ＰＭＯＳトランジスタＴ８のドレインと点Ａで接続されている。ＰＭＯＳトランジスタＴ９・Ｔ１０のゲートには電圧ＶＢＰ０が入力され、ＮＭＯＳトランジスタＴ１１・Ｔ１２のゲートには電圧ＶＢＮ０が入力される。ＮＭＯＳトランジスタＴ１３のドレインは、ＰＭＯＳトランジスタＴ９のドレインおよびＮＭＯＳトランジスタＴ１１のソースに接続されており、ＮＭＯＳトランジスタＴ１４のドレインは、ＰＭＯＳトランジスタＴ１０のドレインおよびＮＭＯＳトランジスタＴ１２のソースと点Ｂで接続されている。ＮＭＯＳトランジスタＴ１３のゲートとＮＭＯＳトランジスタＴ１４のゲートとは互いに接続されており、さらにＮＭＯＳトランジスタＴ１３のドレインに接続されている。ＮＭＯＳトランジスタＴ１３・Ｔ１４のソースはＧＮＤに接続されている。

また、このオペアンプの出力段はＰＭＯＳトランジスタＴ１５とＮＭＯＳトランジスタＴ１６とが電源ＶＣＣとＧＮＤとの間に直列に接続されたものである。ＰＭＯＳトランジスタＴ１５のゲートは点Ａに接続されており、ＮＭＯＳトランジスタＴ１６のゲートは点Ｂに接続されている。ＰＭＯＳトランジスタＴ１５のソースは電源ＶＣＣに接続されており、ＮＭＯＳトランジスタＴ１６のソースはＧＮＤに接続されている。ＰＭＯＳトランジスタＴ１５のドレインとＮＭＯＳトランジスタＴ１６のドレインとは互いに接続されており、この点はオペアンプの出力端子ＯＵＴとなっている。

また、このオペアンプには、点Ａと点Ｂとの間に、発振を防止するための位相補償容量Ｃが、点Ａと出力端子ＯＵＴとの間と、点Ｂと出力端子ＯＵＴとの間との２箇所に接続されている。そして、点Ａと出力端子ＯＵＴとの間の位相補償容量Ｃと点Ａとの間には、スイッチ素子Ｓ３が挿入されており、点Ｂと出力端子ＯＵＴとの間の位相補償容量Ｃと点Ｂとの間には、スイッチ素子Ｓ４が挿入されている。

これらのスイッチ素子Ｓ３・Ｓ４は、図１から図３で説明したオフセット補正の動作中に、位相補償容量Ｃをオペアンプから切り離すように操作される。位相補償容量Ｃが切り離されることで、オペアンプの高周波特性が改善され、スルーレートが向上するため、オフセット調整入力の入力信号に対する出力電圧の応答が速くなり、より短時間でオフセット補正のタイミングチャートを処理することができるようになる。この応答の高速化は、図２または図３において、オフセットの残り電圧が小さくなる下位ビットの補正の場合に、特に大きな効果が得られる。

以上に述べたように、本実施形態に係るオフセット補正回路２・１２・２２によれば、オペアンプ１ａの出力電圧のオフセットを２値の論理信号に変換して記憶し、記憶された論理信号を用いて出力電圧のオフセットを補正するので、アナログ電圧を記憶するときのような大きな容量や頻繁なリフレッシュを必要としない。また、個々のオフセットに対応したオフセット補正を行うことができるので、オフセットのランダムばらつきを低減することができ、ことさらに大きな素子サイズでの設計や、ＬＳＩのマスクレイアウト設計上の特別な配慮を必要とせず、チップサイズの低減・低コスト化が可能となる。

以上により、頻繁なリフレッシュを必要とせず、小さな回路規模でオフセットばらつきを吸収してオフセット補正を行うことのできるオフセット補正回路を実現することができる。

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明はオペアンプを用いる回路一般に適用できる。

本発明の実施形態を示すものであり、第１のオフセット補正回路を備えたオペアンプ回路の要部構成を示す回路ブロック図である。 本発明の実施形態を示すものであり、第２のオフセット補正回路を備えたオペアンプ回路の要部構成を示す回路ブロック図である。 本発明の実施形態を示すものであり、第３のオフセット補正回路を備えたオペアンプ回路の要部構成を示す回路ブロック図である。 図３のオペアンプ回路のオフセット補正動作を説明する信号のタイミングチャートである。 オフセット調整機能付きのオペアンプの構成例を示す回路図である。 第１の従来技術を示すものであり、オフセット補正回路を備えたオペアンプ回路の要部構成を示す回路ブロック図である。 第２の従来技術を示すものであり、オフセット補正回路を備えたオペアンプの構成を示す回路図である。 図７のオペアンプを備えたオペアンプ回路の要部構成を示す回路ブロック図である。 ＴＦＴ−ＬＣＤモジュールの構成を示すブロック図である。 図９のＴＦＴ−ＬＣＤモジュールに備えられるソースドライバ回路の構成を示すブロック図である。 図１０のソースドライバ回路の各ソース信号線に対応するブロックの構成を示すブロック図である。

符号の説明

１、１１、２１ オペアンプ回路
１ａ オペアンプ
２、１２、２２ オフセット補正回路
２ａ 制御回路
１２ａ、２２ａ ＤＡ変換回路（制御回路）
Ｓ１、Ｓ２ スイッチ素子
ＤＬ、ＤＬ（ｎ−１）〜ＤＬ０、ＤＤＬ３〜ＤＤＬ０
ラッチ回路

Claims (9)

1. 出力から入力へのフィードバックをかけない状態で非反転入力端子と反転入力端子とを短絡した時のオペアンプの出力電圧を、２値の論理信号に変換して記憶し、記憶された前記論理信号は、ＤＡ変換回路によりデジタル−アナログ変換され、前記論理信号を用いて前記出力電圧のオフセットを補正することを特徴とするオフセット補正回路。
2. 前記論理信号は、重み付けされたオフセット補正量で量子化された論理値からなることを特徴とする請求項１に記載のオフセット補正回路。
3. オフセット調整入力端子を備えたオペアンプと、
   前記オペアンプの非反転入力端子と反転入力端子とを短絡するための第１のスイッチ素子と、
   逆相入力信号から前記オペアンプの前記反転入力端子を開放するための第２のスイッチ素子と、
   前記オペアンプの出力電圧を、重み付けされたオフセット補正量で量子化された論理値からなる２値の論理信号とみなしてラッチする１つ以上のラッチ回路と、
   前記ラッチ回路でラッチされた前記論理信号を記憶する記憶回路と、
   前記記憶回路に記憶された前記論理信号に対応して前記オペアンプのオフセット補正用信号を生成して前記オフセット調整入力端子に入力する制御回路とを備え、
   前記出力電圧のオフセットを補正し、
   前記ラッチ回路を複数備え、
   前記論理信号は前記ラッチ回路の数に等しいビット数で表されるとともに各ビットが前記論理値のいずれかを示し、
   前記制御回路は、前記論理信号をデジタル−アナログ変換するＤＡ変換回路であることを特徴とするオペアンプ回路。
4. 前記ラッチ回路はスタティックな論理回路で構成されることを特徴とする請求項３に記載のオペアンプ回路。
5. 前記ラッチ回路でラッチされる前記論理信号が、前記出力電圧とは独立に設定可能であることを特徴とする請求項３に記載のオペアンプ回路。
6. 前記記憶回路は、前記ラッチ回路と前記制御回路との全体で構成される回路の一部であることを特徴とする請求項３に記載のオペアンプ回路。
7. 前記論理信号は、上位ビットから下位ビットへとバイナリに重み付けされていることを特徴とする請求項３に記載のオペアンプ回路。
8. 最上位ビットに対応する前記ラッチ回路から最下位ビットに対応する前記ラッチ回路まで順番に前記出力電圧をラッチし、
   最上位より下位のビットにおける各ラッチにおいては、より上位のビットに対して確定した前記論理値で前記出力電圧のオフセットを補正した状態で、前記論理値を決定することを特徴とする請求項７に記載のオペアンプ回路。
9. 前記オペアンプは位相補償用の回路素子を備え、前記回路素子を前記オペアンプを含む前記回路から開放するためのスイッチ素子を備えていることを特徴とする請求項１または８に記載のオペアンプ回路。

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