KR100698332B1 - 이득제어 증폭기 - Google Patents

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Abstract

본 발명은 이득제어 증폭기에 관한 것이다. 본 발명에 따른 이득제어 증폭기는 입력전압 및 DC기준전압이 인가되면, 입력전압의 교류성분을 DC기준전압을 중심으로 소정 전압이득으로 비반전 증폭한 후, 출력하는 비반전 증폭부 및, 적어도 두 개의 OP 앰프를 이용하여, 비반전 증폭부의 출력전압에 포함된 DC 오프셋 성분을 제거하기 위한 오프셋 보상전압을 출력하는 오프셋 보상부를 포함한다. 또한, 비반전 증폭부는 외부로부터 입력된 디지털제어신호에 따라 전압이득을 가변시키기 위한 사다리형 저항부를 포함한다. 이에 의해, 이득제어 증폭기의 출력전압에 포함되는 DC오프셋 성분을 완전히 제거할 수 있으며, N비트의 디지털제어신호를 이용하여 전압이득을 2N단계로 나누어 제어하는 경우 종래와 달리 N-to-2N디코더가 필요하지 않고 궤환저항의 측면에서도 필요한 저항의 수를 2N개에서 2N개로 대폭 감소시킬 수 있다.
이득제어, 증폭기, OP 앰프, 오프셋, 보상

Description

이득제어 증폭기{Gain Control Amplifier}
도 1은 종래의 이득제어 증폭기의 일예를 나타내는 회로도,
도 2a 내지 도 2c는 도 1의 제1 반전증폭부에서 입력전압과 출력전압의 관계를 나타내는 도면,
도 3은 도 1의 제1 반전증폭부의 출력전압의 DC레벨들을 나타내는 도면,
도 4는 도 3의 제1 반전증폭부에 OP 앰프가 전압폴로워 형태로 삽입되어 DC오프셋 성분의 영향이 개선된 이득제어 증폭기의 회로도,
도 5a 및 도 5b는 도 4의 제1 반전증폭부와 제2 반전증폭부의 출력전압의 DC레벨들을 각각 나타내는 도면,
도 6은 일반적인 차동증폭기의 입출력 관계를 설명하기 위한 회로도,
도 7은 본 발명의 제1 실시예에 따른 이득제어 증폭기의 회로도,
도 8은 본 발명의 제1 실시예에 따른 이득제어 증폭기에서 사다리형 저항부를 통해 전압이득이 가변되는 것을 설명하기 위해 제공되는 도면,
도 9는 도 7의 오프셋 보상부를 보다 상세히 나타낸 회로도,
도 10은 본 발명의 제1 실시예에 따른 이득제어 증폭기의 입력전압과 출력전압의 관계를 나타내는 도면,
도 11은 본 발명의 제2 실시예에 따른 이득제어 증폭기의 회로도,
도 12는 도 11의 오프셋 보상부를 보다 상세히 나타낸 회로도, 그리고,
도 13은 본 발명의 제2 실시예에 따른 이득제어 증폭기의 입력전압과 출력전압의 관계를 나타내는 도면이다.
* 도면의 주요 부분에 대한 간단한 설명 *
700, 800: 이득제어 증폭기 710: 비반전 증폭부
810: 반전 증폭부 720, 920: 오프셋 보상부
712, 912: 사다리형 저항부
본 발명은 이득제어 증폭기에 관한 것으로, 더욱 상세하게는 DC오프셋 성분이 제거된 전압을 출력하는 이득제어 증폭기에 관한 것이다.
일반적으로, 이득제어 증폭기에 사용되는 연산증폭기(이하, 'OP 앰프'라 함)에는 제조 공정상의 부정합 등의 이유로 인한 입력오프셋 전압이 존재하기 때문에 이득제어 증폭기의 출력전압에 원하지 않는 DC오프셋 성분이 포함되게 된다. 따라서, 사용자가 원하는 출력전압을 얻기 위해서는 이에 대한 보상이 필요하게 된다.
도 1은 종래의 이득제어 증폭기(Gain Controll Amplifier)의 일예를 나타내는 회로도이다.
도 1을 참조하면, 종래의 이득제어 증폭기(100)는 제1 반전증폭부(110)와 제2 반전증폭부(120)를 포함한다. 제1 반전증폭부(110)는 OP 앰프(111)의 비반전단자 와 출력단자 사이에 복수의 궤환 저항들(2R, 4R, 6R, 8R)이 병렬로 연결되고, 복수의 스위치들(S0, S1, S2, S3)이 각각 궤환 저항들(2R, 4R, 6R, 8R)과 직렬로 연결되는 구조를 가진다. 복수의 스위치들(S0, S1, S2, S3)은 2-to-4디코더(미도시)를 통해 입력된 2비트의 디지털제어신호에 따라 하나만 온되고 나머지는 오프됨으로써 궤환 저항들(2R, 4R, 6R, 8R)중 하나만이 선택적으로 OP 앰프(111)의 비반전단자와 출력단자 사이를 연결하도록 한다. 이에 의해, 제1 반전증폭부(110)는 DC기준전압(Vcnt)을 중심으로 입력신호(Vi)의 교류성분이 2, 4, 6 및 8 중 하나의 전압이득으로 반전 증폭된 전압(Vo1)을 출력하게 된다.
이후, 제1 반전증폭부(110)에서 출력된 전압(Vo1)이 제2 반전증폭부(120)의 OP 앰프(121)의 반전단자에 인가되고, DC기준전압(Vcnt)이 비반전단자에 인가되면, 전압(Vo1)을 인가 받아 OP 앰프(121)의 반전단자에 인가 하는 저항(Rinv)의 저항값과 OP 앰프(121)의 반전단자와 출력단자를 연결하는 저항(Rinv)의 저항값이 동일하므로, 전압(Vo1)을 전압이득 없이 재반전하여 출력하게 된다. 최종적으로 이득제어 증폭기(100)는 DC기준전압(Vcnt)을 중심으로 입력신호(Vi)의 교류성분이 2, 4, 6 및 8 중 하나의 전압이득으로 비반전 증폭된 전압(Vo2)을 출력하게 된다. OP 앰프(111, 121)의 비반전단자에 연결된 전압전원(Vos)의 표시는 각 OP 앰프(111, 121)의 입력오프셋 전압을 의미하며, 이하 각 OP 앰프의 비반전 단자에 연결된 전압전원(Vos)은 모두 OP 앰프들의 입력오프셋 전압을 의미한다. 여기서, 동일 칩내에서 근접하는 OP 앰프들의 오프셋은 거의 유사한 특성을 가지므로 크기가 같은 것으로 가정한다.
도 2a내지 도 2c는 DC기준전압(Vcnt)이 1.65V이고, 입력오프셋 전압(Vos)이 20mV/0mV/-20mV인 경우에 제1 반전증폭부(110)에서 입력전압(Vi)과 출력전압(Vo1)의 관계를 나타낸다. 여기서, 굵은 실선은 입력전압(Vi)을 나타내며, 가는 실선들은 입력전압(Vi)의 교류성분이 각각 2, 4, 6, 8의 전압이득로 반전 증폭된 출력전압(Vo1)을 나타낸다. OP 앰프(111, 121)의 입력오프셋 전압(Vos)이 0mV인 경우에는 도 2b와 같이 출력전압(Vo1)에 DC오프셋 성분이 포함되지 않으나, 입력오프셋 전압(Vos)이 20mV이거나 -20mV인 경우에는 도 2a 및 도 2c와 같이 출력전압(Vo1)에 원하지 않는 DC오프셋 성분이 포함됨을 알 수 있다.
도 3은 도 1의 제1 반전증폭부의 출력전압의 DC레벨들을 나타내는 도면이다.
도 3에서 가로축은 전압이득을 나타내고, 세로축은 출력전압의 DC레벨을 나타낸다. 입력오프셋 전압(Vos)이 0mV인 경우 출력전압(Vo1)의 DC레벨이 DC기준전압인 1.65V로 유지되지만, 입력오프셋 전압(Vos)이 20mV인 경우에는 출력전압(Vo1)의 DC레벨이 전압이득의 증가에 따라 점점 커지고, 입력오프셋 전압(Vos)이 -20mV인 경우에는 출력전압(Vo1)의 DC레벨이 전압이득의 증가에 따라 점점 작아지는 것을 볼 수 있다. 즉, 전압이득의 증가에 따라 출력전압에 원하지 않는 DC오프셋 성분의 영향이 커지는 것을 알 수 있다.
도 4는 도 3의 제1 반전증폭부에 OP 앰프(112)가 전압폴로워(Voltage Follower)형태로 삽입되어 DC오프셋 성분의 영향이 개선된 이득제어 증폭기의 회로도이다. OP 앰프(112)를 도 4와 같이 전압폴로워 형태로 삽입하면, OP 앰프(112)의 입력오프셋 전압(Vos)과 OP 앰프(111)의 입력오프셋 전압(Vos)이 서로 상쇄되어 출 력전압(Vo1)에서 DC오프셋 성분이 제거된다.
도 5a 및 도 5b는 도 4의 제1 반전증폭부와 제2 반전증폭부의 출력전압의 DC레벨들을 각각 나타내는 도면이다. 도 5a 및 도 5b에서 가로축은 전압이득을 나타내고, 세로축은 출력전압의 DC레벨을 나타낸다.
도 5a는 전압폴로워 형태로 삽입된 OP 앰프(112)에 의해 제1 반전증폭부(110)의 출력전압(Vo1)의 DC레벨이 1.65V로 DC오프셋 성분이 포함되지 않음을 나타낸다. 그러나, 제2 반전증폭부(120)의 출력(Vo2)에는 여전히 원하지 않는 DC오프셋 성분이 포함되는 것을 볼 수 있다.
따라서, 종래의 이득제어 증폭기는 DC오프셋 성분이 완전히 제거되지 않는 문제점이 있으며, 제2 반전증폭부(120)에서의 DC오프셋 성분을 제거하기 위해서는 OP 앰프를 추가로 전압폴로워 형태로 사용해야 하므로 칩의 면적이 증가하고, 소모전력이 커지게 되는 문제점이 있다.
또한, 종래의 이득제어 증폭기는 N비트의 디지털제어신호를 이용하여 전압이득을 2N단계로 나누어 제어할 경우 N-to-2N 디코더가 필요하게 되고, 필요한 궤환저항의 수도 2N개로 대폭적으로 증가하는 문제점이 있다.
따라서, 본 발명의 목적은 출력전압에서 DC오프셋 성분을 제거하고, 디코더 없이 디지털 제어신호에 따라 전압이득을 가변 제어할 수 있는 이득제어 증폭기를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 이득제어 증폭기는, 입력전압 및 DC기준전압이 인가되면, 상기 입력전압의 교류성분을 상기 DC기준전압을 중심으로 소정 전압이득으로 비반전 증폭한 후, 출력하는 비반전 증폭부 및, 적어도 두 개의 OP 앰프를 이용하여, 상기 비반전 증폭부의 출력전압에 포함된 DC 오프셋 성분을 제거하기 위한 오프셋 보상전압을 출력하는 오프셋 보상부를 포함한다.
여기서, 상기 비반전 증폭부는, 외부로부터 입력된 디지털제어신호에 따라 상기 전압이득을 가변시키는 사다리형 저항부 및, 소정의 제1 OP 앰프를 구비하고, 상기 사다리형 저항부에서 출력된 전압을 반전단자로 인가받고, 상기 입력전압과 상기 오프셋 보상전압을 비반전단자로 인가받는 제1 OP 앰프단을 포함하는 것이 바람직하다.
여기서, 상기 사다리형 저항부는, 일단에 상기 DC기준전압이 인가되는 제2 저항과, 상기 제2 저항의 타단과 상기 제1 OP 앰프의 반전단자의 사이에 직렬로 연결되는 복수의 직렬저항들과, 일단이 상기 복수의 직렬저항들과 R-2R 사다리 구조로 연결되는 복수의 병렬저항들 및, 상기 디지털제어신호에 따라 상기 입력전압 및 상기 DC기준전압 중 하나를 상기 복수의 병렬저항들의 타단에 각각 선택적으로 인가하는 복수의 스위치를 포함하는 것이 바람직하다.
여기서, 상기 오프셋 보상부는, 소정의 제2 OP 앰프를 구비하며, 상기 DC기준전압이 인가되면 상기 DC기준전압에 상기 제2 OP 앰프의 DC 오프셋 성분이 소정 크기로 증폭된 전압을 가산한 크기의 전압을 출력하는 제2 OP 앰프단 및, 소정의 제3 OP 앰프를 구비하며, 상기 제2 OP 앰프단의 출력전압이 상기 제3 OP 앰프의 반전단자로 인가되고, 상기 DC기준전압이 상기 제3 OP 앰프의 비반전단자로 인가되는 제3 OP 앰프단을 포함하는 것이 바람직하다.
상기 목적을 달성하기 위한 본 발명에 따른 또 다른 이득제어 증폭기는, 입력전압 및 DC기준전압이 인가되면, 상기 입력전압의 교류성분을 상기 DC기준전압을 중심으로 소정 전압이득으로 반전 증폭한 후, 출력하는 반전 증폭부 및, 상기 반전 증폭부의 출력전압을 입력받아 상기 출력전압에 포함된 DC 오프셋 성분을 제거하는 오프셋 보상부를 포함한다.
여기서, 상기 반전 증폭부는, 외부로부터 입력된 디지털제어신호에 따라 상기 전압이득을 가변시키는 사다리형 저항부 및, 소정의 제1 OP 앰프를 구비하고, 상기 사다리형 저항부에서 출력된 전압을 반전단자로 인가받고, 상기 DC기준전압을 비반전단자로 인가받는 제1 OP 앰프단을 포함하는 것이 바람직하다.
여기서, 상기 사다리형 저항부는, 일단에 상기 DC기준전압이 인가되는 제2 저항과, 상기 제2 저항의 타단과 상기 제1 OP 앰프의 반전단자에 직렬로 연결되는 복수의 직렬저항들과 일단이 상기 직렬저항들의 연결노드에 연결되는 복수의 병렬저항들 및, 상기 디지털제어신호에 따라 상기 입력전압 및 상기 DC기준전압 중 하나를 상기 복수의 병렬저항들의 타단에 각각 선택적으로 인가하는 복수의 스위치를 포함하는 것이 바람직하다.
여기서, 상기 오프셋 보상부는, 소정의 제2 OP 앰프를 구비하며, 상기 DC기준전압이 인가되면 상기 DC기준전압에 상기 제2 OP 앰프의 DC 오프셋 성분이 소정 크기로 증폭된 전압을 가산한 크기의 전압을 출력하는 제2 OP 앰프단 및, 소정의 제3 OP 앰프를 구비하며, 상기 제2 OP 앰프단의 출력전압이 상기 제3 OP 앰프의 반전단자로 인가되고, 상기 증폭부의 출력전압과 상기 DC기준전압이 상기 제3 OP 앰프의 비반전단자로 인가되는 제3 OP 앰프단을 포함하는 것이 바람직하다.
먼저 본 발명에 따른 실시예를 설명하기에 앞서, 본 발명에서 다룰 이득제어 증폭기의 입출력 관계에 대한 이해를 돕기 위해 일반적인 차동증폭기의 입출력 관계를 설명하기로 한다.
도 6은 차동증폭기의 입출력 관계를 설명하기 위한 회로도이다.
도 6을 참조하면, 제1 DC기준전압(Vcnt1)이 저항(R1)을 통해 OP 앰프(61)의 반전단자에 입력되고, 입력전압(Vi)이 저항(R2 및 Rf2)에 의해 분배되어 OP 앰프(51)의 비반전단자에 입력되며, 제2 DC기준전압(Vcnt2)이 저항(R1 및 Rf2)에 의해 분배되어 OP 앰프(61) 비반전단자에 입력되고, 저항값의 크기가 Rf1=Rf2=N×R1=N×R2인 경우에 OP 앰프(61)의 출력전압(Vo)은 아래 수식과 같게 된다.
Figure 112005006939297-pat00001
여기서, Vos는 OP 앰프(61)의 입력오프셋 전압을 나타내며, G는 Rf1/R1으로써 입력전압(Vi)과 제1 DC기준전압(Vcnt1)의 차에 대한 전압이득을 의미한다. 일반적으로 궤환저항(Rf1)은 저항(R1)의 4 ~ 10배 정도의 범위에서 사용된다. 따라서, 수학식 1의 출력전압(Vo)은 아래 수학식 2와 같이 근사할 수 있다.
Figure 112005006939297-pat00002
도 7은 본 발명의 제1 실시예에 따른 이득제어 증폭기의 회로도이다.
도 7을 참조하면, 본 발명에 따른 이득제어 증폭기(700)는 비반전 증폭부(710)와 오프셋 보상부(720)를 포함한다. 비반전 증폭부(710)는 입력전압(Vi)과 DC기준전압(Vcnt)을 입력 받아 DC기준전압(Vcnt)을 중심으로 입력전압(Vi)의 교류성분을 소정 전압이득으로 비반전 증폭하여 출력한다. 오프셋 보상부(720)는 비반전 증폭부(710)에서 OP 앰프(711)의 입력오프셋 전압(Vos)에 의해 출력전압(Vo)에 포함되는 DC오프셋 성분을 제거하기 위한 오프셋 보상전압(Voff)을 비반전 증폭부(710)에 인가한다.
비반전 증폭부(710)는 사다리형 저항부(712), OP 앰프(711), 저항(Rf1, R2, Rf2)을 포함한다.
사다리형 저항부(712)는 복수의 직렬저항들(Ra1, Ra2), 복수의 병렬저항들(Rb1, Rb2)과 복수의 스위치들(S0, S1)을 구비한다. 보다 자세히는, 직렬저항들(Ra1, Ra2)은 OP 앰프(711)의 반전단자와 DC기준전압(Vcnt)입력단 사이에 직렬로 연결된다. 병렬저항들(Rb1, Rb2)의 일단은 직렬저항들(Ra1, Ra2)과 R-2R 사다리형 구조를 가지도록 연결되며, 타단은 복수의 스위치들(S0, S1)들과 연결된다. 저항들(Ra2, Rb1, Rb2)은 저항값이 저항(Ra1)의 저항값에 2배가 되도록 설정된다.
스위치들(S0, S1)은 외부로부터 입력되는 디지털제어신호에 따라 입력전압(Vi)과 DC기준전압(Vcnt)을 저항들(Rb1, Rb2)에 선택적으로 입력함으로써 비반전 증폭부(710)에서 입력전압(Vi)의 교류성분에 대한 전압이득(G)을 가변시킨다. 여기서, 스위치(S1)는 디지털제어신호의 최상위 비트(MSB)에 대응하고, 스위치(S0)는 디지털제어신호의 최하위 비트(LSB)에 대응하며, 디지털제어신호의 대응되는 비트가 '1'인 경우에는 DC기준전압(Vcnt)을 병렬저항들(Rb1, Rb2)에 인가하고, 입력된 디지털제어신호가 '0'인 경우에는 입력전압(Vi)을 병렬저항들(Rb1, Rb2)에 선택적으로 인가한다.
예를 들어, 입력된 디지털제어신호가 10이면, 스위치(S1)은 병렬저항(Rb1)에 DC기준전압(Vcnt)을 인가하고, 스위치(S0)은 병렬저항(Rb2)에 입력전압(Vi)을 인가한다. 외부로부터 입력되는 디지털제어신호에 따라 가변되는 전압이득(G)에 대해서는 아래에서 상세히 설명하기로 한다.
저항(R2)과 저항(Rf2)은 입력전압(Vi)과 오프셋 보상전압(Voff)을 분배하여 OP 앰프(711)의 비반전단자에 입력하고, 저항(Rf1)은 출력전압(Vo)을 OP 앰프(711)의 반전단자에 궤환시킨다. 저항(R2)의 저항값은 저항(Ra1)과 동일하고, 저항들(Rf1, Rf2)의 저항값은 저항(Ra1)의 저항값의 N배로 설정된다. 여기서, N은 상수로써 입력전압(Vi)의 교류성분에 대한 최대 전압이득값(Gmax)이 된다.
도 8을 참조하여 본 발명에 따른 비반전 증폭부(710)의 전압이득(G)에 대해 설명하기로 한다. 이하, 설명의 편의를 위해 저항(Ra1, R2)의 저항값이 10㏀이고, 저항(Ra2, Rb1, Rb2)의 저항값이 20㏀이며, 저항(Rf1, Rf2)의 저항값이 80㏀인 것으로 가정한다.
외부로부터 입력된 디지털제어신호의 최상위 비트 및 최하위 비트가 모두 1이면, 도 8과 같이 병렬저항들(Rb1, Rb2)에 모두 DC기준전압(Vcnt)이 인가된다. 저항들(Ra2, Rb1, Rb2)의 저항값이 저항(Ra1)의 저항값의 2배이므로 사다리형 저항부(712)의 등가저항은 저항(Ra1)의 크기와 같은 10㏀이 된다. 따라서, 전압이득(G)은 80㏀/10㏀으로 8이 된다.
디지털제어신호의 최상위 비트가 0이고, 최하위 비트가 1이면, 입력전압(Vi)에 의한 전류의 1/2이 저항(Rb1)을 통해 OP 앰프(711)의 반전단자로 빠지게 되므로 전압이득(G)은 8×[1-(1/2)]로 4가 된다. 마찬가지로, 디지털제어신호의 최상위 비트가 1이고, 최하위 비트가 0이면, 입력전압(Vi)에 의한 전류의 1/4이 저항(Rb2)을 통해 OP 앰프(711)의 반전단자로 빠지게 되므로 전압이득(G)은 8×[1-(1/4)]로 6이 됨을 알 수 있다. 이와 같이 디지털제어신호에 따른 전압이득(G)을 정리하면 표 1과 같다.
디지털제어신호 전압이득
MSB LSB
0 0 2
0 1 4
1 0 6
1 1 8
본 실시예에서, 디지털제어신호가 2비트인 경우로 전압이득을 4단계로 나누어 제어하는 경우를 설명하였으나, N비트의 디지털제어신호로 전압이득을 2N단계로 나누어 제어하는 경우로 일반화 할 수 있다. 디지털제어신호가 N비트인 경우에 사다리형 저항부(712)는 N개의 직렬저항들(Ra1, Ra2, …, RaN)이 OP 앰프(711)의 반전단자와 DC기준전압(Vcnt)입력단 사이에 직렬로 연결되고, N개의 병렬저항들(Rb1, Rb2, …, RbN)의 일단이 직렬저항들(Ra1, Ra2, …, RaN)과 R-2R 사다리형 구조를 가지도록 연결되며, 타단은 복수의 스위치들(S0, S1, …, Sn-1)들과 연결되어, N비트의 디지털제어신호에 따라 전압이득을 2N단계로 가변시킬 수 있도록 구성될 수 있다. 이에 의해, 본 발명에 따른 이득제어 증폭기(700)는 디코더가 필요 없게 되며, 궤환저항의 측면에서 볼 때 필요한 저항의 수도 2N개로 종래의 2N개에 비하여 적게 된다.
다시, 도 7을 참조하면, 비반전 증폭부(710)는 입력전압(Vi), DC기준전압(Vcnt) 및 오프셋 보상전압(Voff)이 입력되면 수학식 3으로부터 근사적으로 [(Vi-Vcnt)×G]+Voff+N×Vos의 크기를 가지는 전압(Vo)을 출력하게 된다.
일반적으로 입력전압(Vi)의 DC레벨을 DC기준전압(Vcnt)과 일치시켜서 동작시키므로, 출력전압(Vo)의 DC레벨은 Voff+N×Vos가 된다. 따라서, 출력전압(Vo)에 포함된 DC오프셋성분(N×Vos)을 제거하기 위해서는 오프셋 보상전압(Voff)이 Vcnt-N×Vos가 되어야 한다.
도 9는 도 7의 오프셋 보상부를 보다 상세히 나타낸 회로도이다.
도 9를 참조하면, 본 발명에 따른 오프셋 보상부(720)는 제2 OP 앰프단(721)과 제3 OP 앰프단(722)을 포함하며, 크기가 Vcnt-N×Vos인 오프셋 보상전압(Voff) 을 출력한다.
제2 OP 앰프단(721)은 DC기준전압(Vcnt)이 OP 앰프(721a)의 비반전단자에 직접 인가됨과 동시에 저항(R6)을 통해 OP 앰프(721a)의 반전단자에도 인가되도록 구성된다. 또한, 저항(R7)은 OP 앰프(721a)의 출력전압을 OP 앰프(721a)의 반전단자에 궤환시키고, 저항(R6)의 크기에 (N+1)을 승산한 크기의 저항값을 가지도록 구성된다. 이와 같은 구성에 의해서, OP 앰프(721a)에서 출력되는 전압(Vo1)의 크기는 Vcnt+[(N+1)×Vos]가 된다.
제3 OP 앰프단(722)은 OP 앰프의(721a)의 출력전압(Vo1)이 저항(R8)을 통해 OP 앰프(722a)의 반전단자에 인가됨과 동시에 DC기준전압(Vcnt)이 비반전단자에도 인가되도록 구성된다. 또한, 저항(R9)은 OP 앰프(722a)의 출력전압을 OP 앰프(722a)의 반전단자에 궤환시키고, 저항(R8 및 R9)는 저항(R6)과 동일한 저항값을 가지도록 구성된다. 이와 같은 구성에 의해서, OP 앰프(722a)에서 출력되는 전압(Voff)의 크기는 Vcnt-N×Vos가 된다.
최종적으로, OP 앰프(722a)의 출력전압(Voff)은 오프셋 보상전압으로써 비반전 증폭부(710)의 OP 앰프(711)의 비반전단자에 저항(Rf2)을 통해 인가됨으로써 출력전압(Vo)에 포함된 DC오프셋 성분을 제거하게 된다.
도 10은 본 발명의 제1 실시예에 따른 이득제어 증폭기의 입력전압과 출력전압의 관계를 나타내는 도면이다. 도 10에서 가로축은 시간축을 나타내고, 세로축은 입출력전압의 크기를 나타낸다. 굵은 실선은 입력전압(Vi)이며, 가는 실선들은 입력전압(Vi)의 교류성분이 각각 2, 4, 6, 8의 전압이득로 비반전 증폭된 출력전압 (Vo)을 나타낸다. 입력오프셋 전압이 -20㎷, 0㎷, 20㎷인 경우 모두 도 10과 같이 출력전압에 DC오프셋 성분이 나타나지 않고, DC레벨이 1.65V로 유지되는 것을 볼 수 있다.
도 11은 본 발명의 제2 실시예에 따른 이득제어 증폭기의 회로도이다.
도 11을 참조하면, 본 발명의 제2 실시예에 따른 이득제어 증폭기(900)는 반전 증폭부(910)와 오프셋 보상부(920)를 포함한다. 반전 증폭부(910)는 입력전압(Vi)과 DC기준전압(Vcnt)을 입력 받아 기준DC전압(Vcnt)를 중심으로 입력전압(Vi)의 교류성분을 소정 전압이득으로 반전 증폭하여 출력한다. 오프셋 보상부(620)는 반전 증폭부(610)의 출력전압(Va)을 입력받아 DC오프셋 성분을 제거한 후 출력한다.
반전 증폭부(910)는 사다리형 저항부(912), OP 앰프(911), 저항(Rf)을 포함한다.
사다리형 저항부(912)는 복수의 직렬저항들(Ra1, Ra2), 복수의 병렬저항들(Rb1, Rb2)과 복수의 스위치들(S0, S1)을 구비한다. 보다 자세히는, 직렬저항들(Ra1, Ra2)은 OP 앰프(911)의 반전단자와 입력전압(Vi)의 입력단 사이에 직렬로 연결된다. 병렬저항들(Rb1, Rb2)의 일단은 직렬저항들(Ra1, Ra2)과 R-2R 사다리형 구조를 가지도록 연결되며, 타단은 복수의 스위치들(S0, S1)들과 연결된다. 저항들(Ra2, Rb1, Rb2)은 저항값이 저항(Ra1)의 저항값에 2배가 되도록 설정된다.
스위치들(S0, S1)은 외부로부터 입력되는 디지털제어신호에 따라 입력전압 (Vi)과 DC기준전압(Vcnt)을 저항들(Rb1, Rb2)에 선택적으로 입력함으로써 반전 증폭부(910)에서 입력전압(Vi)의 교류성분에 대한 전압이득(G)을 가변시킨다. 여기서, 스위치(S1)는 디지털제어신호의 최상위 비트(MSB)에 대응하고, 스위치(S0)는 디지털제어신호의 최하위 비트(LSB)에 대응한다.
또한, 입력된 디지털제어신호가 '1'인 경우에는 입력전압(Vi)을 병렬저항들(Rb1, Rb2)에 인가하고, 입력된 디지털제어신호가 '0'인 경우에는 DC기준전압(Vcnt)을 병렬저항들(Rb1, Rb2)에 선택적으로 인가한다. 외부로부터 입력되는 디지털제어신호에 따라 가변되는 전압이득(G)은 도 6의 비반전 증폭부(610)에서와 동일하므로 설명을 생략한다.
저항(Rf)는 출력전압(Va)을 OP 앰프(911)의 반전단자에 궤환시키며, 저항값은 저항(Ra1)의 저항값의 N배로 설정된다. 여기서, N은 상수로써 입력전압(Vi)의 교류성분에 대한 최대 전압이득값(Gmax)이 된다.
상기한 구성에 의해서, 입력전압(Vi) 및 DC기준전압(Vcnt)이 입력되면 반전 증폭부(910)는 수학식 3에 의해서 [(Vcnt-Vi)×G]+Vcnt+N×Vos의 크기를 가지는 전압(Va)을 출력하게 되며, 비반전 증폭부(910)의 출력전압(Va)에는 원하지 않는 DC오프셋 성분(N×Vos)이 포함되게 된다.
이하, 도 12를 참조하여 반전 증폭부(910)의 출력전압(Va)에 포함된 DC오프셋 성분(N×Vos)을 제거하기 위한 오프셋 보상부(920)에 대해 설명하기로 한다.
본 발명에 따른 오프셋 보상부(920)는 제2 OP 앰프단(921)과 제3 OP 앰프단 (922)을 포함하며, 비반전 증폭부(910)의 출력전압(Va)을 입력받아 DC오프셋 성분을 제거한 후 출력한다.
제2 OP 앰프단(921)은 DC기준전압(Vcnt)이 OP 앰프(921a)의 비반전단자에 직접 인가됨과 동시에 저항(R3)을 통해 OP 앰프(921a)의 반전단자에도 인가되도록 구성된다. 또한, 저항(R4)은 OP 앰프(921a)의 출력전압을 OP 앰프(921a)의 반전단자에 궤환시키고, 저항(R3)의 크기에 (N+1)을 승산한 크기의 저항값을 가지도록 구성된다. 이와 같은 구성에 의해서, OP 앰프(921a)의 출력전압(Vo1)의 크기는 Vcnt+[(N+2)×Vos]가 된다.
제3 OP 앰프단(922)은 OP 앰프(921a)의 출력전압(Vo1)이 저항(R7)을 통해 OP 앰프(922a)의 반전단자에 인가되고, 반전 증폭부(910)의 출력전압(Va)과 DC기준전압(Vcnt)이 저항(R5) 및 저항(R6)에 의해 분배되어 OP 앰프(922a)의 비반전단자에 인가되며, OP 앰프(922a)의 출력전압(Vo)이 저항(R8)을 통해 OP 앰프(922a)의 반전단자에 궤환되도록 구성한다. 여기서, 저항들(R3, R5, R6, R7 및 R8)의 저항값의 크기는 동일하고, 저항(R4)은 저항(R3)의 저항값의 크기에 (N+1)배가 되도록 구성한다. 이와 같은 구성에 의해서, OP 앰프(922a)의 출력전압(Vo)의 크기는 Vcnt가 된다.
따라서, 오프셋 보상부(920)는 DC오프셋 성분이 포함된 반전 증폭부(921)의 출력전압(Va)에서 DC오프셋 성분을 제거하고 DC기준전압(Vcnt)을 중심으로 입력전압(Vi)의 교류성분이 전압이득(G)만큼 증폭된 전압을 출력하게 된다.
도 13은 본 발명의 제2 실시예에 따른 이득제어 증폭기의 입력전압과 출력전 압의 관계를 나타내는 도면이다. 도 13에서 가로축은 시간축을 나타내고, 세로축은 입출력전압의 크기를 나타낸다. 굵은 실선은 입력전압(Vi)이며, 가는 실선들은 입력전압(Vi)의 교류성분이 각각 2, 4, 6, 8의 전압이득로 반전 증폭된 출력전압(Vo)을 나타낸다. 입력오프셋 전압이 -20㎷, 0㎷, 20㎷인 경우 모두 도 13과 같이 출력전압에 DC오프셋 성분이 나타나지 않고, DC레벨이 1.65V로 유지되는 것을 볼 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 이득제어 증폭기의 출력전압에 포함되는 DC오프셋 성분을 완전히 제거할 수 있다는 장점이 있다.
또한, N비트의 디지털제어신호를 이용하여 전압이득을 2N단계로 나누어 제어하는 경우에 종래와 달리 N-to-2N디코더가 필요하지 않고 궤환저항의 측면에서도 필요한 저항의 수가 2N개에서 2N개로 대폭 감소되는 장점이 있으며, 따라서 칩의 면적을 종래에 비하여 작게 구현할 수 있다는 장점이 있다.
이상에서는 본 발명의 바람직한 실시예에 대해서 도시하고 설명하였으나, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.

Claims (21)

  1. 입력전압 및 DC기준전압이 인가되면, 상기 입력전압의 교류성분을 상기 DC기준전압을 중심으로 소정 전압이득으로 비반전 증폭한 후, 출력하는 비반전 증폭부; 및,
    적어도 두 개의 OP 앰프를 이용하여, 상기 비반전 증폭부의 출력전압에 포함된 DC 오프셋 성분을 제거하기 위한 오프셋 보상전압을 출력하는 오프셋 보상부;를 포함하며,
    상기 비반전 증폭부는,
    외부로부터 입력된 디지털제어신호에 따라 상기 전압이득을 가변시키는 사다리형 저항부; 및,
    소정의 제1 OP 앰프를 구비하고, 상기 사다리형 저항부에서 출력된 전압을 반전단자로 인가받고, 상기 입력전압과 상기 오프셋 보상전압을 비반전단자로 인가받는 제1 OP 앰프단; 을 포함하는 것을 특징으로 하는 이득제어 증폭기.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제1 OP 앰프단은,
    일단은 상기 제1 OP 앰프의 반전단자에 연결되고, 타단은 상기 제1 OP앰프의 출력단자에 연결되는 제1 저항;
    일단에 상기 입력전압이 인가되고, 타단은 상기 제1 OP앰프의 비반전단자에 연결되는 제2 저항; 및,
    일단은 상기 오프셋 보상전압이 인가되고, 타단은 상기 제1 OP앰프의 비반전단자에 연결되는 제3 저항; 을 포함하고,
    상기 제2 저항 및 제3 저항은 상기 제1 저항의 크기에 N을 승산한 저항값을 가지는 것을 특징으로 하는 이득제어 증폭기.
  4. 제 3 항에 있어서, 상기 사다리형 저항부는,
    일단에 상기 DC기준전압이 인가되는 제2 저항;
    상기 제2 저항의 타단과 상기 제1 OP 앰프의 반전단자의 사이에 직렬로 연결되는 복수의 직렬저항들;
    일단이 상기 복수의 직렬저항들과 R-2R 사다리 구조로 연결되는 복수의 병렬저항들; 및,
    상기 디지털제어신호에 따라 상기 입력전압 및 상기 DC기준전압 중 하나를 상기 복수의 병렬저항들의 타단에 각각 선택적으로 인가하는 복수의 스위치; 를 포함하는 것을 특징으로 하는 이득제어 증폭기.
  5. 제 4 항에 있어서,
    상기 직렬저항은 상기 제1 저항과 크기가 동일하고, 상기 제2 저항과 상기 병렬저항들의 저항값은 상기 제1 저항의 저항값에 2배인 것을 특징으로 하는 이득제어 증폭기.
  6. 제 5 항에 있어서, 상기 제1 OP 앰프단은,
    일단은 상기 제1 OP 앰프의 반전단자에 연결되고, 타단은 상기 제1 OP 앰프의 출력단자에 연결되는 제3 저항;
    일단은 상기 입력전압이 인가되고, 타단은 상기 제1 OP 앰프의 비반전단자에 연결되는 제4 저항; 및,
    일단은 상기 오프셋 보상전압이 인가되고, 타단은 상기 제1 OP 앰프의 비반전단자에 연결되는 제5 저항; 을 포함하는 것을 특징으로 하는 이득제어 증폭기.
  7. 제 6 항에 있어서, 상기 오프셋 보상부는,
    소정의 제2 OP 앰프를 구비하며, 상기 DC기준전압이 인가되면 상기 DC기준전압에 상기 제2 OP 앰프의 DC 오프셋 성분이 소정 크기로 증폭된 전압을 가산한 크기의 전압을 출력하는 제2 OP 앰프단; 및,
    소정의 제3 OP 앰프를 구비하며, 상기 제2 OP 앰프단의 출력전압이 상기 제3 OP 앰프의 반전단자로 인가되고, 상기 DC기준전압이 상기 제3 OP 앰프의 비반전단자로 인가되는 제3 OP 앰프단; 을 포함하는 것을 특징으로 하는 이득제어 증폭기.
  8. 제 7 항에 있어서,
    상기 제2 OP 앰프단은,
    일단이 상기 제2 OP 앰프의 반전단자와 연결되고, 타단에 상기 DC기준전압이 인가되는 제6 저항; 및,
    일단이 상기 제2 OP 앰프의 반전단자와 연결되고, 타단이 상기 제2 OP 앰프의 출력단자에 연결되는 제7 저항;을 포함하고,
    상기 제7 저항은 상기 제6 저항의 크기에 (N+1)을 승산한 크기의 저항값을 가지는 것을 특징으로 하는 이득제어 증폭기.
  9. 제 8 항에 있어서, 상기 제3 OP 앰프단은,
    일단에 상기 제2 OP 앰프의 출력전압이 인가되고, 타단이 상기 제3 OP 앰프의 비반전단자에 연결된 제8 저항; 및
    일단이 상기 제3 OP 앰프의 반전단자와 연결되고, 타단이 상기 제3 OP 앰프의 출력단자에 연결된 제9 저항;을 더 포함하고,
    상기 제8 저항 및 제9 저항은 상기 제6 저항과 동일한 크기의 저항값을 가지는 것을 특징으로 하는 이득제어 증폭기.
  10. 제 9 항에 있어서, 상기 오프셋 보상전압은,
    아래의 수식으로 표현되는 것을 특징으로 하는 이득제어 증폭기:
    Vo2 = Vcnt-N×Vos
    상기 수식에서, Vo2는 상기 오프셋 보상전압, Vcnt는 상기 DC기준전압, Vos는 상기 제1, 제2 및 제3 OP 앰프의 DC 오프셋 전압, 그리고, N은 상수.
  11. 입력전압 및 DC기준전압이 인가되면, 상기 입력전압의 교류성분을 상기 DC기준전압을 중심으로 소정 전압이득으로 반전 증폭한 후, 출력하는 반전 증폭부; 및,
    상기 반전 증폭부의 출력전압을 입력받아 상기 출력전압에 포함된 DC 오프셋 성분을 제거하는 오프셋 보상부;를 포함하며,
    상기 반전 증폭부는,
    외부로부터 입력된 디지털제어신호에 따라 상기 전압이득을 가변시키는 사다리형 저항부; 및,
    소정의 제1 OP 앰프를 구비하고, 상기 사다리형 저항부에서 출력된 전압을 반전단자로 인가받고, 상기 DC기준전압을 비반전단자로 인가받는 제1 OP 앰프단; 을 포함하는 것을 특징으로 하는 이득제어 증폭기.
  12. 삭제
  13. 제 11 항에 있어서, 상기 제1 OP 앰프단은,
    일단은 상기 제1 OP 앰프의 반전단자에 연결되고, 타단은 상기 제1 OP 앰프의 출력단자에 연결되는 제1 저항을 더 포함하는 것을 특징으로 하는 이득제어 증폭기.
  14. 제 13 항에 있어서, 상기 사다리형 저항부는,
    일단에 상기 DC기준전압이 인가되는 제2 저항;
    상기 제2 저항의 타단과 상기 제1 OP 앰프의 반전단자에 직렬로 연결되는 복수의 직렬저항들;
    일단이 상기 직렬저항들의 연결노드에 연결되는 복수의 병렬저항들; 및,
    상기 디지털제어신호에 따라 상기 입력전압 및 상기 DC기준전압 중 하나를 상기 복수의 병렬저항들의 타단에 각각 선택적으로 인가하는 복수의 스위치; 를 포함하는 것을 특징으로 하는 이득제어 증폭기.
  15. 제 14 항에 있어서,
    상기 제2 저항과 상기 병렬저항들의 저항값은 상기 직렬저항들의 저항값에 2배이고, 상기 제1 저항은 상기 직렬저항들의 크기에 N을 승산한 크기의 저항값을 가지는 것을 특징으로 하는 이득제어 증폭기.
  16. 제 15 항에 있어서,
    상기 오프셋 보상부는,
    소정의 제2 OP 앰프를 구비하며, 상기 DC기준전압이 인가되면 상기 DC기준전압에 상기 제2 OP 앰프의 DC 오프셋 성분이 소정 크기로 증폭된 전압을 가산한 크기의 전압을 출력하는 제2 OP 앰프단; 및,
    소정의 제3 OP 앰프를 구비하며, 상기 제2 OP 앰프단의 출력전압이 상기 제3 OP 앰프의 반전단자로 인가되고, 상기 증폭부의 출력전압과 상기 DC기준전압이 상기 제3 OP 앰프의 비반전단자로 인가되는 제3 OP 앰프단;을 포함하는 것을 특징으로 하는 이득제어 증폭기.
  17. 제 16 항에 있어서,
    상기 증폭부는 소정의 OP 앰프를 이용하여 아래의 수식으로 표현되는 전압을 출력하는 것을 특징으로 하는 이득제어 증폭기:
    Va=(Vcnt-Vi)×G+Vcnt+N*Vos
    상기 수식에서, Va는 상기 증폭부의 출력전압, Vi는 상기 입력전압, G는 상기 전압이득, Vcnt는 상기 DC기준전압, Vos는 상기 OP 앰프의 DC 오프셋 전압, 그리고, N은 상수.
  18. 제 16 항에 있어서,
    상기 제2 OP 앰프단은,
    일단이 상기 제2 OP 앰프의 반전 입력단자와 연결되고, 타단에 상기 DC기준전압이 인가되는 제3 저항; 및,
    일단이 상기 제2 OP 앰프의 반전 입력단자와 연결되고, 타단이 상기 제2 OP 앰프의 출력단자에 연결되는 제4 저항;을 포함하는 것을 특징으로 하는 이득제어 증폭기.
  19. 제 18 항에 있어서,
    상기 제3 저항은 상기 제4 저항의 크기에 (N+1)을 승산한 크기의 저항값을 가지는 것을 특징으로 하는 이득제어 증폭기.
  20. 제 16 항에 있어서,
    상기 제3 OP 앰프단은,
    일단에 상기 증폭부의 출력전압이 인가되고, 타단이 상기 제3 OP 앰프의 비반전단자에 연결된 제5 저항;
    일단에 상기 DC기준전압이 인가되고, 타단이 상기 제3 OP 앰프의 비반전단자에 연결된 제6 저항;
    일단에 상기 제2 OP 앰프단의 출력전압이 인가되고, 타단이 상기 제3 OP 앰프의 반전단자에 연결된 제7 저항; 및
    일단이 상기 제3 OP 앰프의 반전단자와 연결되고, 타단이 상기 제3 OP 앰프의 출력단자에 연결된 제8 저항;을 포함하는 것을 특징으로 하는 이득제어 증폭기.
  21. 제 20 항에 있어서,
    상기 제5 저항 내지 제8 저항은 상기 제3 저항과 동일한 크기를 가지는 것을 특징으로 하는 이득제어 증폭기.
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