JP3601890B2 - オフセット除去回路 - Google Patents
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Description
【産業上の利用分野】
本発明はオフセット除去回路に係わり、特に全差動出力を有する演算増幅器によりアナログ信号の処理を行う装置に好適なものに関する。
【0002】
【従来の技術】
アナログ信号処理では、電源電圧除去比の向上、ダイナミックレンジの拡大、高調波歪の低減等の要請がある。そこで近年では、直流成分として含まれている雑音やドリフト等の影響を相殺するため、全差動出力を有する演算増幅器が広く用いられている。
【0003】
図6に、従来の二つの演算増幅器21及び22を有する信号処理回路の構成を示す。外部入力端子1及び2から入力された信号Vi − 1 、Vi + 1 が、演算増幅器21の反転入力端子及び非反転入力端子にそれぞれ入力され、演算結果信号Vo + 1 及びVo − 1 として出力される。信号Vo + 1 は加算器23に入力され、信号Vo − 1 は加算器24に入力される。
【0004】
一方、外部入力端子3及び4から入力された信号Vi − 2 、Vi + 2 が、演算増幅器22の反転入力端子及び非反転入力端子にそれぞれ入力され、演算結果信号Vo + 2 及びVo − 2 として出力される。信号Vo + 2 は加算器23に入力され、信号Vo − 2 は加算器24に入力される。これにより、加算器23からは信号Vo + 1 +Vo + 2 が、信号Vo + として外部へ出力される。加算器24からは、信号Vo − 1 +Vo − 2 が信号Vo − として外部へ出力される。
【0005】
【発明が解決しようとする課題】
しかし、このような従来の信号処理回路には次のような問題があった。
【0006】
上述した全差動出力を有する演算増幅器21及び22においては、それぞれの同相出力電位Vcm1 及びVcm2 は不安定になりやすく、またそれぞれの電位にはオフセット量が存在する。ここで、Vo + 1 =Vd1+Vcm1 、Vo − 1 =−Vd1+Vcm1 、Vo + 2 =Vd2+Vcm2 、Vo − 2 =−Vd2+Vcm2 である。オフセット量は、理想的な同相電位Vcmに対してVcm1 及びVcm2 が有する電位差である。
【0007】
従来の技術には、例えば“Proc. IEEE ISCAS 1991 pp.1363−1366”に示されているように、同相出力電位を安定化するためにこの電位を帰還する経路を設けたものもある。しかし、このような従来の帰還経路を付加した場合には、同相出力電位は安定化するが、それぞれの同相出力が含んでいるオフセット量を相殺することはできず、絶対値を正確に設定することは困難である。特に、複数のアナログ信号処理系の回路を同一チップ上に形成した場合には、各々の素子の特性が製造プロセス上のばらつきが原因となって、それぞれの素子の同相出力が含むオフセット量は大きく異なったものとなる。この結果、複数の信号処理系の出力を加算又は減算して複合する出力を行う場合、それぞれの同相出力電位に含まれたオフセット量の差異が、直接処理結果の誤差となってもたらされることになる。
【0008】
本発明は上記事情に鑑みてなされたもので、全差動出力を有する複数の演算増幅器を用いた回路において、
それぞれの同相出力電位に存在するオフセット量を相殺することが可能なオフセット除去回路を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明によるオフセット除去回路は、全差動出力及び同相出力を有する複数の演算増幅器を含んだオフセット除去回路であって、演算増幅器のそれぞれの全差動出力の一方を入力されて所定の演算を行い演算結果を出力する第1の演算器と、演算増幅器のそれぞれの全差動出力の他方を入力されて所定の演算を行い演算結果を出力する第2の演算器と、演算増幅器のそれぞれの同相出力を入力されてその平均値を出力する第3の演算器とを備えている。
【0010】
本発明の他の回路は、全差動出力及び同相出力を有する第1、第2の演算増幅器を含んだオフセット除去回路であって、第1の演算増幅器の全差動出力の一方と第2の演算増幅器の全差動出力の一方とを入力されて所定の演算を行い演算結果を出力する第1の演算器と、第1の演算増幅器の全差動出力の他方と第2の演算増幅器の全差動出力の他方とを入力されて所定の演算を行い演算結果を出力する第2の演算器と、第1の演算増幅器の同相出力と第2の演算増幅器の同相出力とを入力されて加算し、加算結果を出力する加算器と、加算器の出力した加算結果に所定値を乗算して出力する乗算器とを備える。
【0011】
本発明の他のオフセット除去回路は、第1の演算増幅器の第1の全差動出力端子と第2の演算増幅器の第1の全差動出力端子とに接続されており、第1及び第2の演算増幅器からそれぞれ全差動出力の一方を与えられて加算し出力する第1の加算器と、第1の演算増幅器の第2の全差動出力端子と第2の演算増幅器の第2の全差動出力端子とに接続されており、第1及び第2の演算増幅器からそれぞれ全差動出力の他方を与えられて加算し出力する第2の加算器と、第1の演算増幅器の同相出力端子と第2の演算増幅器の同相出力端子との間に直列に接続された第1及び第2の抵抗であって、第1及び第2の抵抗の接続点から平均化された同相出力を発生する第1及び第2の抵抗とを備える。
【0012】
本発明のさらに他のオフセット除去回路は、外部から第1及び第2の信号を反転入力端子及び非反転入力端子にそれぞれに入力され、全差動出力の一方を出力端子より発生する第1の演算増幅器と、第1の演算増幅器の出力端子に入力端子が接続され、全差動出力の一方を与えられて反転し、出力端子から全差動出力の他方を発生する反転増幅器と、第1の演算増幅器の出力端子と反転増幅器の出力端子との間に接続され、第1の演算増幅器が発生した全差動出力の一方と反転増幅器が発生した全差動出力の他方とを与えられてその中間電位に対応する同相出力を発生する同相出力発生部とを備える。
【0013】
本発明の他のオフセット除去回路は、全差動出力及び同相出力を有する第1、第2及び第3の演算増幅器を含んでおり、第1の演算増幅器の第1の全差動出力端子と第2の演算増幅器の第1の全差動出力端子とに接続されており、第1及び第2の演算増幅器からそれぞれ全差動出力の一方を与えられて加算し出力する第1の加算器と、第2の演算増幅器の第2の全差動出力端子と第2の演算増幅器の第2の全差動出力端子とに接続されており、第1及び第2の演算増幅器からそれぞれ全差動出力の他方を与えられて加算し出力する第2の加算器と、第1の演算増幅器の同相出力端子と第2の演算増幅器の同相出力端子とに接続され、それぞれの同相出力を与えられて平均化し基準電位として出力する基準電位発生器とを備え、第3の演算増幅器は、第1及び第2の加算器のそれぞれの出力端子に非反転入力端子及び反転入力端子を接続され、基準電位発生器の出力端子に基準電位端子を接続されており、基準電位発生器が出力した基準電位と、第1及び第2の加算器のそれぞれの出力とを与えられて、全差動出力及び同相出力を発生することを特徴としている。
【0014】
ここで、各々の演算増幅器の同相出力は、全差動出力を発生する2つの端子の間に直列に接続された二つの抵抗の接続点より取り出されるものであってもよい。
【0015】
【作用】
複数の演算増幅器のそれぞれの同相出力が第3の演算器に入力されて、平均化されたものが出力されることによって、各々の同相出力に含まれていたオフセット量が相殺される。
【0016】
【実施例】
以下、本発明の一実施例について図面を参照して説明する。
【0017】
図1に、第1の実施例によるオフセット除去回路の構成を示す。この回路は、全差動出力及び同相出力を有する二つの演算増幅器11及び12と、それぞれの全差動出力を加算する加算器15及び16と、それぞれの同相出力を加算する加算器13と、加算器13の出力に1/2を乗算する乗算器14とを備えている。
【0018】
入力信号Vi − 1 及びVi + 1 が入力される外部入力端子1及び2が、演算増幅器11の反転入力端子と非反転入力端子にそれぞれ接続されており、入力信号Vi − 2 及びVi + 2 が入力される外部入力端子3及び4が演算増幅器12の反転入力端子と非反転入力端子にそれぞれ接続されている。演算増幅器11及び12のそれぞれの非反転出力Vo + 1 、Vo + 2 が加算器15に入力され、加算されたものが出力Vo + として外部出力端子5より出力される。同様に、演算増幅器11及び12の反転出力Vo − 1 、Vo − 2 が加算器16に入力され、加算されて出力Vo − として外部出力端子6より出力される。
【0019】
さらに、演算増幅器11及び12のそれぞれの同相出力Vcm1 、Vcm2 が加算器13に入力されて加算され、乗算器14に与えられて1/2が乗算される。この結果、(Vcm1 +Vcm2 )/2がこの回路の同相出力Vcmとして外部出力端子7より外部へ出力される。
【0020】
このように、本実施例によれば複数の演算増幅器11および12のそれぞれの同相出力電位Vcm1 及びVcm2 を用いて平均化した出力(Vcm1 +Vcm2 )/2を全体の回路の同相出力電位Vcmとして用いる。これにより、演算増幅器21及び22の全差動出力Vo + 1 及びVo − 1 、Vo + 2 及びVo − 2 をそれぞれ加算又は減算した値においてオフセット量が相殺され、完全に除去される。
【0021】
第1の実施例は、二つのアナログ信号処理系における演算増幅器の同相出力に存在するオフセット量を相殺するものである。しかし、アナログ信号処理系がn(nは2以上の整数)個設けられている場合にも同様に本発明を適用することができる。即ち、1番目の演算増幅器の出力をVo1、2番目の演算増幅器の出力をVo2、…、n番目の演算増幅器の出力をVon、差動出力成分を順に±Vd1、±Vd2、…、±Vdn、同相出力成分を順にVc1、Vc2、…、Vcnとすると、次のような関係が成立する。
【0022】
Vo1=Vd1+Vc1,−Vo1=−Vd1+Vc1 (1)
Vo2=Vd2+Vc2,−Vo2=−Vd2+Vc2 (2)
…
Von=Vdn+Vcn,−Von=−Vdn+Vcn (3)
同相出力成分の平均値をVcm(=(Vc1+Vc2+…+Vcn)/n)とし、この平均値Vcmに対するDCオフセット電圧を、それぞれVos1 、Vos2 、…、Vosn とすると、次の関係が成立する。
【0023】
Vo1=Vd1+Vcm+Vos1 ,−Vo1=−Vd1+Vcm+VoS1 (4)
Vo2=Vd2+Vcm+Vos2 ,−Vo2=−Vd2+Vcm+VoS2 (5)
…
Von=Vdn+Vcm+Vosn ,−Von=−Vdn+Vcm+Vosn (6)
ここで、全てのDCオフセット電圧Vos1 〜Vosn を合計すると、次のように0になる。
【0024】
このように、複数のアナログ信号処理系の信号を加算した場合、同相出力電圧の平均値Vcmを同相入力電圧、即ち基準電位として用いることで、各演算増幅器の同相出力に含まれていたDCオフセット電圧を完全に相殺することができる。
【0025】
第1の実施例における演算増幅器11、12の同相出力は、例えば図2に示されたような構成により得ることができる。演算増幅器11の全差動出力Vo + 1 、Vo − 1 をそれぞれ出力する内部端子8、9の間に、同一の抵抗値を有する抵抗R1及びR2を直列に接続する。そして、抵抗R1と抵抗R2とを接続するノードに接続された内部端子10から、同相出力Vcm1 を取り出すことができる。
【0026】
本発明の第2の実施例によるオフセット除去回路は、図3に示されたような構成を備えている。上記第1の実施例では、演算増幅器11の同相出力Vcm1 と演算増幅器12の同相出力Vcm2 とを加算器13により加算し、乗算器14により1/2倍することで同相出力Vcmを得ている。これに対し、本実施例では演算増幅器11の同相出力端子と演算増幅器12の同相出力端子との間を、同一の抵抗値を有し直列に接続された抵抗R3及びR4で接続し、接続ノードに接続された外部出力端子7より同相出力Vcmを取り出している。他の構成は、第1の実施例と同様であり、説明を省略する。
【0027】
図4に、本発明の第3の実施例によるオフセット除去回路の構成を示す。本実施例では、一方の演算増幅器の出力を他方の演算増幅器により反転することで、全差動出力を得ており、さらにこの全差動出力から抵抗分割により同相出力を生成している点に特徴がある。
【0028】
外部入力端子1及び2に、演算増幅器11の反転入力端子と非反転入力端子とがそれぞれ接続されており、演算増幅器11の出力端子に外部出力端子5が接続されている。また演算増幅器11の出力端子には、抵抗R5を介して演算増幅器12の反転入力端子が接続されており、反転入力端子は抵抗R6を介して演算増幅器12の出力端子に接続されている。この演算増幅器12の出力端子は外部出力端子6に接続され、非反転入力端子は接地されている。さらに、外部出力端子5と外部出力端子6との間には、抵抗R7及びR8が直列に接続されており、この抵抗R7と抵抗R8との接続点には外部出力端子7が接続されている。
【0029】
このような構成としたことで、演算増幅器11から全差動出力の一方の電位Vo + が外部出力端子5を介して出力され、抵抗R5、R6及び演算増幅器12とで構成された反転増幅器により反転された電位Vo − が外部出力端子6より出力される。さらに、外部出力端子7より同相出力Vcmが出力される。
【0030】
図5に、本発明の第4の実施例によるオフセット除去回路の構成を示す。演算増幅器11及び12、抵抗R3及びR4、加算器15及び16から成る構成は、図3に示された第2の実施例の構成と同様であり、説明を省略する。第4の実施例ではさらに、加算器15及び16のそれぞれの全差動出力Vo + 及びVo − を、後段の演算増幅器33の非反転入力端子及び反転入力端子に入力すると共に、さらに抵抗R3及びR4の接続ノードN1から出力される同相出力Vcmを、基準電位Vref として演算増幅器33に入力している点に特徴がある。
【0031】
このような構成により、本実施例では後段の演算増幅器33から全差動出力Vo + 及びVo − と、前段の演算増幅器11及び12の同相出力Vcm1 及びVcm2 が含んでいるオフセット量を相殺した同相出力Vcmを得ることができる。
【0032】
上述した実施例はいずれも一例であって、本発明を限定するものではない。例えば、第1から第4の実施例ではいずれも演算増幅器を2つ用いているが、3つ以上用いてもよい。この場合には、図1に示された第1の実施例を例にとると、m個(mは3以上)の演算増幅器の全差動出力の一方の電位Vo + 1 、Vo + 2 、…、Vo + m を一方の加算器で全て加算し、あるいはこのうちの幾つかを減算(例えば、Vo + 1 +Vo + 2 −Vo + 3 −Vo + 4 +…−Vo + m )し、演算増幅器の全差動出力の他方の電位Vo − 1 、Vo − 2 、…、Vo − m を他方の加算器で全て加算し、あるいはこのうちの幾つかを減算(例えば、Vo − 1 +Vo − 2 −Vo − 3 −Vo − 4 +…−Vo − m )し、それぞれの同相出力Vcm1 、Vcm2 、…、Vcmm を全て加算して1/m倍したものを出力してもよい。
【0033】
【発明の効果】
以上説明したように、本発明のオフセット除去回路によれば、全差動出力を有する複数の演算増幅器のそれぞれの同相出力を平均化することにより、各々の同相出力に含まれていたオフセット量を相殺することが可能である。
【図面の簡単な説明】
【図1】本発明の第1の実施例によるオフセット除去回路の構成を示した回路図。
【図2】同オフセット除去回路における演算増幅器11で同相出力を取り出すための構成を示した回路図。
【図3】本発明の第2の実施例によるオフセット除去回路の構成を示した回路図。
【図4】本発明の第3の実施例によるオフセット除去回路の構成を示した回路図。
【図5】本発明の第4の実施例によるオフセット除去回路の構成を示した回路図。
【図6】従来のオフセット除去回路の構成を示した回路図。
【符号の説明】
11、12、33 演算増幅器
1〜4 外部入力端子
5〜10 外部出力端子
13、15、16 加算器
14 乗算器
R1〜R8 抵抗
Claims (6)
- 全差動出力及び同相出力を有する複数の演算増幅器を含んだオフセット除去回路において、
前記演算増幅器のそれぞれの全差動出力の一方を入力されて所定の演算を行い演算結果を出力する第1の演算器と、
前記演算増幅器のそれぞれの全差動出力の他方を入力されて所定の演算を行い演算結果を出力する第2の演算器と、
前記演算増幅器のそれぞれの同相出力を入力されてその平均値を出力する第3の演算器と、
を備えることを特徴とするオフセット除去回路。 - 全差動出力及び同相出力を有する第1、第2の演算増幅器を含んだオフセット除去回路において、
前記第1の演算増幅器の全差動出力の一方と前記第2の演算増幅器の全差動出力の一方とを入力されて所定の演算を行い演算結果を出力する第1の演算器と、
前記第1の演算増幅器の全差動出力の他方と前記第2の演算増幅器の全差動出力の他方とを入力されて所定の演算を行い演算結果を出力する第2の演算器と、
前記第1の演算増幅器の同相出力と前記第2の演算増幅器の同相出力とを入力されて加算し、加算結果を出力する加算器と、
前記加算器の出力した前記加算結果に所定値を乗算して出力する乗算器と、
を備えることを特徴とするオフセット除去回路。 - 全差動出力及び同相出力を有する第1、第2の演算増幅器を含んだオフセット除去回路において、
前記第1の演算増幅器の第1の全差動出力端子と前記第2の演算増幅器の第1の全差動出力端子とに接続されており、前記第1及び第2の演算増幅器からそれぞれ全差動出力の一方を与えられて加算し出力する第1の加算器と、
前記第1の演算増幅器の第2の全差動出力端子と前記第2の演算増幅器の第2の全差動出力端子とに接続されており、前記第1及び第2の演算増幅器からそれぞれ全差動出力の他方を与えられて加算し出力する第2の加算器と、
前記第1の演算増幅器の同相出力端子と前記第2の演算増幅器の同相出力端子との間に直列に接続された第1及び第2の抵抗であって、前記第1及び第2の抵抗の接続点から平均化された同相出力を発生する前記第1及び第2の抵抗と、
を備えることを特徴とするオフセット除去回路。 - 外部から第1及び第2の信号を反転入力端子及び非反転入力端子にそれぞれに入力され、全差動出力の一方を出力端子より発生する第1の演算増幅器と、
前記第1の演算増幅器の出力端子に入力端子が接続され、前記全差動出力の一方を与えられて反転し、出力端子から全差動出力の他方を発生する反転増幅器と、
前記第1の演算増幅器の出力端子と前記反転増幅器の出力端子との間に接続され、前記第1の演算増幅器が発生した前記全差動出力の一方と前記反転増幅器が発生した前記全差動出力の他方とを与えられてその中間電位に対応する同相出力を発生する同相出力発生部と、
を備えることを特徴とするオフセット除去回路。 - 全差動出力及び同相出力を有する第1、第2及び第3の演算増幅器を含んだオフセット除去回路において、
前記第1の演算増幅器の第1の全差動出力端子と前記第2の演算増幅器の第1の全差動出力端子とに接続されており、前記第1及び第2の演算増幅器からそれぞれ全差動出力の一方を与えられて加算し出力する第1の加算器と、
前記第2の演算増幅器の第2の全差動出力端子と前記第2の演算増幅器の第2の全差動出力端子とに接続されており、前記第1及び第2の演算増幅器からそれぞれ全差動出力の他方を与えられて加算し出力する第2の加算器と、
前記第1の演算増幅器の同相出力端子と前記第2の演算増幅器の同相出力端子とに接続され、それぞれの同相出力を与えられて平均化し基準電位として出力する基準電位発生器とを備えており、
前記第3の演算増幅器は、前記第1及び第2の加算器のそれぞれの出力端子に非反転入力端子及び反転入力端子を接続され、前記基準電位発生器の出力端子に基準電位端子を接続されており、前記基準電位発生器が出力した前記基準電位と、前記第1及び第2の加算器のそれぞれの出力とを与えられて、全差動出力及び同相出力を発生することを特徴とするオフセット除去回路。 - 前記各々の演算増幅器の同相出力は、全差動出力を発生する2つの端子の間に直列に接続された二つの抵抗の接続点より取り出されることを特徴とする請求項1、2、3、ないし5のいずれかに記載されたオフセット除去回路。
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