JPH09130163A - オフセット除去回路 - Google Patents
オフセット除去回路Info
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- JPH09130163A JPH09130163A JP7282205A JP28220595A JPH09130163A JP H09130163 A JPH09130163 A JP H09130163A JP 7282205 A JP7282205 A JP 7282205A JP 28220595 A JP28220595 A JP 28220595A JP H09130163 A JPH09130163 A JP H09130163A
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- output
- operational amplifier
- outputs
- fully differential
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 全差動出力を有する複数の演算増幅器におけ
るそれぞれの同相出力電位に存在するオフセット量がも
たらす誤差の影響を除去することが可能なオフセット除
去回路を提供する。 【構成】 全差動出力及び同相出力を有する演算増幅器
１１、１２を含み、演算増幅器１１の全差動出力の一方
Ｖo + 1 と演算増幅器１２の全差動出力の一方Ｖo + 2
とを入力されて加算し出力する加算器１５と、演算増幅
器１１の全差動出力の他方Ｖo - 1 と演算増幅器１２の
全差動出力の他方Ｖo - 2 とを入力されて加算し出力す
る加算器１６と、演算増幅器１１の同相出力Ｖcm1 と演
算増幅器１２の同相出力Ｖcm2 とを入力されて加算し出
力する加算器１３と、加算器１３の出力に１／２を乗算
して出力する乗算器１４とを備える。
るそれぞれの同相出力電位に存在するオフセット量がも
たらす誤差の影響を除去することが可能なオフセット除
去回路を提供する。 【構成】 全差動出力及び同相出力を有する演算増幅器
１１、１２を含み、演算増幅器１１の全差動出力の一方
Ｖo + 1 と演算増幅器１２の全差動出力の一方Ｖo + 2
とを入力されて加算し出力する加算器１５と、演算増幅
器１１の全差動出力の他方Ｖo - 1 と演算増幅器１２の
全差動出力の他方Ｖo - 2 とを入力されて加算し出力す
る加算器１６と、演算増幅器１１の同相出力Ｖcm1 と演
算増幅器１２の同相出力Ｖcm2 とを入力されて加算し出
力する加算器１３と、加算器１３の出力に１／２を乗算
して出力する乗算器１４とを備える。
Description
【０００１】
【産業上の利用分野】本発明はオフセット除去回路に係
わり、特に全差動出力を有する演算増幅器によりアナロ
グ信号の処理を行う装置に好適なものに関する。
わり、特に全差動出力を有する演算増幅器によりアナロ
グ信号の処理を行う装置に好適なものに関する。
【０００２】
【従来の技術】アナログ信号処理では、電源電圧除去比
の向上、ダイナミックレンジの拡大、高調波歪の低減等
の要請がある。そこで近年では、直流成分として含まれ
ている雑音やドリフト等の影響を相殺するため、全差動
出力を有する演算増幅器が広く用いられている。
の向上、ダイナミックレンジの拡大、高調波歪の低減等
の要請がある。そこで近年では、直流成分として含まれ
ている雑音やドリフト等の影響を相殺するため、全差動
出力を有する演算増幅器が広く用いられている。
【０００３】図６に、従来の二つの演算増幅器２１及び
２２を有する信号処理回路の構成を示す。外部入力端子
１及び２から入力された信号Ｖi - 1 、Ｖi + 1 が、演
算増幅器２１の反転入力端子及び非反転入力端子にそれ
ぞれ入力され、演算結果信号Ｖo + 1 及びＶo - 1 とし
て出力される。信号Ｖo + 1 は加算器２３に入力され、
信号Ｖo - 1 は加算器２４に入力される。
２２を有する信号処理回路の構成を示す。外部入力端子
１及び２から入力された信号Ｖi - 1 、Ｖi + 1 が、演
算増幅器２１の反転入力端子及び非反転入力端子にそれ
ぞれ入力され、演算結果信号Ｖo + 1 及びＶo - 1 とし
て出力される。信号Ｖo + 1 は加算器２３に入力され、
信号Ｖo - 1 は加算器２４に入力される。
【０００４】一方、外部入力端子３及び４から入力され
た信号Ｖi - 2 、Ｖi + 2 が、演算増幅器２２の反転入
力端子及び非反転入力端子にそれぞれ入力され、演算結
果信号Ｖo + 2 及びＶo - 2 として出力される。信号Ｖ
o + 2 は加算器２３に入力され、信号Ｖo - 2 は加算器
２４に入力される。これにより、加算器２３からは信号
Ｖo + 1 ＋Ｖo + 2 が、信号Ｖo + として外部へ出力さ
れる。加算器２４からは、信号Ｖo - 1 ＋Ｖo - 2 が信
号Ｖo - として外部へ出力される。
た信号Ｖi - 2 、Ｖi + 2 が、演算増幅器２２の反転入
力端子及び非反転入力端子にそれぞれ入力され、演算結
果信号Ｖo + 2 及びＶo - 2 として出力される。信号Ｖ
o + 2 は加算器２３に入力され、信号Ｖo - 2 は加算器
２４に入力される。これにより、加算器２３からは信号
Ｖo + 1 ＋Ｖo + 2 が、信号Ｖo + として外部へ出力さ
れる。加算器２４からは、信号Ｖo - 1 ＋Ｖo - 2 が信
号Ｖo - として外部へ出力される。
【０００５】
【発明が解決しようとする課題】しかし、このような従
来の信号処理回路には次のような問題があった。
来の信号処理回路には次のような問題があった。
【０００６】上述した全差動出力を有する演算増幅器２
１及び２２においては、それぞれの同相出力電位Ｖcm1
及びＶcm2 は不安定になりやすく、またそれぞれの電位
にはオフセット量が存在する。ここで、Ｖo + 1 ＝Ｖd1
＋Ｖcm1 、Ｖo - 1 ＝−Ｖd1＋Ｖcm1 、Ｖo + 2 ＝Ｖd2
＋Ｖcm2 、Ｖo - 2 ＝−Ｖd2＋Ｖcm2 である。オフセッ
ト量は、理想的な同相電位Ｖcmに対してＶcm1 及びＶcm
2 が有する電位差である。
１及び２２においては、それぞれの同相出力電位Ｖcm1
及びＶcm2 は不安定になりやすく、またそれぞれの電位
にはオフセット量が存在する。ここで、Ｖo + 1 ＝Ｖd1
＋Ｖcm1 、Ｖo - 1 ＝−Ｖd1＋Ｖcm1 、Ｖo + 2 ＝Ｖd2
＋Ｖcm2 、Ｖo - 2 ＝−Ｖd2＋Ｖcm2 である。オフセッ
ト量は、理想的な同相電位Ｖcmに対してＶcm1 及びＶcm
2 が有する電位差である。
【０００７】従来の技術には、例えば“Proc. IEEE ISC
AS 1991 pp.1363-1366”に示されているように、同相出
力電位を安定化するためにこの電位を帰還する経路を設
けたものもある。しかし、このような従来の帰還経路を
付加した場合には、同相出力電位は安定化するが、それ
ぞれの同相出力が含んでいるオフセット量を相殺するこ
とはできず、絶対値を正確に設定することは困難であ
る。特に、複数のアナログ信号処理系の回路を同一チッ
プ上に形成した場合には、各々の素子の特性が製造プロ
セス上のばらつきが原因となって、それぞれの素子の同
相出力が含むオフセット量は大きく異なったものとな
る。この結果、複数の信号処理系の出力を加算又は減算
して複合する出力を行う場合、それぞれの同相出力電位
に含まれたオフセット量の差異が、直接処理結果の誤差
となってもたらされることになる。
AS 1991 pp.1363-1366”に示されているように、同相出
力電位を安定化するためにこの電位を帰還する経路を設
けたものもある。しかし、このような従来の帰還経路を
付加した場合には、同相出力電位は安定化するが、それ
ぞれの同相出力が含んでいるオフセット量を相殺するこ
とはできず、絶対値を正確に設定することは困難であ
る。特に、複数のアナログ信号処理系の回路を同一チッ
プ上に形成した場合には、各々の素子の特性が製造プロ
セス上のばらつきが原因となって、それぞれの素子の同
相出力が含むオフセット量は大きく異なったものとな
る。この結果、複数の信号処理系の出力を加算又は減算
して複合する出力を行う場合、それぞれの同相出力電位
に含まれたオフセット量の差異が、直接処理結果の誤差
となってもたらされることになる。
【０００８】本発明は上記事情に鑑みてなされたもの
で、全差動出力を有する複数の演算増幅器を用いた回路
において、それぞれの同相出力電位に存在するオフセッ
ト量を相殺することが可能なオフセット除去回路を提供
することを目的とする。
で、全差動出力を有する複数の演算増幅器を用いた回路
において、それぞれの同相出力電位に存在するオフセッ
ト量を相殺することが可能なオフセット除去回路を提供
することを目的とする。
【０００９】
【課題を解決するための手段】本発明によるオフセット
除去回路は、全差動出力及び同相出力を有する複数の演
算増幅器を含んだオフセット除去回路であって、演算増
幅器のそれぞれの全差動出力の一方を入力されて所定の
演算を行い演算結果を出力する第１の演算器と、演算増
幅器のそれぞれの全差動出力の他方を入力されて所定の
演算を行い演算結果を出力する第２の演算器と、演算増
幅器のそれぞれの同相出力を入力されてその平均値を出
力する第３の演算器とを備えている。
除去回路は、全差動出力及び同相出力を有する複数の演
算増幅器を含んだオフセット除去回路であって、演算増
幅器のそれぞれの全差動出力の一方を入力されて所定の
演算を行い演算結果を出力する第１の演算器と、演算増
幅器のそれぞれの全差動出力の他方を入力されて所定の
演算を行い演算結果を出力する第２の演算器と、演算増
幅器のそれぞれの同相出力を入力されてその平均値を出
力する第３の演算器とを備えている。
【００１０】本発明の他の回路は、全差動出力及び同相
出力を有する第１、第２の演算増幅器を含んだオフセッ
ト除去回路であって、第１の演算増幅器の全差動出力の
一方と第２の演算増幅器の全差動出力の一方とを入力さ
れて所定の演算を行い演算結果を出力する第１の演算器
と、第１の演算増幅器の全差動出力の他方と第２の演算
増幅器の全差動出力の他方とを入力されて所定の演算を
行い演算結果を出力する第２の演算器と、第１の演算増
幅器の同相出力と第２の演算増幅器の同相出力とを入力
されて加算し、加算結果を出力する加算器と、加算器の
出力した加算結果に所定値を乗算して出力する乗算器と
を備える。
出力を有する第１、第２の演算増幅器を含んだオフセッ
ト除去回路であって、第１の演算増幅器の全差動出力の
一方と第２の演算増幅器の全差動出力の一方とを入力さ
れて所定の演算を行い演算結果を出力する第１の演算器
と、第１の演算増幅器の全差動出力の他方と第２の演算
増幅器の全差動出力の他方とを入力されて所定の演算を
行い演算結果を出力する第２の演算器と、第１の演算増
幅器の同相出力と第２の演算増幅器の同相出力とを入力
されて加算し、加算結果を出力する加算器と、加算器の
出力した加算結果に所定値を乗算して出力する乗算器と
を備える。
【００１１】本発明の他のオフセット除去回路は、第１
の演算増幅器の第１の全差動出力端子と第２の演算増幅
器の第１の全差動出力端子とに接続されており、第１及
び第２の演算増幅器からそれぞれ全差動出力の一方を与
えられて加算し出力する第１の加算器と、第２の演算増
幅器の第２の全差動出力端子と第２の演算増幅器の第２
の全差動出力端子とに接続されており、第１及び第２の
演算増幅器からそれぞれ全差動出力の他方を与えられて
加算し出力する第２の加算器と、第１の演算増幅器の同
相出力端子と第２の演算増幅器の同相出力端子との間に
直列に接続された第１及び第２の抵抗であって、第１及
び第２の抵抗の接続点から平均化された同相出力を発生
する第１及び第２の抵抗とを備える。
の演算増幅器の第１の全差動出力端子と第２の演算増幅
器の第１の全差動出力端子とに接続されており、第１及
び第２の演算増幅器からそれぞれ全差動出力の一方を与
えられて加算し出力する第１の加算器と、第２の演算増
幅器の第２の全差動出力端子と第２の演算増幅器の第２
の全差動出力端子とに接続されており、第１及び第２の
演算増幅器からそれぞれ全差動出力の他方を与えられて
加算し出力する第２の加算器と、第１の演算増幅器の同
相出力端子と第２の演算増幅器の同相出力端子との間に
直列に接続された第１及び第２の抵抗であって、第１及
び第２の抵抗の接続点から平均化された同相出力を発生
する第１及び第２の抵抗とを備える。
【００１２】本発明のさらに他のオフセット除去回路
は、外部から第１及び第２の信号を反転入力端子及び非
反転入力端子にそれぞれに入力され、全差動出力の一方
を出力端子より発生する第１の演算増幅器と、第１の演
算増幅器の出力端子に入力端子が接続され、全差動出力
の一方を与えられて反転し、出力端子から全差動出力の
他方を発生する反転増幅器と、第１の演算増幅器の出力
端子と反転増幅器の出力端子との間に接続され、第１の
演算増幅器が発生した全差動出力の一方と反転増幅器が
発生した全差動出力の他方とを与えられてその中間電位
に対応する同相出力を発生する同相出力発生部とを備え
る。
は、外部から第１及び第２の信号を反転入力端子及び非
反転入力端子にそれぞれに入力され、全差動出力の一方
を出力端子より発生する第１の演算増幅器と、第１の演
算増幅器の出力端子に入力端子が接続され、全差動出力
の一方を与えられて反転し、出力端子から全差動出力の
他方を発生する反転増幅器と、第１の演算増幅器の出力
端子と反転増幅器の出力端子との間に接続され、第１の
演算増幅器が発生した全差動出力の一方と反転増幅器が
発生した全差動出力の他方とを与えられてその中間電位
に対応する同相出力を発生する同相出力発生部とを備え
る。
【００１３】本発明の他のオフセット除去回路は、全差
動出力及び同相出力を有する第１、第２及び第３の演算
増幅器を含んでおり、第１の演算増幅器の第１の全差動
出力端子と第２の演算増幅器の第１の全差動出力端子と
に接続されており、第１及び第２の演算増幅器からそれ
ぞれ全差動出力の一方を与えられて加算し出力する第１
の加算器と、第２の演算増幅器の第２の全差動出力端子
と第２の演算増幅器の第２の全差動出力端子とに接続さ
れており、第１及び第２の演算増幅器からそれぞれ全差
動出力の他方を与えられて加算し出力する第２の加算器
と、第１の演算増幅器の同相出力端子と第２の演算増幅
器の同相出力端子とに接続され、それぞれの同相出力を
与えられて平均化し基準電位として出力する基準電位発
生器とを備え、第３の演算増幅器は、第１及び第２の加
算器のそれぞれの出力端子に非反転入力端子及び反転入
力端子を接続され、基準電位発生器の出力端子に基準電
位端子を接続されており、基準電位発生器が出力した基
準電位と、第１及び第２の加算器のそれぞれの出力とを
与えられて、全差動出力及び同相出力を発生することを
特徴としている。
動出力及び同相出力を有する第１、第２及び第３の演算
増幅器を含んでおり、第１の演算増幅器の第１の全差動
出力端子と第２の演算増幅器の第１の全差動出力端子と
に接続されており、第１及び第２の演算増幅器からそれ
ぞれ全差動出力の一方を与えられて加算し出力する第１
の加算器と、第２の演算増幅器の第２の全差動出力端子
と第２の演算増幅器の第２の全差動出力端子とに接続さ
れており、第１及び第２の演算増幅器からそれぞれ全差
動出力の他方を与えられて加算し出力する第２の加算器
と、第１の演算増幅器の同相出力端子と第２の演算増幅
器の同相出力端子とに接続され、それぞれの同相出力を
与えられて平均化し基準電位として出力する基準電位発
生器とを備え、第３の演算増幅器は、第１及び第２の加
算器のそれぞれの出力端子に非反転入力端子及び反転入
力端子を接続され、基準電位発生器の出力端子に基準電
位端子を接続されており、基準電位発生器が出力した基
準電位と、第１及び第２の加算器のそれぞれの出力とを
与えられて、全差動出力及び同相出力を発生することを
特徴としている。
【００１４】ここで、各々の演算増幅器の同相出力は、
全差動出力を発生する２つの端子の間に直列に接続され
た二つの抵抗の接続点より取り出されるものであっても
よい。
全差動出力を発生する２つの端子の間に直列に接続され
た二つの抵抗の接続点より取り出されるものであっても
よい。
【００１５】
【作用】複数の演算増幅器のそれぞれの同相出力が第３
の演算器に入力されて、平均化されたものが出力される
ことによって、各々の同相出力に含まれていたオフセッ
ト量が相殺される。
の演算器に入力されて、平均化されたものが出力される
ことによって、各々の同相出力に含まれていたオフセッ
ト量が相殺される。
【００１６】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１７】図１に、第１の実施例によるオフセット除
去回路の構成を示す。この回路は、全差動出力及び同相
出力を有する二つの演算増幅器１１及び１２と、それぞ
れの全差動出力を加算する加算器１５及び１６と、それ
ぞれの同相出力を加算する加算器１３と、加算器１３の
出力に１／２を乗算する乗算器１４とを備えている。
去回路の構成を示す。この回路は、全差動出力及び同相
出力を有する二つの演算増幅器１１及び１２と、それぞ
れの全差動出力を加算する加算器１５及び１６と、それ
ぞれの同相出力を加算する加算器１３と、加算器１３の
出力に１／２を乗算する乗算器１４とを備えている。
【００１８】入力信号Ｖi - 1 及びＶi + 1 が入力され
る外部入力端子１及び２が、演算増幅器１１の反転入力
端子と非反転入力端子にそれぞれ接続されており、入力
信号Ｖi - 2 及びＶi + 2 が入力される外部入力端子３
及び４が演算増幅器１２の反転入力端子と非反転入力端
子にそれぞれ接続されている。演算増幅器１１及び１２
のそれぞれの非反転出力Ｖo + 1 、Ｖo + 2 が加算器１
５に入力され、加算されたものが出力Ｖo + として外部
出力端子５より出力される。同様に、演算増幅器１１及
び１２の反転出力Ｖo - 1 、Ｖo - 2 が加算器１６に入
力され、加算されて出力Ｖo - として外部出力端子６よ
り出力される。
る外部入力端子１及び２が、演算増幅器１１の反転入力
端子と非反転入力端子にそれぞれ接続されており、入力
信号Ｖi - 2 及びＶi + 2 が入力される外部入力端子３
及び４が演算増幅器１２の反転入力端子と非反転入力端
子にそれぞれ接続されている。演算増幅器１１及び１２
のそれぞれの非反転出力Ｖo + 1 、Ｖo + 2 が加算器１
５に入力され、加算されたものが出力Ｖo + として外部
出力端子５より出力される。同様に、演算増幅器１１及
び１２の反転出力Ｖo - 1 、Ｖo - 2 が加算器１６に入
力され、加算されて出力Ｖo - として外部出力端子６よ
り出力される。
【００１９】さらに、演算増幅器１１及び１２のそれぞ
れの同相出力Ｖcm1 、Ｖcm2 が加算器１３に入力されて
加算され、乗算器１４に与えられて１／２が乗算され
る。この結果、（Ｖcm1 ＋Ｖcm2 ）／２がこの回路の同
相出力Ｖcmとして外部出力端子７より外部へ出力され
る。
れの同相出力Ｖcm1 、Ｖcm2 が加算器１３に入力されて
加算され、乗算器１４に与えられて１／２が乗算され
る。この結果、（Ｖcm1 ＋Ｖcm2 ）／２がこの回路の同
相出力Ｖcmとして外部出力端子７より外部へ出力され
る。
【００２０】このように、本実施例によれば複数の演算
増幅器１１および１２のそれぞれの同相出力電位Ｖcm1
及びＶcm2 を用いて平均化した出力（Ｖcm1 ＋Ｖcm2 ）
／２を全体の回路の同相出力電位Ｖｃｍとして用いる。
これにより、演算増幅器２１及び２２の全差動出力Ｖo
+ 1 及びＶo - 1 、Ｖo + 2 及びＶo - 2 をそれぞれ加
算又は減算した値においてオフセット量が相殺され、完
全に除去される。
増幅器１１および１２のそれぞれの同相出力電位Ｖcm1
及びＶcm2 を用いて平均化した出力（Ｖcm1 ＋Ｖcm2 ）
／２を全体の回路の同相出力電位Ｖｃｍとして用いる。
これにより、演算増幅器２１及び２２の全差動出力Ｖo
+ 1 及びＶo - 1 、Ｖo + 2 及びＶo - 2 をそれぞれ加
算又は減算した値においてオフセット量が相殺され、完
全に除去される。
【００２１】第１の実施例は、二つのアナログ信号処理
系における演算増幅器の同相出力に存在するオフセット
量を相殺するものである。しかし、アナログ信号処理系
がｎ（ｎは２以上の整数）個設けられている場合にも同
様に本発明を適用することができる。即ち、１番目の演
算増幅器の出力をＶo1、２番目の演算増幅器の出力をＶ
o2、…、ｎ番目の演算増幅器の出力をＶon、差動出力成
分を順に±Ｖd1、±Ｖd2、…、±Ｖdn、同相出力成分を
順にＶc1、Ｖc2、…、Ｖcnとすると、次のような関係が
成立する。
系における演算増幅器の同相出力に存在するオフセット
量を相殺するものである。しかし、アナログ信号処理系
がｎ（ｎは２以上の整数）個設けられている場合にも同
様に本発明を適用することができる。即ち、１番目の演
算増幅器の出力をＶo1、２番目の演算増幅器の出力をＶ
o2、…、ｎ番目の演算増幅器の出力をＶon、差動出力成
分を順に±Ｖd1、±Ｖd2、…、±Ｖdn、同相出力成分を
順にＶc1、Ｖc2、…、Ｖcnとすると、次のような関係が
成立する。
【００２２】 Ｖo1＝Ｖd1＋Ｖc1，−Ｖo1＝−Ｖd1＋Ｖc1 （１） Ｖo2＝Ｖd2＋Ｖc2，−Ｖo2＝−Ｖd2＋Ｖc2 （２） … Ｖon＝Ｖdn＋Ｖcn，−Ｖon＝−Ｖdn＋Ｖcn （３） 同相出力成分の平均値をＶcm（＝（Ｖc1＋Ｖc2＋…＋Ｖ
cn）／ｎ）とし、この平均値Ｖcmに対するＤＣオフセッ
ト電圧を、それぞれＶos1 、Ｖos2 、…、Ｖosn とする
と、次の関係が成立する。
cn）／ｎ）とし、この平均値Ｖcmに対するＤＣオフセッ
ト電圧を、それぞれＶos1 、Ｖos2 、…、Ｖosn とする
と、次の関係が成立する。
【００２３】 Ｖo1＝Ｖd1＋Ｖcm＋Ｖos1 ，−Ｖo1＝−Ｖd1＋Ｖcm＋ＶoS1 （４） Ｖo2＝Ｖd2＋Ｖcm＋Ｖos2 ，−Ｖo2＝−Ｖd2＋Ｖcm＋ＶoS2 （５） … Ｖon＝Ｖdn＋Ｖcm＋Ｖosn ，−Ｖon＝−Ｖdn＋Ｖcm＋Ｖosn （６） ここで、全てのＤＣオフセット電圧Ｖos1 〜Ｖosn を合
計すると、次のように０になる。
計すると、次のように０になる。
【００２４】 ＝ Ｖc1＋Ｖc2＋…＋Ｖcn−ｎ・Ｖcm＝０（７） このように、複数のアナログ信号処理系の信号を加算し
た場合、同相出力電圧の平均値Ｖcmを同相入力電圧、即
ち基準電位として用いることで、各演算増幅器の同相出
力に含まれていたＤＣオフセット電圧を完全に相殺する
ことができる。
た場合、同相出力電圧の平均値Ｖcmを同相入力電圧、即
ち基準電位として用いることで、各演算増幅器の同相出
力に含まれていたＤＣオフセット電圧を完全に相殺する
ことができる。
【００２５】第１の実施例における演算増幅器１１、１
２の同相出力は、例えば図２に示されたような構成によ
り得ることができる。演算増幅器１１の全差動出力Ｖo
+ 1、Ｖo - 1 をそれぞれ出力する内部端子８、９の間
に、同一の抵抗値を有する抵抗Ｒ１及びＲ２を直列に接
続する。そして、抵抗Ｒ１と抵抗Ｒ２とを接続するノー
ドに接続された内部端子１０から、同相出力Ｖcm1 を取
り出すことができる。
２の同相出力は、例えば図２に示されたような構成によ
り得ることができる。演算増幅器１１の全差動出力Ｖo
+ 1、Ｖo - 1 をそれぞれ出力する内部端子８、９の間
に、同一の抵抗値を有する抵抗Ｒ１及びＲ２を直列に接
続する。そして、抵抗Ｒ１と抵抗Ｒ２とを接続するノー
ドに接続された内部端子１０から、同相出力Ｖcm1 を取
り出すことができる。
【００２６】本発明の第２の実施例によるオフセット除
去回路は、図３に示されたような構成を備えている。上
記第１の実施例では、演算増幅器１１の同相出力Ｖcm1
と演算増幅器１２の同相出力Ｖcm2 とを加算器１３によ
り加算し、乗算器１４により１／２倍することで同相出
力Ｖcmを得ている。これに対し、本実施例では演算増幅
器１１の同相出力端子と演算増幅器１２の同相出力端子
との間を、同一の抵抗値を有し直列に接続された抵抗Ｒ
３及びＲ４で接続し、接続ノードに接続された外部出力
端子７より同相出力Ｖcmを取り出している。他の構成
は、第１の実施例と同様であり、説明を省略する。
去回路は、図３に示されたような構成を備えている。上
記第１の実施例では、演算増幅器１１の同相出力Ｖcm1
と演算増幅器１２の同相出力Ｖcm2 とを加算器１３によ
り加算し、乗算器１４により１／２倍することで同相出
力Ｖcmを得ている。これに対し、本実施例では演算増幅
器１１の同相出力端子と演算増幅器１２の同相出力端子
との間を、同一の抵抗値を有し直列に接続された抵抗Ｒ
３及びＲ４で接続し、接続ノードに接続された外部出力
端子７より同相出力Ｖcmを取り出している。他の構成
は、第１の実施例と同様であり、説明を省略する。
【００２７】図４に、本発明の第３の実施例によるオフ
セット除去回路の構成を示す。本実施例では、一方の演
算増幅器の出力を他方の演算増幅器により反転すること
で、全差動出力を得ており、さらにこの全差動出力から
抵抗分割により同相出力を生成している点に特徴があ
る。
セット除去回路の構成を示す。本実施例では、一方の演
算増幅器の出力を他方の演算増幅器により反転すること
で、全差動出力を得ており、さらにこの全差動出力から
抵抗分割により同相出力を生成している点に特徴があ
る。
【００２８】外部入力端子１及び２に、演算増幅器１１
の反転入力端子と非反転入力端子とがそれぞれ接続され
ており、演算増幅器１１の出力端子に外部出力端子５が
接続されている。また演算増幅器１１の出力端子には、
抵抗Ｒ５を介して演算増幅器１２の反転入力端子が接続
されており、反転入力端子は抵抗Ｒ６を介して演算増幅
器１２の出力端子に接続されている。この演算増幅器１
２の出力端子は外部出力端子６に接続され、非反転入力
端子は接地されている。さらに、外部出力端子５と外部
出力端子６との間には、抵抗Ｒ７及びＲ８が直列に接続
されており、この抵抗Ｒ７と抵抗Ｒ８との接続点には外
部出力端子７が接続されている。
の反転入力端子と非反転入力端子とがそれぞれ接続され
ており、演算増幅器１１の出力端子に外部出力端子５が
接続されている。また演算増幅器１１の出力端子には、
抵抗Ｒ５を介して演算増幅器１２の反転入力端子が接続
されており、反転入力端子は抵抗Ｒ６を介して演算増幅
器１２の出力端子に接続されている。この演算増幅器１
２の出力端子は外部出力端子６に接続され、非反転入力
端子は接地されている。さらに、外部出力端子５と外部
出力端子６との間には、抵抗Ｒ７及びＲ８が直列に接続
されており、この抵抗Ｒ７と抵抗Ｒ８との接続点には外
部出力端子７が接続されている。
【００２９】このような構成としたことで、演算増幅器
１１から全差動出力の一方の電位Ｖo + が外部出力端子
５を介して出力され、抵抗Ｒ５、Ｒ６及び演算増幅器１
２とで構成された反転増幅器により反転された電位Ｖo
- が外部出力端子６より出力される。さらに、外部出力
端子７より同相出力Ｖcmが出力される。
１１から全差動出力の一方の電位Ｖo + が外部出力端子
５を介して出力され、抵抗Ｒ５、Ｒ６及び演算増幅器１
２とで構成された反転増幅器により反転された電位Ｖo
- が外部出力端子６より出力される。さらに、外部出力
端子７より同相出力Ｖcmが出力される。
【００３０】図５に、本発明の第４の実施例によるオフ
セット除去回路の構成を示す。演算増幅器１１及び１
２、抵抗Ｒ３及びＲ４、加算器１５及び１６から成る構
成は、図３に示された第２の実施例の構成と同様であ
り、説明を省略する。第４の実施例ではさらに、加算器
１５及び１６のそれぞれの全差動出力Ｖo + 及びＶo -
を、後段の演算増幅器３３の非反転入力端子及び反転入
力端子に入力すると共に、さらに抵抗Ｒ３及びＲ４の接
続ノードＮ１から出力される同相出力Ｖcmを、基準電位
Ｖref として演算増幅器３３に入力している点に特徴が
ある。
セット除去回路の構成を示す。演算増幅器１１及び１
２、抵抗Ｒ３及びＲ４、加算器１５及び１６から成る構
成は、図３に示された第２の実施例の構成と同様であ
り、説明を省略する。第４の実施例ではさらに、加算器
１５及び１６のそれぞれの全差動出力Ｖo + 及びＶo -
を、後段の演算増幅器３３の非反転入力端子及び反転入
力端子に入力すると共に、さらに抵抗Ｒ３及びＲ４の接
続ノードＮ１から出力される同相出力Ｖcmを、基準電位
Ｖref として演算増幅器３３に入力している点に特徴が
ある。
【００３１】このような構成により、本実施例では後段
の演算増幅器３３から全差動出力Ｖo + 及びＶo - と、
前段の演算増幅器１１及び１２の同相出力Ｖcm1 及びＶ
cm2が含んでいるオフセット量を相殺した同相出力Ｖcm
を得ることができる。
の演算増幅器３３から全差動出力Ｖo + 及びＶo - と、
前段の演算増幅器１１及び１２の同相出力Ｖcm1 及びＶ
cm2が含んでいるオフセット量を相殺した同相出力Ｖcm
を得ることができる。
【００３２】上述した実施例はいずれも一例であって、
本発明を限定するものではない。例えば、第１から第４
の実施例ではいずれも演算増幅器を２つ用いているが、
３つ以上用いてもよい。この場合には、図１に示された
第１の実施例を例にとると、ｍ個（ｍは３以上）の演算
増幅器の全差動出力の一方の電位Ｖo + 1 、Ｖo + 2、
…、Ｖo + m を一方の加算器で全て加算し、あるいはこ
のうちの幾つかを減算（例えば、Ｖo + 1 ＋Ｖo + 2 −
Ｖo + 3 −Ｖo + 4 ＋…−Ｖo + m ）し、演算増幅器の
全差動出力の他方の電位Ｖo - 1 、Ｖo - 2 、…、Ｖo
- m を他方の加算器で全て加算し、あるいはこのうちの
幾つかを減算（例えば、Ｖo - 1 ＋Ｖo- 2 −Ｖo - 3
−Ｖo - 4 ＋…−Ｖo - m ）し、それぞれの同相出力Ｖ
cm1 、Ｖcm2 、…、Ｖcmm を全て加算して１／ｍ倍した
ものを出力してもよい。
本発明を限定するものではない。例えば、第１から第４
の実施例ではいずれも演算増幅器を２つ用いているが、
３つ以上用いてもよい。この場合には、図１に示された
第１の実施例を例にとると、ｍ個（ｍは３以上）の演算
増幅器の全差動出力の一方の電位Ｖo + 1 、Ｖo + 2、
…、Ｖo + m を一方の加算器で全て加算し、あるいはこ
のうちの幾つかを減算（例えば、Ｖo + 1 ＋Ｖo + 2 −
Ｖo + 3 −Ｖo + 4 ＋…−Ｖo + m ）し、演算増幅器の
全差動出力の他方の電位Ｖo - 1 、Ｖo - 2 、…、Ｖo
- m を他方の加算器で全て加算し、あるいはこのうちの
幾つかを減算（例えば、Ｖo - 1 ＋Ｖo- 2 −Ｖo - 3
−Ｖo - 4 ＋…−Ｖo - m ）し、それぞれの同相出力Ｖ
cm1 、Ｖcm2 、…、Ｖcmm を全て加算して１／ｍ倍した
ものを出力してもよい。
【００３３】
【発明の効果】以上説明したように、本発明のオフセッ
ト除去回路によれば、全差動出力を有する複数の演算増
幅器のそれぞれの同相出力を平均化することにより、各
々の同相出力に含まれていたオフセット量を相殺するこ
とが可能である。
ト除去回路によれば、全差動出力を有する複数の演算増
幅器のそれぞれの同相出力を平均化することにより、各
々の同相出力に含まれていたオフセット量を相殺するこ
とが可能である。
【図１】本発明の第１の実施例によるオフセット除去回
路の構成を示した回路図。
路の構成を示した回路図。
【図２】同オフセット除去回路における演算増幅器１１
で同相出力を取り出すための構成を示した回路図。
で同相出力を取り出すための構成を示した回路図。
【図３】本発明の第２の実施例によるオフセット除去回
路の構成を示した回路図。
路の構成を示した回路図。
【図４】本発明の第３の実施例によるオフセット除去回
路の構成を示した回路図。
路の構成を示した回路図。
【図５】本発明の第４の実施例によるオフセット除去回
路の構成を示した回路図。
路の構成を示した回路図。
【図６】従来のオフセット除去回路の構成を示した回路
図。
図。
１１、１２、３３ 演算増幅器 １〜４ 外部入力端子 ５〜１０ 外部出力端子 １３、１５、１６ 加算器 １４ 乗算器 Ｒ１〜Ｒ８ 抵抗
Claims (6)
- 【請求項１】全差動出力及び同相出力を有する複数の演
算増幅器を含んだオフセット除去回路において、 前記演算増幅器のそれぞれの全差動出力の一方を入力さ
れて所定の演算を行い演算結果を出力する第１の演算器
と、 前記演算増幅器のそれぞれの全差動出力の他方を入力さ
れて所定の演算を行い演算結果を出力する第２の演算器
と、 前記演算増幅器のそれぞれの同相出力を入力されてその
平均値を出力する第３の演算器と、 を備えることを特徴とするオフセット除去回路。 - 【請求項２】全差動出力及び同相出力を有する第１、第
２の演算増幅器を含んだオフセット除去回路において、 前記第１の演算増幅器の全差動出力の一方と前記第２の
演算増幅器の全差動出力の一方とを入力されて所定の演
算を行い演算結果を出力する第１の演算器と、 前記第１の演算増幅器の全差動出力の他方と前記第２の
演算増幅器の全差動出力の他方とを入力されて所定の演
算を行い演算結果を出力する第２の演算器と、 前記第１の演算増幅器の同相出力と前記第２の演算増幅
器の同相出力とを入力されて加算し、加算結果を出力す
る加算器と、 前記加算器の出力した前記加算結果に所定値を乗算して
出力する乗算器と、 を備えることを特徴とするオフセット除去回路。 - 【請求項３】全差動出力及び同相出力を有する第１、第
２の演算増幅器を含んだオフセット除去回路において、 前記第１の演算増幅器の第１の全差動出力端子と前記第
２の演算増幅器の第１の全差動出力端子とに接続されて
おり、前記第１及び第２の演算増幅器からそれぞれ全差
動出力の一方を与えられて加算し出力する第１の加算器
と、 前記第２の演算増幅器の第２の全差動出力端子と前記第
２の演算増幅器の第２の全差動出力端子とに接続されて
おり、前記第１及び第２の演算増幅器からそれぞれ全差
動出力の他方を与えられて加算し出力する第２の加算器
と、 前記第１の演算増幅器の同相出力端子と前記第２の演算
増幅器の同相出力端子との間に直列に接続された第１及
び第２の抵抗であって、前記第１及び第２の抵抗の接続
点から平均化された同相出力を発生する前記第１及び第
２の抵抗と、を備えることを特徴とするオフセット除去
回路。 - 【請求項４】外部から第１及び第２の信号を反転入力端
子及び非反転入力端子にそれぞれに入力され、全差動出
力の一方を出力端子より発生する第１の演算増幅器と、 前記第１の演算増幅器の出力端子に入力端子が接続さ
れ、前記全差動出力の一方を与えられて反転し、出力端
子から全差動出力の他方を発生する反転増幅器と、 前記第１の演算増幅器の出力端子と前記反転増幅器の出
力端子との間に接続され、前記第１の演算増幅器が発生
した前記全差動出力の一方と前記反転増幅器が発生した
前記全差動出力の他方とを与えられてその中間電位に対
応する同相出力を発生する同相出力発生部と、 を備えることを特徴とするオフセット除去回路。 - 【請求項５】全差動出力及び同相出力を有する第１、第
２及び第３の演算増幅器を含んだオフセット除去回路に
おいて、 前記第１の演算増幅器の第１の全差動出力端子と前記第
２の演算増幅器の第１の全差動出力端子とに接続されて
おり、前記第１及び第２の演算増幅器からそれぞれ全差
動出力の一方を与えられて加算し出力する第１の加算器
と、 前記第２の演算増幅器の第２の全差動出力端子と前記第
２の演算増幅器の第２の全差動出力端子とに接続されて
おり、前記第１及び第２の演算増幅器からそれぞれ全差
動出力の他方を与えられて加算し出力する第２の加算器
と、 前記第１の演算増幅器の同相出力端子と前記第２の演算
増幅器の同相出力端子とに接続され、それぞれの同相出
力を与えられて平均化し基準電位として出力する基準電
位発生器とを備えており、 前記第３の演算増幅器は、前記第１及び第２の加算器の
それぞれの出力端子に非反転入力端子及び反転入力端子
を接続され、前記基準電位発生器の出力端子に基準電位
端子を接続されており、前記基準電位発生器が出力した
前記基準電位と、前記第１及び第２の加算器のそれぞれ
の出力とを与えられて、全差動出力及び同相出力を発生
することを特徴とするオフセット除去回路。 - 【請求項６】前記各々の演算増幅器の同相出力は、全差
動出力を発生する２つの端子の間に直列に接続された二
つの抵抗の接続点より取り出されることを特徴とする請
求項１、２、３、ないし５のいずれかに記載されたオフ
セット除去回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28220595A JP3601890B2 (ja) | 1995-10-30 | 1995-10-30 | オフセット除去回路 |
| US08/739,951 US5796301A (en) | 1995-10-30 | 1996-10-30 | Offset cancellation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28220595A JP3601890B2 (ja) | 1995-10-30 | 1995-10-30 | オフセット除去回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09130163A true JPH09130163A (ja) | 1997-05-16 |
| JP3601890B2 JP3601890B2 (ja) | 2004-12-15 |
Family
ID=17649441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28220595A Expired - Fee Related JP3601890B2 (ja) | 1995-10-30 | 1995-10-30 | オフセット除去回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5796301A (ja) |
| JP (1) | JP3601890B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100748721B1 (ko) * | 2006-06-15 | 2007-08-13 | 삼성전자주식회사 | 저잡음 증폭을 위한 푸시-풀 증폭기 및 방법 |
| JP2009225167A (ja) * | 2008-03-17 | 2009-10-01 | Fujitsu Ltd | 受信回路の高耐圧化方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5990737A (en) * | 1997-04-28 | 1999-11-23 | Kabushiki Kaisha Toshiba | Balanced amplifier using single-ended output operational amplifiers |
| US6111437A (en) * | 1998-05-29 | 2000-08-29 | Lucent Technologies Inc. | Wide common-mode differential receiver with precision input referred offset |
| US6329876B1 (en) * | 1999-01-04 | 2001-12-11 | Tripath Technology, Inc. | Noise reduction scheme for operational amplifiers |
| US6194965B1 (en) * | 1999-09-03 | 2001-02-27 | Cypress Semiconductor Corp. | Differential signal detection circuit |
| JP2001085958A (ja) * | 1999-09-10 | 2001-03-30 | Toshiba Corp | 増幅回路 |
| JP4544683B2 (ja) * | 2000-02-29 | 2010-09-15 | 富士フイルム株式会社 | 物理乱数発生装置 |
| US6772132B1 (en) * | 2000-03-02 | 2004-08-03 | Trading Technologies International, Inc. | Click based trading with intuitive grid display of market depth |
| US6466089B2 (en) * | 2000-10-11 | 2002-10-15 | Texas Instruments Incorporated | Control circuit for increasing the output inpedance of a transconductor |
| US6617918B2 (en) * | 2001-06-29 | 2003-09-09 | Intel Corporation | Multi-level receiver circuit with digital output using a variable offset comparator |
| US6833756B2 (en) * | 2002-01-24 | 2004-12-21 | Broadcom Corporation | Input buffer amplifier with centroidal layout |
| US6774700B1 (en) * | 2003-08-29 | 2004-08-10 | Agilent Technologies, Inc. | Current-mode logic differential signal generation circuit employing squelch |
| KR100698332B1 (ko) * | 2005-02-04 | 2007-03-23 | 삼성전자주식회사 | 이득제어 증폭기 |
| US7956688B2 (en) * | 2009-10-07 | 2011-06-07 | International Business Machines Corporation | Common mode cancellation in differential networks |
| TWI430563B (zh) * | 2010-09-15 | 2014-03-11 | Realtek Semiconductor Corp | 信號產生裝置及方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4633223A (en) * | 1981-10-13 | 1986-12-30 | Intel Corporation | DC offset correction circuit utilizing switched capacitor differential integrator |
| US5410274A (en) * | 1992-09-16 | 1995-04-25 | Hughes Aircraft Company | Single-ended and differential amplifiers with high feedback input impedance and low distortion |
-
1995
- 1995-10-30 JP JP28220595A patent/JP3601890B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-30 US US08/739,951 patent/US5796301A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100748721B1 (ko) * | 2006-06-15 | 2007-08-13 | 삼성전자주식회사 | 저잡음 증폭을 위한 푸시-풀 증폭기 및 방법 |
| JP2009225167A (ja) * | 2008-03-17 | 2009-10-01 | Fujitsu Ltd | 受信回路の高耐圧化方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3601890B2 (ja) | 2004-12-15 |
| US5796301A (en) | 1998-08-18 |
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