JP2001085958A - 増幅回路 - Google Patents
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Abstract
(57)【要約】
【課題】 利得低下をもたらすことなく歪みを低減した
差動増幅回路を提供する。 【解決手段】 平衡型ＤＤＡ１とシングルエンド型ＤＤ
Ａ２を組み合わせて、平衡型のＤＤＡである差動増幅回
路３を構成する。平衡型ＤＤＡ１は、二つの差動入力段
の入力端子である４入力端子ＶＰＰ，ＶＰＮ，ＶＮＮ，
ＶＮＰと二つの出力段の出力端子である２出力端子Ｖｏ
ｕｔＰ，ＶｏｕｔＮを有し、これらが差動増幅回路３の
４入力端子，２出力端子となる。シングルエンド型ＤＤ
Ａ２は、二つの差動入力段の入力端子である４入力端子
がそれぞれ差動増幅回路３の４入力端子に接続され、一
つの出力段の出力端子Ｖｏｕｔが差動増幅回路３の帰還
制御のための制御出力端子となる。この制御出力端子Ｖ
ｏｕｔの信号の負帰還により、全入力端子間の仮想短絡
が可能になる。
差動増幅回路を提供する。 【解決手段】 平衡型ＤＤＡ１とシングルエンド型ＤＤ
Ａ２を組み合わせて、平衡型のＤＤＡである差動増幅回
路３を構成する。平衡型ＤＤＡ１は、二つの差動入力段
の入力端子である４入力端子ＶＰＰ，ＶＰＮ，ＶＮＮ，
ＶＮＰと二つの出力段の出力端子である２出力端子Ｖｏ
ｕｔＰ，ＶｏｕｔＮを有し、これらが差動増幅回路３の
４入力端子，２出力端子となる。シングルエンド型ＤＤ
Ａ２は、二つの差動入力段の入力端子である４入力端子
がそれぞれ差動増幅回路３の４入力端子に接続され、一
つの出力段の出力端子Ｖｏｕｔが差動増幅回路３の帰還
制御のための制御出力端子となる。この制御出力端子Ｖ
ｏｕｔの信号の負帰還により、全入力端子間の仮想短絡
が可能になる。
Description
【０００１】
【発明の属する技術分野】この発明は、差動差分増幅器
ＤＤＡ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｄｉｆｆｅｒｅｎ
ｃｅ Ａｍｐｌｉｆｉｅｒ）を用いた全差動型の増幅回
路に関する。
ＤＤＡ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｄｉｆｆｅｒｅｎ
ｃｅ Ａｍｐｌｉｆｉｅｒ）を用いた全差動型の増幅回
路に関する。
【０００２】
【従来の技術】従来より、入力インピーダンスの大きい
非反転増幅器を構成するために、全差動型（平衡型）の
ＤＤＡを用いる手法が知られている。平衡型ＤＤＡと
は、図１のシンボル図に示し、図２の回路図に示したよ
うなものである。このＤＤＡ１は、ＮＭＯＳトランジス
タＱ１，Ｑ２，Ｑ１３により構成される差動入力段１１
と、ＮＭＯＳトランジスタＱ３，Ｑ４，Ｑ１５により構
成される差動入力段１２とを有し、またＰＭＯＳトラン
ジスタＱ１１とＮＭＯＳトランジスタＱ１４を持つ出力
段１３と、ＰＭＯＳトランジスタＱ１２とＮＭＯＳトラ
ンジスタＱ１６を持つ出力段１４を有し、４個の入力端
子ＶＰＰ、ＶＰＮ、ＶＮＰ、ＶＮＮと２個の出力端子Ｖ
ｏｕｔＰ、ＶｏｕｔＮを有する。
非反転増幅器を構成するために、全差動型（平衡型）の
ＤＤＡを用いる手法が知られている。平衡型ＤＤＡと
は、図１のシンボル図に示し、図２の回路図に示したよ
うなものである。このＤＤＡ１は、ＮＭＯＳトランジス
タＱ１，Ｑ２，Ｑ１３により構成される差動入力段１１
と、ＮＭＯＳトランジスタＱ３，Ｑ４，Ｑ１５により構
成される差動入力段１２とを有し、またＰＭＯＳトラン
ジスタＱ１１とＮＭＯＳトランジスタＱ１４を持つ出力
段１３と、ＰＭＯＳトランジスタＱ１２とＮＭＯＳトラ
ンジスタＱ１６を持つ出力段１４を有し、４個の入力端
子ＶＰＰ、ＶＰＮ、ＶＮＰ、ＶＮＮと２個の出力端子Ｖ
ｏｕｔＰ、ＶｏｕｔＮを有する。
【０００３】出力端子ＶｏｕｔＮとＶｏｕｔＰの間には
同相帰還回路１５が設けられている。この同相帰還回路
１５によりゲート電圧が制御されるＰＭＯＳトランジス
タＱ５，Ｑ６は、二つの差動入力段１１，１２の共通の
負荷として用いられている。トランジスタＱ５とＱ２及
びＱ３との接続ノードにより一方の出力段トランジスタ
Ｑ１２のゲートが制御され、トランジスタＱ６とＱ４及
びＱ１の接続ノードにより他方の出力段トランジスタＱ
１１のゲートが制御される。
同相帰還回路１５が設けられている。この同相帰還回路
１５によりゲート電圧が制御されるＰＭＯＳトランジス
タＱ５，Ｑ６は、二つの差動入力段１１，１２の共通の
負荷として用いられている。トランジスタＱ５とＱ２及
びＱ３との接続ノードにより一方の出力段トランジスタ
Ｑ１２のゲートが制御され、トランジスタＱ６とＱ４及
びＱ１の接続ノードにより他方の出力段トランジスタＱ
１１のゲートが制御される。
【０００４】出力段トランジスタＱ１１のゲート・ドレ
イン間に設けられた抵抗Ｒ１１とキャパシタＣ１１とは
位相補償回路を構成している。同様に、出力段トランジ
スタＱ１２のゲート・ドレイン間に設けられた抵抗Ｒ１
２とキャパシタＣ１２も位相補償回路を構成している。
ＮＭＯＳトランジスタＱ１３〜Ｑ１６は各差動入力段１
１，１２のバイアス電流を制御する電流源トランジスタ
であり、回路外部から与える電圧Ｖbiasにより制御され
る。
イン間に設けられた抵抗Ｒ１１とキャパシタＣ１１とは
位相補償回路を構成している。同様に、出力段トランジ
スタＱ１２のゲート・ドレイン間に設けられた抵抗Ｒ１
２とキャパシタＣ１２も位相補償回路を構成している。
ＮＭＯＳトランジスタＱ１３〜Ｑ１６は各差動入力段１
１，１２のバイアス電流を制御する電流源トランジスタ
であり、回路外部から与える電圧Ｖbiasにより制御され
る。
【０００５】同相帰還回路１５は、出力同相成分を抑圧
する負帰還制御を行うもので、例えば図３のように構成
される。図３の同相帰還回路１５はＮＭＯＳトランジス
タＱ２１，Ｑ２２，Ｑ２３により構成される差動入力
段、及びダイオード接続されたＰＭＯＳトランジスタＱ
２４，Ｑ２５からなる負荷回路を有する。差動入力段の
一つのトランジスタＱ２１のゲートには抵抗Ｒ２１，Ｒ
２２を介して出力端子ＶｏｕｔＮ，ＶｏｕｔＰが接続さ
れる。これらの抵抗抵抗Ｒ２１，Ｒ２２により平衡型Ｄ
ＤＡ１の出力信号ＶｏｕｔＮ、ＶｏｕｔＰに含まれる同
相成分を検出し、これを他方のトランジスタＱ２２のゲ
ートに入る電圧ＶＡＧと比較して、制御信号ＶCを生成
する。この制御信号ＶCにより、ＤＤＡ１の出力同相電
圧が負帰還制御され、ＶＡＧとほぼ等しくなる。
する負帰還制御を行うもので、例えば図３のように構成
される。図３の同相帰還回路１５はＮＭＯＳトランジス
タＱ２１，Ｑ２２，Ｑ２３により構成される差動入力
段、及びダイオード接続されたＰＭＯＳトランジスタＱ
２４，Ｑ２５からなる負荷回路を有する。差動入力段の
一つのトランジスタＱ２１のゲートには抵抗Ｒ２１，Ｒ
２２を介して出力端子ＶｏｕｔＮ，ＶｏｕｔＰが接続さ
れる。これらの抵抗抵抗Ｒ２１，Ｒ２２により平衡型Ｄ
ＤＡ１の出力信号ＶｏｕｔＮ、ＶｏｕｔＰに含まれる同
相成分を検出し、これを他方のトランジスタＱ２２のゲ
ートに入る電圧ＶＡＧと比較して、制御信号ＶCを生成
する。この制御信号ＶCにより、ＤＤＡ１の出力同相電
圧が負帰還制御され、ＶＡＧとほぼ等しくなる。
【０００６】このような４入力，２出力の平衡型ＤＤＡ
１は、入力端子ＶＰＰと入力端子ＶＰＮの間の差の入力
信号に対して一方の出力端子ＶｏｕｔＰの出力信号は正
の利得、他方の出力端子ＶｏｕｔＮの出力信号は負の利
得を有する。また入力端子ＶＮＰと入力端子ＶＮＮの間
の差の入力信号に対して一方の出力端子ＶｏｕｔＰは負
の利得、他方の出力端子ＶｏｕｔＮは正の利得を有す
る。これらの利得は、差動入力段の利得と出力段の積で
決定される。ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３，Ｑ
４の相互コンダクタンスをｇｍ、ドレイン・ソース間コ
ンダクタンスをｇdsn、ＭＯＳトランジスタＱ５，Ｑ６
のドレイン・ソース間コンダクタンスをｇdspとする
と、差動入力信号に対する差動入力段の利得は、ｇｍ／
（ｇdsn＋ｇdsp）となる。従って、差動入力段の差動ト
ランジスタ対の相互コンダクタンスとＤＤＡ１の利得の
絶対値は比例関係にあることがわかる。
１は、入力端子ＶＰＰと入力端子ＶＰＮの間の差の入力
信号に対して一方の出力端子ＶｏｕｔＰの出力信号は正
の利得、他方の出力端子ＶｏｕｔＮの出力信号は負の利
得を有する。また入力端子ＶＮＰと入力端子ＶＮＮの間
の差の入力信号に対して一方の出力端子ＶｏｕｔＰは負
の利得、他方の出力端子ＶｏｕｔＮは正の利得を有す
る。これらの利得は、差動入力段の利得と出力段の積で
決定される。ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３，Ｑ
４の相互コンダクタンスをｇｍ、ドレイン・ソース間コ
ンダクタンスをｇdsn、ＭＯＳトランジスタＱ５，Ｑ６
のドレイン・ソース間コンダクタンスをｇdspとする
と、差動入力信号に対する差動入力段の利得は、ｇｍ／
（ｇdsn＋ｇdsp）となる。従って、差動入力段の差動ト
ランジスタ対の相互コンダクタンスとＤＤＡ１の利得の
絶対値は比例関係にあることがわかる。
【０００７】この様な平衡型ＤＤＡ１を用いて、非反転
増幅回路は図４のように構成される。この回路は平衡型
ＤＤＡ１のほかに抵抗Ｒ１〜Ｒ３を用いて構成され、Ｖ
ｉｎＰ、ＶｉｎＮの入力に対してＶｏｕｔＰ、Ｖｏｕｔ
Ｎを出力する。抵抗Ｒ１〜Ｒ３により負帰還がかかるた
め、平衡型ＤＤＡ１の利得が無限大であると仮定すれ
ば、この非線形増幅回路は、下記数１を満足する動作を
する。
増幅回路は図４のように構成される。この回路は平衡型
ＤＤＡ１のほかに抵抗Ｒ１〜Ｒ３を用いて構成され、Ｖ
ｉｎＰ、ＶｉｎＮの入力に対してＶｏｕｔＰ、Ｖｏｕｔ
Ｎを出力する。抵抗Ｒ１〜Ｒ３により負帰還がかかるた
め、平衡型ＤＤＡ１の利得が無限大であると仮定すれ
ば、この非線形増幅回路は、下記数１を満足する動作を
する。
【０００８】
【数１】（ＶＰＰ−ＶＰＮ）−（ＶＮＰ−ＶＮＮ）＝０
【０００９】従って、抵抗Ｒ３の抵抗値がＲa、抵抗Ｒ
１，Ｒ２の抵抗値が共にＲbであるとすると、この回路
の利得Ａは、下記数２となる。
１，Ｒ２の抵抗値が共にＲbであるとすると、この回路
の利得Ａは、下記数２となる。
【００１０】
【数２】Ａ＝｛Ｒb＋（Ｒa／２）｝／（Ｒa／２）
【００１１】入力電圧ＶｉｎＰ、ＶｉｎＮの同相成分を
ＶＣＭ、差動成分をＶｉ、出力電圧ＶｏｕｔＰ、Ｖｏｕ
ｔＮの同相成分をＶＡＧ、差動成分をＶｏとすると、次
の関係が成り立つ。
ＶＣＭ、差動成分をＶｉ、出力電圧ＶｏｕｔＰ、Ｖｏｕ
ｔＮの同相成分をＶＡＧ、差動成分をＶｏとすると、次
の関係が成り立つ。
【００１２】
【数３】ＶＰＰ＝ＶＣＭ＋Ｖｉ ＶＮＰ＝ＶＣＭ−Ｖｉ ＶｏｕｔＰ＝ＶＡＧ＋Ｖｏ ＶｏｕｔＮ＝ＶＡＧ−Ｖｏ Ｖｏ＝Ａ・Ｖｉ
【００１３】平衡型ＤＤＡ１の入力端子は、図２に示す
ようにＭＯＳトランジスタのゲートに接続されているた
め、原理的に電流は流れ込まない。従って、ＶＰＮ、Ｖ
ＮＮは抵抗Ｒ１〜Ｒ３と出力電圧ＶｏｕｔＰ、Ｖｏｕｔ
Ｎによって決り、次のようになる。
ようにＭＯＳトランジスタのゲートに接続されているた
め、原理的に電流は流れ込まない。従って、ＶＰＮ、Ｖ
ＮＮは抵抗Ｒ１〜Ｒ３と出力電圧ＶｏｕｔＰ、Ｖｏｕｔ
Ｎによって決り、次のようになる。
【００１４】
【数４】ＶＰＮ＝ＶＡＧ＋Ｖｉ ＶＮＮ＝ＶＡＧ−Ｖｉ
【００１５】ＶＣＭ≠ＶＡＧの場合には、ＶＰＰ≠ＶＰ
Ｎ、ＶＮＰ≠ＶＮＮとなる。すなわち、ＤＤＡ１の入力
電圧の同相成分ＶＣＭが出力電圧の同相成分ＶＡＧと異
なる場合には、差動入力段に入力する２つの信号が異な
る電圧となる。ここで、図５及び図６を用いて差動入力
の動作を考察する。図５の差動入力段はＮＭＯＳトラン
ジスタＱ５１，Ｑ５２，Ｑ５３により構成され、Ｑ５３
のゲート電位は所望のバイアス電流Ｉbiasを流すように
電圧Ｖbiasにより制御されている。ここで、ＭＯＳトラ
ンジスタＱ５１のゲート・ソース間電圧をＶGSI、ドレ
イン電流をＩDI、ＭＯＳトランジスタＱ５２のゲート・
ソース間電圧をＶGS２、ドレイン電流をＩD2とする。Ｍ
ＯＳトランジスタＱ５１，Ｑ５２の特性がゲート・ソー
ス間電圧ＶGS、ドレイン電流ＩD、しきい値電圧ＶTH、
相互コンダクタンスパラメーターＫを用いて、ＩD＝Ｋ
（ＶGS−ＶTH）2と表すことができるとすると、ΔＶi＝
ＶGS1−ＶGS2とΔＩD＝ＩD1−ＩD2の関係は、下記数５
となる。
Ｎ、ＶＮＰ≠ＶＮＮとなる。すなわち、ＤＤＡ１の入力
電圧の同相成分ＶＣＭが出力電圧の同相成分ＶＡＧと異
なる場合には、差動入力段に入力する２つの信号が異な
る電圧となる。ここで、図５及び図６を用いて差動入力
の動作を考察する。図５の差動入力段はＮＭＯＳトラン
ジスタＱ５１，Ｑ５２，Ｑ５３により構成され、Ｑ５３
のゲート電位は所望のバイアス電流Ｉbiasを流すように
電圧Ｖbiasにより制御されている。ここで、ＭＯＳトラ
ンジスタＱ５１のゲート・ソース間電圧をＶGSI、ドレ
イン電流をＩDI、ＭＯＳトランジスタＱ５２のゲート・
ソース間電圧をＶGS２、ドレイン電流をＩD2とする。Ｍ
ＯＳトランジスタＱ５１，Ｑ５２の特性がゲート・ソー
ス間電圧ＶGS、ドレイン電流ＩD、しきい値電圧ＶTH、
相互コンダクタンスパラメーターＫを用いて、ＩD＝Ｋ
（ＶGS−ＶTH）2と表すことができるとすると、ΔＶi＝
ＶGS1−ＶGS2とΔＩD＝ＩD1−ＩD2の関係は、下記数５
となる。
【００１６】
【数５】 ΔＩD＝ΔＶi・Ｋ｛２Ｉbias／Ｋ−（ΔＶi）2｝1/2
【００１７】数５の関係を示したのが、図６である。こ
れから、ΔＶiに対し、ΔＩDがほぼ線形に変化する範囲
（差動入力段の線形動作範囲）がＫに反比例することが
わかる。この範囲が差動入力段に入力する２つの信号の
電圧差に比べ十分に大きくない場合には、歪みが発生す
る。このため、従来は差動入力段の線形動作範囲を十分
に大きくするように設計を行っている。その方法の一つ
として、ＭＯＳトランジスタのＫを小さくする方法があ
る。ＭＯＳトランジスタのチャンネル幅をＷ、チャンネ
ル長をＬとすると、ＫはＷ／Ｌに比例するため、Ｗ／Ｌ
を小さくすれば差動入力段の線形動作範囲を拡大するこ
とができる。しかし、この方法では図６から明らかなよ
うに差動入力段の相互コンダクダンス（ΔＩD／ΔＶi）
が低下する為、ＤＤＡの利得が低下するという問題が生
じる。その結果、所望の利得が得られない、あるいはＧ
Ｂ積の大きいＤＤＡを必要とする場合には利得段を増や
すなどの対策が必要であり、利得段を増やした場合には
位相補償が困難になるという別の問題が生じる。
れから、ΔＶiに対し、ΔＩDがほぼ線形に変化する範囲
（差動入力段の線形動作範囲）がＫに反比例することが
わかる。この範囲が差動入力段に入力する２つの信号の
電圧差に比べ十分に大きくない場合には、歪みが発生す
る。このため、従来は差動入力段の線形動作範囲を十分
に大きくするように設計を行っている。その方法の一つ
として、ＭＯＳトランジスタのＫを小さくする方法があ
る。ＭＯＳトランジスタのチャンネル幅をＷ、チャンネ
ル長をＬとすると、ＫはＷ／Ｌに比例するため、Ｗ／Ｌ
を小さくすれば差動入力段の線形動作範囲を拡大するこ
とができる。しかし、この方法では図６から明らかなよ
うに差動入力段の相互コンダクダンス（ΔＩD／ΔＶi）
が低下する為、ＤＤＡの利得が低下するという問題が生
じる。その結果、所望の利得が得られない、あるいはＧ
Ｂ積の大きいＤＤＡを必要とする場合には利得段を増や
すなどの対策が必要であり、利得段を増やした場合には
位相補償が困難になるという別の問題が生じる。
【００１８】また、平衡型ＤＤＡ１を用いた減算回路と
して、図７に示すものが知られている。この減算回路
は、平衡型ＤＤＡ１と抵抗Ｒ１〜Ｒ７を用いて構成され
て、ＶｉｎＰＰ，ＶｉｎＮＮ，ＶｉｎＰＮ，ＶｉｎＮＰ
の入力に対して、ＶｏｕｔＰ，ＶｏｕｔＮを出力する。
この回路では、入力電圧ＶｉｎＰＮとＶｉｎＮＮの差動
成分ＶｉＮと、入力電圧ＶｉｎＰＰとＶｉｎＮＰの差動
成分ＶｉＰに対応して、ＶｉＰ−ＶｉＮにより決まる差
分出力ＶｏｕｔＰ−ＶｏｕｔＮが得られる。この場合、
抵抗Ｒ１〜Ｒ４により負帰還がかかるため、平衡型ＤＤ
Ａ１の利得が無限大であると仮定すれば、先の数１の関
係を満足する動作を行う。
して、図７に示すものが知られている。この減算回路
は、平衡型ＤＤＡ１と抵抗Ｒ１〜Ｒ７を用いて構成され
て、ＶｉｎＰＰ，ＶｉｎＮＮ，ＶｉｎＰＮ，ＶｉｎＮＰ
の入力に対して、ＶｏｕｔＰ，ＶｏｕｔＮを出力する。
この回路では、入力電圧ＶｉｎＰＮとＶｉｎＮＮの差動
成分ＶｉＮと、入力電圧ＶｉｎＰＰとＶｉｎＮＰの差動
成分ＶｉＰに対応して、ＶｉＰ−ＶｉＮにより決まる差
分出力ＶｏｕｔＰ−ＶｏｕｔＮが得られる。この場合、
抵抗Ｒ１〜Ｒ４により負帰還がかかるため、平衡型ＤＤ
Ａ１の利得が無限大であると仮定すれば、先の数１の関
係を満足する動作を行う。
【００１９】従って、抵抗値が、Ｒ３＝Ｒ４＝Ｒａ、Ｒ
１＝Ｒ２＝Ｒｂ、Ｒ５＝Ｒ６＝Ｒｃ、Ｒ７＝Ｒｄと設定
されたとすると、入力電圧ＶｉｎＰＮ，ＶｉｎＮＮの差
動成分をＶｉＮ、入力電圧ＶｉｎＰＰ，ＶｉｎＮＰの差
動成分をＶｉＰとして、この回路の出力電圧Ｖｏｕｔ
Ｐ，ＶｏｕｔＮの同相成分Ｖｏは、次のように表され
る。
１＝Ｒ２＝Ｒｂ、Ｒ５＝Ｒ６＝Ｒｃ、Ｒ７＝Ｒｄと設定
されたとすると、入力電圧ＶｉｎＰＮ，ＶｉｎＮＮの差
動成分をＶｉＮ、入力電圧ＶｉｎＰＰ，ＶｉｎＮＰの差
動成分をＶｉＰとして、この回路の出力電圧Ｖｏｕｔ
Ｐ，ＶｏｕｔＮの同相成分Ｖｏは、次のように表され
る。
【００２０】
【数６】
【００２１】入力電圧ＶｉｎＰＮ，ＶｉｎＮＮの同相成
分をＶＣＭＮ、入力電圧ＶｉｎＰＰ，ＶｉｎＮＰの同相
成分をＶＣＭＰ、出力電圧ＶｏｕｔＰ，ＶｏｕｔＮの差
動成分をＶｏ、同相成分をＶＡＧとすると、ＶＰＰ，Ｖ
ＰＮは次のように表される。
分をＶＣＭＮ、入力電圧ＶｉｎＰＰ，ＶｉｎＮＰの同相
成分をＶＣＭＰ、出力電圧ＶｏｕｔＰ，ＶｏｕｔＮの差
動成分をＶｏ、同相成分をＶＡＧとすると、ＶＰＰ，Ｖ
ＰＮは次のように表される。
【００２２】
【数７】
【００２３】この式から、一般に、ＶＰＰ≠ＶＰＮであ
ることがわかる。他の入力電圧対ＶＮＰ，ＶＮＮについ
ても同様のことがいえる。即ち、図７に示す減算回路
は、図４の場合と同様に、差動入力段に対する二つの入
力信号が異なる電圧となり、歪みの原因となる。これを
解決するには、平衡型ＤＤＡ１の線形動作範囲を拡大す
る必要があり、図４の場合と同様の問題を招来する。
ることがわかる。他の入力電圧対ＶＮＰ，ＶＮＮについ
ても同様のことがいえる。即ち、図７に示す減算回路
は、図４の場合と同様に、差動入力段に対する二つの入
力信号が異なる電圧となり、歪みの原因となる。これを
解決するには、平衡型ＤＤＡ１の線形動作範囲を拡大す
る必要があり、図４の場合と同様の問題を招来する。
【００２４】
【発明が解決しようとする課題】以上のように従来の平
衡型ＤＤＡは、線形増幅回路や減算回路を構成したとき
に、歪みが生じ、歪みを低減すべく線形動作範囲を拡大
しようとすると、利得が低くなり、これを補償するため
利得段を増やすと位相補償が難しくなる、といった問題
があった。この発明は、この様な問題を解決して、利得
低下をもたらすことなく歪みを低減した増幅回路を提供
することを目的としている。この発明はまた、その様な
増幅回路を用いた非反転増幅回路や減算回路を提供する
ことを目的とする。
衡型ＤＤＡは、線形増幅回路や減算回路を構成したとき
に、歪みが生じ、歪みを低減すべく線形動作範囲を拡大
しようとすると、利得が低くなり、これを補償するため
利得段を増やすと位相補償が難しくなる、といった問題
があった。この発明は、この様な問題を解決して、利得
低下をもたらすことなく歪みを低減した増幅回路を提供
することを目的としている。この発明はまた、その様な
増幅回路を用いた非反転増幅回路や減算回路を提供する
ことを目的とする。
【００２５】
【課題を解決するための手段】この発明に係る増幅回路
は、第１乃至第４の入力端子と第１及び第２の出力端子
を有し、前記第１及び第２の入力端子の間の入力信号に
対して第１の出力端子の出力信号が第１の利得、第２の
出力端子の出力信号が第１の利得と絶対値が略等しく逆
極性の第２の利得を有し、第３及び第４の入力端子の間
の入力信号に対して第１の出力端子の出力信号が第１の
利得と絶対値が略等しい第３の利得、第２の出力端子の
出力信号が第３の利得と絶対値が略等しく逆極性の第４
の利得を有する平衡型の第１の差動増幅器と、前記第１
乃至第４の入力端子にそれぞれ接続された４つの入力端
子と第３の出力端子を有し、第１及び第２の入力端子の
間の入力信号に対して第３の出力端子の出力信号が第５
の利得を有し、第３及び第４の入力端子の間の入力信号
に対して第３の出力端子の出力信号が第５の利得と絶対
値が略等しい第６の利得を有するシングルエンド型の第
２の差動増幅器と、を有することを特徴とする。
は、第１乃至第４の入力端子と第１及び第２の出力端子
を有し、前記第１及び第２の入力端子の間の入力信号に
対して第１の出力端子の出力信号が第１の利得、第２の
出力端子の出力信号が第１の利得と絶対値が略等しく逆
極性の第２の利得を有し、第３及び第４の入力端子の間
の入力信号に対して第１の出力端子の出力信号が第１の
利得と絶対値が略等しい第３の利得、第２の出力端子の
出力信号が第３の利得と絶対値が略等しく逆極性の第４
の利得を有する平衡型の第１の差動増幅器と、前記第１
乃至第４の入力端子にそれぞれ接続された４つの入力端
子と第３の出力端子を有し、第１及び第２の入力端子の
間の入力信号に対して第３の出力端子の出力信号が第５
の利得を有し、第３及び第４の入力端子の間の入力信号
に対して第３の出力端子の出力信号が第５の利得と絶対
値が略等しい第６の利得を有するシングルエンド型の第
２の差動増幅器と、を有することを特徴とする。
【００２６】この発明において、第１の差動増幅器は例
えば、前記第１及び第２の入力端子にそれぞれ入力端子
が接続される第１の差動入力段と、前記第３及び第４の
入力端子にそれぞれ入力端子が接続される第２の差動入
力段と、前記第１及び第２の差動入力段の差動入力信号
に応じて変化する出力信号が得られる出力端子が前記第
１の出力端子に接続された第１の出力段と、前記第１及
び第２の差動入力段の差動入力信号に応じて変化する出
力信号が得られる出力端子が前記第２の出力端子に接続
された第２の出力段とを有するものとする。また第２の
差動増幅器は、前記第１及び第２の入力端子にそれぞれ
差動入力端子が接続される第３の差動入力段と、前記第
３及び第４の入力端子にそれぞれ差動入力端子が接続さ
れる第４の差動入力段と、これらの差動入力段の差動入
力信号により変化する出力信号の差分出力を前記第３の
出力端子に取り出す第３の出力段とを有するものとす
る。
えば、前記第１及び第２の入力端子にそれぞれ入力端子
が接続される第１の差動入力段と、前記第３及び第４の
入力端子にそれぞれ入力端子が接続される第２の差動入
力段と、前記第１及び第２の差動入力段の差動入力信号
に応じて変化する出力信号が得られる出力端子が前記第
１の出力端子に接続された第１の出力段と、前記第１及
び第２の差動入力段の差動入力信号に応じて変化する出
力信号が得られる出力端子が前記第２の出力端子に接続
された第２の出力段とを有するものとする。また第２の
差動増幅器は、前記第１及び第２の入力端子にそれぞれ
差動入力端子が接続される第３の差動入力段と、前記第
３及び第４の入力端子にそれぞれ差動入力端子が接続さ
れる第４の差動入力段と、これらの差動入力段の差動入
力信号により変化する出力信号の差分出力を前記第３の
出力端子に取り出す第３の出力段とを有するものとす
る。
【００２７】またこの発明において、第１の差動増幅器
は、４入力，１出力の二つのシングルエンド型差動増幅
器を併設して構成することも可能である。
は、４入力，１出力の二つのシングルエンド型差動増幅
器を併設して構成することも可能である。
【００２８】この発明に係る非反転増幅回路は、上述の
増幅回路を用いて構成され、前記第１の出力端子の出力
信号を前記第１の差動入力段に負帰還する第１の帰還回
路と、前記第２の出力端子の出力信号を前記第２の差動
入力段に負帰還する第２の帰還回路と、前記第３の出力
端子の出力信号を前記第１及び第２の差動入力段に負帰
還する第３の帰還回路とを備えたことを特徴とする。
増幅回路を用いて構成され、前記第１の出力端子の出力
信号を前記第１の差動入力段に負帰還する第１の帰還回
路と、前記第２の出力端子の出力信号を前記第２の差動
入力段に負帰還する第２の帰還回路と、前記第３の出力
端子の出力信号を前記第１及び第２の差動入力段に負帰
還する第３の帰還回路とを備えたことを特徴とする。
【００２９】この発明に係る減算回路は、上述の増幅回
路を用いて構成され、前記第１乃至第４の入力端子にそ
れぞれ挿入された入力抵抗と、前記第１の出力端子の出
力信号を前記第１の差動入力段に負帰還する第１の帰還
抵抗と、前記第２の出力端子の出力信号を前記第２の差
動入力段に負帰還する第２の帰還抵抗と、前記第３の出
力端子の出力信号を前記第１及び第２の差動入力段に負
帰還する第３の帰還抵抗とを備えたことを特徴とする。
路を用いて構成され、前記第１乃至第４の入力端子にそ
れぞれ挿入された入力抵抗と、前記第１の出力端子の出
力信号を前記第１の差動入力段に負帰還する第１の帰還
抵抗と、前記第２の出力端子の出力信号を前記第２の差
動入力段に負帰還する第２の帰還抵抗と、前記第３の出
力端子の出力信号を前記第１及び第２の差動入力段に負
帰還する第３の帰還抵抗とを備えたことを特徴とする。
【００３０】この発明によると、入力端子を共通接続し
た平衡型ＤＤＡとシングルエンド型ＤＤＡとを組み合わ
せて、シングルエンド型ＤＤＡの出力端子を制御出力端
子としており、この制御出力端子の出力により負帰還制
御を行うことにより、第１，第２の入力端子間、及び第
３，第４の入力端子間を仮想短絡とすることが可能にな
る。従って、利得を低減することなく歪みを低減するこ
とができる。
た平衡型ＤＤＡとシングルエンド型ＤＤＡとを組み合わ
せて、シングルエンド型ＤＤＡの出力端子を制御出力端
子としており、この制御出力端子の出力により負帰還制
御を行うことにより、第１，第２の入力端子間、及び第
３，第４の入力端子間を仮想短絡とすることが可能にな
る。従って、利得を低減することなく歪みを低減するこ
とができる。
【００３１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。［実施の形態１］図８は、こ
の発明の実施の形態による差動増幅回路３を示してい
る。この差動増幅回路３は、平衡型ＤＤＡ１と、シング
ルエンド型ＤＤＡ２を用いて構成されている。平衡型Ｄ
ＤＡ１は、図１及び図２に示すものと同じであり、二つ
の差動入力段と、同相帰還回路とを持つ。このＤＤＡ１
の４つの入力端子ＶＰＰ，ＶＰＮ，ＶＮＮ，ＶＮＰがそ
のまま、差動増幅回路３の４つの入力端子となり、また
ＤＤＡ１の二つの出力端子ＶｏｕｔＰ，ＶｏｕｔＮがそ
のまま差動増幅回路３の二つの出力端子となる。
の実施の形態を説明する。［実施の形態１］図８は、こ
の発明の実施の形態による差動増幅回路３を示してい
る。この差動増幅回路３は、平衡型ＤＤＡ１と、シング
ルエンド型ＤＤＡ２を用いて構成されている。平衡型Ｄ
ＤＡ１は、図１及び図２に示すものと同じであり、二つ
の差動入力段と、同相帰還回路とを持つ。このＤＤＡ１
の４つの入力端子ＶＰＰ，ＶＰＮ，ＶＮＮ，ＶＮＰがそ
のまま、差動増幅回路３の４つの入力端子となり、また
ＤＤＡ１の二つの出力端子ＶｏｕｔＰ，ＶｏｕｔＮがそ
のまま差動増幅回路３の二つの出力端子となる。
【００３２】平衡型ＤＤＡ１は、入力端子ＶＰＰと入力
端子ＶＰＮの間の差の入力信号に対して出力端子Ｖｏｕ
ｔＰからの出力信号が正の第１の利得を有し、出力端子
ＶｏｕｔＮからの出力信号はその利得と絶対値が略等し
い負の第２利得を有する。また、入力端子ＶＮＰと入力
端子ＶＮＮの間の差の入力信号に対しては、出力端子Ｖ
ｏｕｔＰからの出力信号が第１の利得と絶対値が略等し
い負の第３の利得を有し、出力端子ＶｏｕｔＮからの出
力信号が第３の利得と絶対値が略等しい正の第４の利得
を有する。
端子ＶＰＮの間の差の入力信号に対して出力端子Ｖｏｕ
ｔＰからの出力信号が正の第１の利得を有し、出力端子
ＶｏｕｔＮからの出力信号はその利得と絶対値が略等し
い負の第２利得を有する。また、入力端子ＶＮＰと入力
端子ＶＮＮの間の差の入力信号に対しては、出力端子Ｖ
ｏｕｔＰからの出力信号が第１の利得と絶対値が略等し
い負の第３の利得を有し、出力端子ＶｏｕｔＮからの出
力信号が第３の利得と絶対値が略等しい正の第４の利得
を有する。
【００３３】シングルエンド型ＤＤＡ２は、平衡型ＤＤ
Ａ１の４つの入力端子ＶＰＰ，ＶＰＮ，ＶＮＮ，ＶＮＰ
と対応する４つの入力端子と、一つの出力端子Ｖｃｏを
有する。シングルエンド型ＤＤＡ２の４つの入力端子と
平衡型ＤＤＡ１の対応する４つの入力端子の接続関係
は、二つが互いに対応するもの同士のＶＰＰ−ＶＰＰ，
ＶＰＮ−ＶＰＮなる接続であるのに対し、残りの二つ
は、ＶＮＮ−ＶＮＰという反転した接続になっている。
シングルエンド型ＤＤＡ２の出力端子Ｖｃｏは、差動増
幅回路３の制御出力端子となる。このシングルエンド型
ＤＤＡ２は、例えば図９に示すように構成される。これ
は、図２に示す平衡型ＤＤＡの中の二つの出力段１３，
１４のうち一方の出力段１４及びこれに付随する位相補
償回路を除き、また同相帰還回路１５を除いたものであ
る。また二つの差動入力段の負荷であるＰＭＯＳトラン
ジスタＱ５，Ｑ６は、トランジスタＱ５のゲート・ドレ
イン間が接続されて、ＰＭＯＳカレントミラー負荷を構
成している。そしてその一つの出力端子ＶｏｕｔＮがＤ
ＤＡ２の制御出力端子Ｖｃｏとなっている。
Ａ１の４つの入力端子ＶＰＰ，ＶＰＮ，ＶＮＮ，ＶＮＰ
と対応する４つの入力端子と、一つの出力端子Ｖｃｏを
有する。シングルエンド型ＤＤＡ２の４つの入力端子と
平衡型ＤＤＡ１の対応する４つの入力端子の接続関係
は、二つが互いに対応するもの同士のＶＰＰ−ＶＰＰ，
ＶＰＮ−ＶＰＮなる接続であるのに対し、残りの二つ
は、ＶＮＮ−ＶＮＰという反転した接続になっている。
シングルエンド型ＤＤＡ２の出力端子Ｖｃｏは、差動増
幅回路３の制御出力端子となる。このシングルエンド型
ＤＤＡ２は、例えば図９に示すように構成される。これ
は、図２に示す平衡型ＤＤＡの中の二つの出力段１３，
１４のうち一方の出力段１４及びこれに付随する位相補
償回路を除き、また同相帰還回路１５を除いたものであ
る。また二つの差動入力段の負荷であるＰＭＯＳトラン
ジスタＱ５，Ｑ６は、トランジスタＱ５のゲート・ドレ
イン間が接続されて、ＰＭＯＳカレントミラー負荷を構
成している。そしてその一つの出力端子ＶｏｕｔＮがＤ
ＤＡ２の制御出力端子Ｖｃｏとなっている。
【００３４】このシングルエンド型ＤＤＡ２は、入力端
子ＶＰＰとＶＰＮの間の入力信号に対して出力端子Ｖｃ
ｏの出力信号が正の利得を有し、入力端子ＶＮＮとＶＮ
Ｐの間の入力信号に対して出力端子Ｖｃｏの出力信号が
略同じ正の利得を有する。
子ＶＰＰとＶＰＮの間の入力信号に対して出力端子Ｖｃ
ｏの出力信号が正の利得を有し、入力端子ＶＮＮとＶＮ
Ｐの間の入力信号に対して出力端子Ｖｃｏの出力信号が
略同じ正の利得を有する。
【００３５】図１０は、図８に示す差動増幅回路３を用
いて構成されたこの実施の形態による非反転増幅回路の
構成である。図示のように、差動増幅回路３の入力端子
ＶＰＰ，ＶＰＮ，ＶＮＮ，ＶＮＰのうち、ＶＰＰとＶＮ
Ｐとが差動の信号入力端子とされる。一方の出力端子Ｖ
ｏｕｔＰの信号は抵抗Ｒ１を介して入力端子ＶＰＮに負
帰還され、他方の出力端子ＶｏｕｔＮの信号は抵抗Ｒ２
を介して入力端子ＶＮＮに負帰還されている。制御出力
端子Ｖｃｏの信号は、抵抗Ｒ３ａを介して入力端子ＶＰ
Ｎに、抵抗Ｒ３ｂを介して入力端子ＶＮＮにそれぞれ負
帰還されている。
いて構成されたこの実施の形態による非反転増幅回路の
構成である。図示のように、差動増幅回路３の入力端子
ＶＰＰ，ＶＰＮ，ＶＮＮ，ＶＮＰのうち、ＶＰＰとＶＮ
Ｐとが差動の信号入力端子とされる。一方の出力端子Ｖ
ｏｕｔＰの信号は抵抗Ｒ１を介して入力端子ＶＰＮに負
帰還され、他方の出力端子ＶｏｕｔＮの信号は抵抗Ｒ２
を介して入力端子ＶＮＮに負帰還されている。制御出力
端子Ｖｃｏの信号は、抵抗Ｒ３ａを介して入力端子ＶＰ
Ｎに、抵抗Ｒ３ｂを介して入力端子ＶＮＮにそれぞれ負
帰還されている。
【００３６】この実施の形態の非反転増幅回路では、抵
抗Ｒ１，Ｒ２による負帰還により、平衡型ＤＤＡ１の利
得が無限大であるとすれば、従来と同様に、数１の関係
を満たすように動作する。一方、制御出力端子Ｖｃｏか
ら入力端子ＶＰＮ，ＶＮＮにそれぞれ抵抗Ｒ３ａ，Ｒ３
ｂによる負帰還がかけられていため、シングルエンド型
ＤＤＡ２の利得が無限大とすれば、次の数８が成り立
つ。
抗Ｒ１，Ｒ２による負帰還により、平衡型ＤＤＡ１の利
得が無限大であるとすれば、従来と同様に、数１の関係
を満たすように動作する。一方、制御出力端子Ｖｃｏか
ら入力端子ＶＰＮ，ＶＮＮにそれぞれ抵抗Ｒ３ａ，Ｒ３
ｂによる負帰還がかけられていため、シングルエンド型
ＤＤＡ２の利得が無限大とすれば、次の数８が成り立
つ。
【００３７】
【数８】（ＶＰＰ−ＶＰＮ）＋（ＶＮＰ−ＶＮＮ）＝０
【００３８】そして、数１と数８が同時に成り立つため
には、次の条件が必要となる。
には、次の条件が必要となる。
【００３９】
【数９】ＶＰＰ＝ＶＰＮ ＶＮＰ＝ＶＮＮ
【００４０】従って、図１０に示す非反転増幅回路で
は、差動増幅回路３中の平衡型ＤＤＡ１の二つの差動入
力段の全ての入力端子の間で仮想短絡が成立するため、
歪みが生じることはない。抵抗Ｒ３ａ，Ｒ３ｂの抵抗値
がＲａ、抵抗Ｒ１，Ｒ２の抵抗値がＲｂであるとする
と、この非反転増幅回路の利得は、次の数１０で与えら
れる。
は、差動増幅回路３中の平衡型ＤＤＡ１の二つの差動入
力段の全ての入力端子の間で仮想短絡が成立するため、
歪みが生じることはない。抵抗Ｒ３ａ，Ｒ３ｂの抵抗値
がＲａ、抵抗Ｒ１，Ｒ２の抵抗値がＲｂであるとする
と、この非反転増幅回路の利得は、次の数１０で与えら
れる。
【００４１】
【数１０】Ａ＝｛Ｒｂ＋（Ｒａ／２）｝／（Ｒａ／２）
【００４２】以上のようにこの実施の形態によれば、平
衡型ＤＤＡ１の入力信号の同相成分と出力信号の同相成
分が異なる場合でも、シングルエンド型ＤＤＡ２を組み
込んで帰還制御を行うことにより、歪みを低減すること
が可能になる。しかも従来のように、歪み低減のために
平衡型ＤＤＡの利得を下げる必要はなく、位相補償は容
易である。
衡型ＤＤＡ１の入力信号の同相成分と出力信号の同相成
分が異なる場合でも、シングルエンド型ＤＤＡ２を組み
込んで帰還制御を行うことにより、歪みを低減すること
が可能になる。しかも従来のように、歪み低減のために
平衡型ＤＤＡの利得を下げる必要はなく、位相補償は容
易である。
【００４３】［実施の形態２］図１１は、この発明の実
施の形態２による差動増幅回路３ａである。この実施の
形態でも、平衡型ＤＤＡ１とシングルエンド型ＤＤＡ２
を用いることは、図８の実施の形態１と同じである。但
し、図８とは入力端子接続関係が逆であり、ＶＮＮ−Ｖ
ＮＮ，ＶＮＰ−ＶＮＰの接続と、ＶＰＰ−ＶＰＮの接続
を用いている。
施の形態２による差動増幅回路３ａである。この実施の
形態でも、平衡型ＤＤＡ１とシングルエンド型ＤＤＡ２
を用いることは、図８の実施の形態１と同じである。但
し、図８とは入力端子接続関係が逆であり、ＶＮＮ−Ｖ
ＮＮ，ＶＮＰ−ＶＮＰの接続と、ＶＰＰ−ＶＰＮの接続
を用いている。
【００４４】図１２は、図１１の差動増幅回路３ａを用
いて構成された減算回路である。差動増幅回路３ａの４
つの入力端子ＶＰＰ，ＶＰＮ，ＶＮＮ，ＶＮＰにそれぞ
れ、入力抵抗Ｒ５，Ｒ３，Ｒ４，Ｒ６を介して入力信号
ＶｉｎＰＰ，ＶｉｎＰＮ，ＶｉｎＮＮ，ＶｉｎＮＰが供
給される。出力端子ＶｏｕｔＰ，ＶｏｕｔＮはそれぞれ
抵抗Ｒ１，Ｒ２を介して、入力端子ＶＰＮ，ＶＮＮに負
帰還される。また制御出力端子Ｖｃｏはそれぞれ抵抗Ｒ
７ａ，Ｒ７ｂを介して、入力端子ＶＰＰ，ＶＮＰに負帰
還される。
いて構成された減算回路である。差動増幅回路３ａの４
つの入力端子ＶＰＰ，ＶＰＮ，ＶＮＮ，ＶＮＰにそれぞ
れ、入力抵抗Ｒ５，Ｒ３，Ｒ４，Ｒ６を介して入力信号
ＶｉｎＰＰ，ＶｉｎＰＮ，ＶｉｎＮＮ，ＶｉｎＮＰが供
給される。出力端子ＶｏｕｔＰ，ＶｏｕｔＮはそれぞれ
抵抗Ｒ１，Ｒ２を介して、入力端子ＶＰＮ，ＶＮＮに負
帰還される。また制御出力端子Ｖｃｏはそれぞれ抵抗Ｒ
７ａ，Ｒ７ｂを介して、入力端子ＶＰＰ，ＶＮＰに負帰
還される。
【００４５】この実施の形態の場合も、平衡型ＤＤＡ１
の利得が無限大であるとすれば、先の実施の形態と同様
に数１の関係が成立する。またシングルエンド型ＤＤＡ
２の利得が無限大であれば、やはり先の実施の形態と同
様に、数８の関係が成り立つ。従って先の実施の形態と
同様に、数９の関係が成立し、平衡型ＤＤＡ１の二つの
差動入力段の全ての入力端子の間で仮想短絡が成立する
ため、歪みが生じることはない。抵抗Ｒ３，Ｒ４の抵抗
値をＲａ、抵抗Ｒ１，Ｒ２の抵抗値をＲｂ、抵抗Ｒ５，
Ｒ６の抵抗値をＲｃ、抵抗Ｒ７ａ，Ｒ７ｂの抵抗値をＲ
ｄ／２とすると、この回路の出力差動成分Ｖｏは、図７
の従来例と同様に、下記数１１で与えられる。
の利得が無限大であるとすれば、先の実施の形態と同様
に数１の関係が成立する。またシングルエンド型ＤＤＡ
２の利得が無限大であれば、やはり先の実施の形態と同
様に、数８の関係が成り立つ。従って先の実施の形態と
同様に、数９の関係が成立し、平衡型ＤＤＡ１の二つの
差動入力段の全ての入力端子の間で仮想短絡が成立する
ため、歪みが生じることはない。抵抗Ｒ３，Ｒ４の抵抗
値をＲａ、抵抗Ｒ１，Ｒ２の抵抗値をＲｂ、抵抗Ｒ５，
Ｒ６の抵抗値をＲｃ、抵抗Ｒ７ａ，Ｒ７ｂの抵抗値をＲ
ｄ／２とすると、この回路の出力差動成分Ｖｏは、図７
の従来例と同様に、下記数１１で与えられる。
【００４６】
【数１１】
【００４７】［実施の形態３］上記各実施の形態におい
て、平衡型ＤＤＡ１は、ＰＭＯＳトランジスタ負荷を共
有する二つの差動入力段を有し、その負荷が同相帰還回
路により制御される構成のものとした。しかしこの発明
において、平衡型ＤＤＡ１はこの様な構成に限定される
わけではない。例えば図１３は、二つのシングルエンド
型ＤＤＡ１３１，ＤＤＡ１３２の並列接続により、実質
的に同じ機能の平衡型ＤＤＡ１を構成した実施の形態で
ある。但しＤＤＡ１３１の中の各差動入力段の非反転入
力端子は、ＤＤＡ２の対応する差動入力段の反転入力端
子と接続される。これにより、先の実施の形態と同様
に、４入力，２出力構成の平衡型の差動出力Ｖｏｕｔ
Ｐ，ＶｏｕｔＮが得られる。
て、平衡型ＤＤＡ１は、ＰＭＯＳトランジスタ負荷を共
有する二つの差動入力段を有し、その負荷が同相帰還回
路により制御される構成のものとした。しかしこの発明
において、平衡型ＤＤＡ１はこの様な構成に限定される
わけではない。例えば図１３は、二つのシングルエンド
型ＤＤＡ１３１，ＤＤＡ１３２の並列接続により、実質
的に同じ機能の平衡型ＤＤＡ１を構成した実施の形態で
ある。但しＤＤＡ１３１の中の各差動入力段の非反転入
力端子は、ＤＤＡ２の対応する差動入力段の反転入力端
子と接続される。これにより、先の実施の形態と同様
に、４入力，２出力構成の平衡型の差動出力Ｖｏｕｔ
Ｐ，ＶｏｕｔＮが得られる。
【００４８】また、上記実施の形態ではいずれも差動増
幅回路３の帰還経路に抵抗を挿入しているが、抵抗では
なく、他の帰還回路要素例えば容量を挿入してもよい。
また、この発明に係る増幅回路は用途に応じて種々の帰
還回路を構成することが可能であり、例えば、第１の出
力端子の出力信号を第１及び第３の差動入力段に負帰還
する帰還回路、第２の出力端子の出力信号を第２及び第
４の差動入力段に負帰還する帰還回路、更に第３の出力
端子の出力信号を第１乃至第４の差動入力段に負帰還す
る帰還回路を備えた増幅回路構成とすることもできる。
幅回路３の帰還経路に抵抗を挿入しているが、抵抗では
なく、他の帰還回路要素例えば容量を挿入してもよい。
また、この発明に係る増幅回路は用途に応じて種々の帰
還回路を構成することが可能であり、例えば、第１の出
力端子の出力信号を第１及び第３の差動入力段に負帰還
する帰還回路、第２の出力端子の出力信号を第２及び第
４の差動入力段に負帰還する帰還回路、更に第３の出力
端子の出力信号を第１乃至第４の差動入力段に負帰還す
る帰還回路を備えた増幅回路構成とすることもできる。
【００４９】
【発明の効果】以上述べたようにこの発明によれば、平
衡型ＤＤＡとシングルエンド型ＤＤＡを組み合わせて、
４つの入力端子の間を全て仮想短絡が成立するように帰
還制御することにより、線形領域の拡大を行うことなく
歪みを低減した差動増幅回路が得られる。この差動増幅
回路を用いることにより、入力インピーダンスの高い非
反転増幅器や減算回路を構成することができる。
衡型ＤＤＡとシングルエンド型ＤＤＡを組み合わせて、
４つの入力端子の間を全て仮想短絡が成立するように帰
還制御することにより、線形領域の拡大を行うことなく
歪みを低減した差動増幅回路が得られる。この差動増幅
回路を用いることにより、入力インピーダンスの高い非
反転増幅器や減算回路を構成することができる。
【図１】平衡型ＤＤＡのシンボル図である。
【図２】同平衡型ＤＤＡの回路構成例である。
【図３】同平衡型ＤＤＡにおける同相帰還回路の構成例
である。
である。
【図４】同平衡型ＤＤＡを用いた従来の非反転増幅回路
の構成である。
の構成である。
【図５】ＤＤＡを構成する基本差動入力段の構成を示す
図である。
図である。
【図６】同差動入力段の特性を示す図である。
【図７】従来の平衡型ＤＤＡを用いた減算回路の構成で
ある。
ある。
【図８】この発明の実施の形態１による差動増幅回路の
構成である。
構成である。
【図９】図８におけるシングルエンド型ＤＤＡの構成で
ある。
ある。
【図１０】図８の差動増幅回路を用いた非反転増幅回路
の構成である。
の構成である。
【図１１】この発明の実施の形態２による差動増幅回路
の構成である。
の構成である。
【図１２】図１１の差動増幅回路を用いた減算回路の構
成である。
成である。
【図１３】この発明の実施の形態３による平衡型ＤＤＡ
の構成を示す図である。
の構成を示す図である。
１…平衡型ＤＤＡ、２…シングルエンド型ＤＤＡ、３…
差動増幅回路。
差動増幅回路。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J066 AA01 AA12 CA21 CA35 FA15 FA17 HA10 HA17 HA25 HA29 KA02 KA26 MA13 ND01 ND12 ND22 ND23 PD01 TA01 TA02 5J090 AA01 AA12 CA21 CA35 FA15 FA17 GN01 GN06 HA10 HA17 HA25 HA29 HN03 KA02 KA26 MA13 MN01 MN04 NN05 TA01 TA02
Claims (7)
- 【請求項１】 第１乃至第４の入力端子と第１及び第２
の出力端子を有し、前記第１及び第２の入力端子の間の
入力信号に対して第１の出力端子の出力信号が第１の利
得、第２の出力端子の出力信号が第１の利得と絶対値が
略等しく逆極性の第２の利得を有し、第３及び第４の入
力端子の間の入力信号に対して第１の出力端子の出力信
号が第１の利得と絶対値が略等しい第３の利得、第２の
出力端子の出力信号が第３の利得と絶対値が略等しく逆
極性の第４の利得を有する平衡型の第１の差動増幅器
と、 前記第１乃至第４の入力端子にそれぞれ接続された４つ
の入力端子と第３の出力端子を有し、第１及び第２の入
力端子の間の入力信号に対して第３の出力端子の出力信
号が第５の利得を有し、第３及び第４の入力端子の間の
入力信号に対して第３の出力端子の出力信号が第５の利
得と絶対値が略等しい第６の利得を有するシングルエン
ド型の第２の差動増幅器と、を有することを特徴とする
増幅回路。 - 【請求項２】 前記第１の差動増幅器は、前記第１及び
第２の入力端子にそれぞれ入力端子が接続される第１の
差動入力段と、前記第３及び第４の入力端子にそれぞれ
入力端子が接続される第２の差動入力段と、前記第１及
び第２の差動入力段の差動入力信号に応じて変化する出
力信号が得られる出力端子が前記第１の出力端子に接続
された第１の出力段と、前記第１及び第２の差動入力段
の差動入力信号に応じて変化する出力信号が得られる出
力端子が前記第２の出力端子に接続された第２の出力段
とを有し、 前記第２の差動増幅器は、前記第１及び第２の入力端子
にそれぞれ差動入力端子が接続される第３の差動入力段
と、前記第３及び第４の入力端子にそれぞれ差動入力端
子が接続される第４の差動入力段と、これらの差動入力
段の差動入力信号により変化する出力信号の差分出力を
前記第３の出力端子に取り出す第３の出力段とを有する
ことを特徴とする請求項１記載の増幅回路。 - 【請求項３】 前記第１の差動増幅器は、４入力，１出
力の二つのシングルエンド型差動増幅器を併設して構成
されていることを特徴とする請求項１記載の増幅回路。 - 【請求項４】 請求項２又は３に記載の差動増幅回路を
用いて構成され、 前記第１の出力端子の出力信号を前記第１の差動入力段
に負帰還する第１の帰還回路と、 前記第２の出力端子の出力信号を前記第２の差動入力段
に負帰還する第２の帰還回路と、 前記第３の出力端子の出力信号を前記第１及び第２の差
動入力段に負帰還する第３の帰還回路とを備えたことを
特徴とする非反転増幅回路。 - 【請求項５】 請求項２又は３に記載の差動増幅回路を
用いて構成され、 前記第１乃至第４の入力端子にそれぞれ挿入された入力
抵抗と、 前記第１の出力端子の出力信号を前記第１の差動入力段
に負帰還する第１の帰還抵抗と、 前記第２の出力端子の出力信号を前記第２の差動入力段
に負帰還する第２の帰還抵抗と、 前記第３の出力端子の出力信号を前記第１及び第２の差
動入力段に負帰還する第３の帰還抵抗とを備えたことを
特徴とする減算回路。 - 【請求項６】 前記第１の出力端子の出力信号を前記第
１の差動入力段に負帰還する第１の帰還回路と、 前記第２の出力端子の出力信号を前記第２の差動入力段
に負帰還する第２の帰還回路と、 前記第３の出力端子の出力信号を前記第１及び第２の差
動入力段に負帰還する第３の帰還回路とを備えたことを
特徴とする請求項２記載の増幅回路。 - 【請求項７】 前記第１の出力端子の出力信号を前記第
１及び第３の差動入力段に負帰還する第１の帰還回路
と、 前記第２の出力端子の出力信号を前記第２及び第４の差
動入力段に負帰還する第２の帰還回路と、 前記第３の出力端子の出力信号を前記第１乃至第４の差
動入力段に負帰還する第３の帰還回路とを備えたことを
特徴とする増幅回路。
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