JP3040974B2 - Cmosレール−レール間入出力増幅器 - Google Patents

Cmosレール−レール間入出力増幅器

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JP3040974B2
JP3040974B2 JP10102504A JP10250498A JP3040974B2 JP 3040974 B2 JP3040974 B2 JP 3040974B2 JP 10102504 A JP10102504 A JP 10102504A JP 10250498 A JP10250498 A JP 10250498A JP 3040974 B2 JP3040974 B2 JP 3040974B2
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    • H03F3/30Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3001Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
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    • H03F3/45Differential amplifiers
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    • H03F3/45076Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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  • Power Engineering (AREA)
  • Amplifiers (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は演算増幅器に関連
し、より詳細には良好なレール−レール間特性を有する
CMOS演算増幅器に関連する。
【0002】
【従来の技術】本技術はレール−レール間入出力汎用演
算増幅器(op amps)に関連する。そのような増
幅器は一般に、電子工学の分野で広範に用いられる。そ
のような演算増幅器では、十分なレール−レール間動作
範囲がある入力段を備えることが望まれている。レール
−レールは、正の電源電圧(VDDという)から負の電源
電圧(VSSという、グランドの場合もある)まで電圧範
囲を示し、この明細書においては、この範囲のいずれに
も存在する、入力段に対する入力信号の同相モード電圧
のことを示す。
【0003】従来技術では、そのような演算増幅器の入
力段は一般に、図1に示されるように、P−チャネルト
ランジスタQ2,Q4の差動ペア及び対応するN−チャ
ネルトランジスタQ3,Q5からなる差動ペアを含む。
一般にこれはCMOS集積回路であり、それゆえそれぞ
れPMOS及びNMOSトランジスタである。そこに示
すように、端子VINPに印加される正の入力信号はト
ランジスタQ4及びQ5のゲートに接続され、一方端子
VINMに印加される負の入力信号はトランジスタQ2
及びQ3のゲートに接続される。このように、2組の差
動トランジスタ対は互いに相補的に接続される。負帰還
システムの演算増幅器の応用例にてよく知られるよう
に、図1に示される入力端子VINP及びVINMに印
加される入力信号は、同一のDC電圧成分を有し、AC
成分において異なる。2つの入力信号のDC電圧のレベ
ルは通常、「同相モード」、すなわち「同相モード電
圧」と呼ばれる。
【0004】そのような入力段には3つの基本的な動作
範囲がある。同相モード電圧が負の電源電圧(負の電源
端子、すなわちレールVSSに印加される電圧)近くに
あるとき、P−チャネルトランジスタのペアQ2及びQ
4のみが動作、すなわち導通する。正の電源電圧近くの
同相モード電圧(正の電源端子、すなわち「レール」V
DDに印加される電圧)の場合、N−チャネルトランジ
スタのペアQ3及びQ5のみが動作する。いわゆる「中
間レール」、すなわちVDDとVSSとの間の中間にあ
る同相モード電圧の場合、両方の差動ペアQ2,Q4及
びQ3,Q5が動作する。それゆえ、相互コンダクタン
ス(gm)は、同相モード電圧がある電源電圧のレベル
から他のレベルまで、すなわちレール−レール間を動く
に従い、2倍まで変化する(相互コンダクタンスは、例
えばmA/Vで表されるトランジスタにおける電流とゲ
ート−ソース間電圧との関係と定義される)。相互コン
ダクタンスの変化は、演算増幅器の周波数補償及び他の
パラメータを複雑にし、それゆえ不要なものと考えられ
る。
【0005】図1においてわかるように、この入力段か
らの出力信号は、ラインVOUT1,VOUT2,VO
UT3,VOUT4上に与えられる。図1においてま
た、制御信号P1及びN1はそれぞれ、トランジスタQ
10、Q12を制御し、それぞれ正及び負の電源から供
給される電流源となる。
【0006】図1のような回路を用いる従来の演算増幅
器は、レール−レール間機能を備えることが要望されて
おり、一般にMOSトランジスタトランスリニア制御回
路を用いて、一定の相互コンダクタンスを達成するため
に「テール(tail)電流」を調整する。或いはN−
チャネルトランジスタとP−チャネルトランジスタの整
合をとる、すなわち電流監視回路を用いて相互コンダク
タンスを制御する(テール電流はトランジスタQ10、
Q14により供給される電流である)。これらのすべて
の技術は、動作中にいくらかの一定の相互コンダクタン
スを生成する。入力信号がレール−レール間を揺動する
に従い、正及び負のレールから供給される電流は、トラ
ンスリニア回路により制御されるため変化する。電流が
変化するに従って、正及び負のレールから流出する電源
量は変化し、次々にレール内にAC信号として注入され
る。言い換えると同相モード電圧が正の電源電圧付近か
ら負の電源電圧付近まで動くとき、或いは逆も同様であ
るが、供給電流は相互コンダクタンスを一定に保持する
ために変化する。しかしながらこれは、供給電流が変化
するために、小さなAC信号を(端子VDD,VSSに
接続される)電源ライン(レール)に注入する。この電
源レール内の小さなAC信号は、それ自身の電源電圧変
動除去比(PSRR)を劣化させるのみならず、同一電
源レールに接続される任意の他の回路の特性も劣化させ
る。それゆえ従来技術の解決法は十分ではない。
【0007】
【発明が解決しようとする課題】本発明により、従来の
複雑な相互コンダクタンス制御回路を用いずに、電流ブ
リーダを使用する差動増幅器のレール−レール間動作を
提供する。
【0008】
【課題を解決するための手段】この電流ブリーダは所望
の(ドレイン−ソース間)電流をブリードするトランジ
スタである。この解決法は複雑な従来の相互コンダクタ
ンス制御回路を有利に避けるのみならず、所望のように
同相モード電圧に関する一定の電流を達成できる。電流
ブリーダは差動ペアのトランジスタのそれぞれと、並列
に接続されるトランジスタである。N−チャネルブリー
ダトランジスタペアは、P−チャネル差動ペアトランジ
スタと並列に接続され、−チャネルブリーダトランジ
スタペアは、N−チャネル差動ペアトランジスタと並列
に接続される。電流ブリーダは、同相モード入力電圧が
レール間中間付近、すなわち正及び負の電源電圧の中間
付近にあるとき、ほとんど、或いは全く電流をブリード
しないが、電流ブリーダは同相モード電圧が正或いは負
の電源のいずれかの電圧では、最大電流をブリードす
る。
【0009】電流ブリーダが流出する(ブリードする)
最大電流は、関連する電流源により設定され、それ故一
定相互コンダクタンス及び一定の供給電流は決められて
いる。さらにこの入力段に用いられる演算増幅器の単位
利得帯域幅は、同相モード電圧がレール中間付近にある
とき、その最大値に設定され、同相モード電圧が高低い
ずれかの電源電圧レベルであるとき、単位利得帯域幅の
和に等しい。この現象は本発明に従う電流ブリーダが、
常に最適動作点あるように演算増幅器を動的に調整する
ということを示す。
【0010】従ってレール−レール間演算増幅器の電流
ブリーダは有利に、一定相互コンダクタンス及び同相モ
ード電圧に関する一定電源電流を達成する。また、電流
ブリーダを使用することにより、結果的に演算増幅器の
PSRRも向上する。
【0011】
【発明の実施の形態】図2は本発明による演算増幅器に
対する入力段20を示す。図1の回路の対応するトラン
ジスタと同じ参照番号が付されている各トランジスタ及
び端子は、同様の素子を示す。図2と図1の回路の差異
は、電流ブリーダトランジスタQ17,Q19及びQ1
8,Q20が2ペアが加わったことである。P−チャネ
ル(PMOS)電流ブリーダトランジスタペアQ18,
Q20は、N−チャネル差動ペアトランジスタQ3,Q
5に並列に接続される。同様に、N−チャネル(NMO
S)電流ブリーダトランジスタペアQ17,Q19は、
P−チャネル差動ペアトランジスタQ2,Q4に並列に
接続される。同相モード入力電圧がレール間中間付近、
すなわち端子VDDにて印加される正の電源電圧と端子
VSSにて印加される負の電源電圧との中間にあると
き、ブリーダトランジスタは、ほとんど或いは全く電流
(ドレイン−ソース間)を「ブリード」しない。しかし
ながら同相モード入力電圧が電圧VDD付近にあるとき
は、2つのN−チャネル電流ブリーダトランジスタペア
Q17,Q19はターンオンされ、適切な量の電流をブ
リードする。電流は同相モード電圧が電圧VDDにある
とき、最大になる。反対に同相モード入力電圧が電圧V
SS付近にあるときは、これがP−チャネル電流ブリー
ダトランジスタQ18,Q20をターンオンし、そのと
き最大の電流量をブリードする。ブリーダトランジスタ
は、入力端子VINP,VINMにそれぞれ印加される
2つの入力信号を有する差動入力段であるため、2つ1
組である。各ブリーダトランジスタは、トランジスタQ
10,Q12に設定された電流の半分のみをブリードす
る。一方の入力信号の立ち上がりは、レールからの電流
源が固定されるために、別の入力信号の立ち下がりを生
じる。
【0012】図3は本発明による全入出力差動増幅器回
路を示す。図2の入力段20は図3の左側に示され、図
3の右側は典型的な従来の出力段30を示す。そこに示
すように、出力段30は、ラインVOUT1,VOUT
2,VOUT3,VOUT4にて、入力段20に接続さ
れる。出力段30は電流源トランジスタQ30,Q32
及びQ34,Q36を含む。この段はまた、差動入力信
号をシングルエンド信号に変換する。電流源トランジス
タQ30,Q32及びQ34,Q36はこの変換能力を
提供する。電流源トランジスタQ30,Q32及びQ3
4,Q36はレール−レール間出力動作を提供する。ト
ランジスタに接続されたダイオードD1,D2,D3,
D4及び出力トランジスタQ42,Q44及びQ46,
Q48はまた、出力段30にある。トランジスタQ3
0,Q32,Q42,Q44はP−チャネル(PMO
S)トランジスタであり、トランジスタQ46,Q4
8,Q34,Q36はN−チャネル(NMOS)トラン
ジスタである。この場合、シングル出力信号VOUTで
あり、それゆえこの出力段は差動−シングルエンド変換
段である。
【0013】このように、ブリーダトランジスタQ1
7,Q19及びQ18,Q20は、付加的に電流を流入
/流出し、次の増幅段、図3に示す段30にて提供され
る電流を平衡にする。好適には、ブリーダトランジスタ
はその回路の他のトランジスタと比べて面積が小さく、
流れる電流もより小さい。その目的は、関連する差動ト
ランジスタペアがオフ、すなわち非導通ときのみ、ブ
リーダトランジスタがオン(導通)するということであ
る。同相モード電圧がVDDの半分で(ここでVSS
グランド(0V))両方の差動ペアが完全に動作中であ
るときは、ブリーダトランジスタはほとんど電流を流さ
ない。本発明に従って、関連する差動トランジスタペア
がオフのとき、ブリーダトランジスタを用いることによ
り一定の電流を流、かつ関連する差動トランジスタ
アがオンのとき、電流を流さないことにより、雑音発生
最小化され、PSRRが向上するという利点が得られ
る。本発明ではこれらの効果を、従来技術にて用いたよ
うな制御回路を用いずに得ることができる。
【0014】図2及び図3の回路の典型的な応用例はC
MOS技術を用いた演算増幅器の集積回路形であるが、
もちろん回路はまたディスクリート素子から構成される
ことも可能である。低コスト、高性能及び小面積のレー
ル−レール間入出力COMS演算増幅器が提供されるの
で、典型的な応用例(特に集積回路形の場合)は、可搬
型電子機器の分野である。
【0015】本開示は例示であり、制限するものではな
く、さらなる変更例は本開示の見解において当業者には
明らかになり、添付の請求の範囲内に入ることであろ
う。
【0016】
【発明の効果】電流ブリーダを使用する差動増幅器のレ
ール−レール間動作を用いることにより、正及び負の供
給電圧に関するレール−レール間動作に対する一定相互
コンダクタンス及び一定供給電流が提供される。これに
より、低コスト、高性能及び小面積のレール−レール間
入出力演算増幅器の製造ができるようになる。
【図面の簡単な説明】
【図1】演算増幅器のための従来の入力段を示す図であ
る。
【図2】本発明による演算増幅器のための入力段を示す
図である。
【図3】本発明による演算増幅器の出力段と共に、図2
の入力段を示す図である。
【符号の説明】
20 演算増幅器入力段 30 演算増幅器出力段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ベザム、イグナチウス アメリカ合衆国カリフォルニア州 94043・マウンテンビュー・エイダアベ ニュー 227 (56)参考文献 特開 昭60−233915(JP,A) 特開 平9−312533(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03F 3/45

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】 増幅器段において、 同一の第1の導電型の第1及び第2のトランジスタの制
    御端子に、それぞれ接続される第1及び第2の入力端子
    と第1の電流源に接続される前記第1及び第2のトラン
    ジスタそれぞれの、第1の電流処理端子と、 前記増幅器段の出力端子となる前記第1及び第2のトラ
    ンジスタそれぞれの、第2の電流処理端子と、 前記第1の電流源に接続される第1の電流処理端子、前
    記第2のトランジスタの前記第2の電流処理端子に接続
    される第2の電流処理端子及び前記第2の入力端子に接
    続される制御端子を有する第2の導電型の第1の電流ブ
    リーダトランジスタと、 前記第1の電流源に接続される第1の電流処理端子、前
    記第1のトランジスタの前記第2の電流処理端子に接続
    される第2の電流処理端子及び前記第1の入力端子に接
    続される制御端子を有する前記第2の導電型の第2の電
    流ブリーダトランジスタと、 前記第2の導電型の第3及び第4のトランジスタであっ
    て、前記第3及び第4のトランジスタそれぞれの第1の
    電流処理端子が第2の電流源に接続され、前記第3及び
    第4のトランジスタそれぞれの第2の電流処理端子が増
    幅器段の出力端子となり、前記第3のトランジスタの制
    御端子が前記第2入力端子に接続され且つ前記第4のト
    ランジスタの制御端子が前記第1入力端子に接続され
    、該第3及び第4のトランジスタと、 前記第2の電流源に接続される第1の電流処理端子、前
    記第3のトランジスタの前記第2の電流処理端子に接続
    される第2の電流処理端子及び前記第2の入力端子に接
    続される制御端子を有する前記第1の導電型の第3の電
    流ブリーダトランジスタと、 前記第2の電流源に接続される第1の電流処理端子、前
    記第4のトランジスタの前記第2の電流処理端子に接続
    される第2の電流処理端子及び前記第1の入力端子に接
    続される制御端子を有する前記第1の導電型の第4の電
    流ブリーダトランジスタとを有することを特徴とする増
    幅器段。
  2. 【請求項2】 前記全てのトランジスタが電界効果ト
    ランジスタであることを特徴とする請求項1に記載の増
    幅器段。
  3. 【請求項3】 前記第1及び第2の電流ブリーダトラ
    ンジスタが、前記第1及び第2のトランジスタより小さ
    い面積からなることを特徴とする請求項1に記載の増幅
    器段。
  4. 【請求項4】 相補的に接続された互いに導電型が異
    なる第1トランジスタ対と第2トランジスタ対とにより
    駆動される2つの入力端子及び4つの出力端子を有する
    差動増幅器段を動作するための方法であって、前記差動
    増幅器段は更に、前記第1及び第2トランジスタ対にそ
    れぞれ関連付けられた第1及び第2のブリーダトランジ
    スタ対を含み、各ブリーダトランジスタは前記トランジ
    スタの中の関連する一つと並列に接続され且つそれと反
    対の導電型を有しており、前記方法が、 前記入力端子に印加される入力信号が前記増幅器段に対
    する正の電源の電圧に近いとき、前記出力端子のうち
    記第1トランジスタ対に関連付けられた2つと第1の
    流源との間において所定のレベルの電流を前記第1ブリ
    ーダトランジスタ対によってブリードする過程と、前記入力端子に印加される入力信号が前記増幅器段に対
    する負の電源の電圧に近いとき、前記出力端子のうち前
    記第2トランジスタ対に関連付けられた2つと第2の電
    流源との間において所定のレベルの電流を前記第2ブリ
    ーダトランジスタ対によってブリードする過程と、 前記入力信号が前記正及び負の電源の前記電圧間の中間
    の電圧であるとき、前記第1及び第2ブリーダトランジ
    スタ対による前記出力端子と前記第1及び第2電流源と
    の間における電流のブリードをほとんど或いは全く行わ
    ない過程とを有することを特徴とする差動増幅器段を動
    作するための方法。
  5. 【請求項5】 増幅器入力段であって、 相補的に接続された互いに導電型が異なる2組の差動ト
    ランジスタ対であって、各対に含まれる2つのトランジ
    スタは互いに同一の導電型である2組の差動トランジス
    タ対と、 4つの電流ブリーダトランジスタとを含み、 各電流ブリーダトランジスタはその3つの端子が全て前
    記2組の差動トランジスタ対内の関連するトランジスタ
    の対応する端子に接続されており、各電流ブリーダトラ
    ンジスタは前記関連するトランジスタとは反対の導電型
    からなることを特徴とする増幅器入力段。
  6. 【請求項6】 各電流ブリーダトランジスタが前記
    連するトランジスタより小さい面積からなることを特徴
    とする請求項5に記載の増幅器入力段。
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