JP3410704B2 - 高速カレントミラー回路及び方法 - Google Patents
高速カレントミラー回路及び方法Info
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- JP3410704B2 JP3410704B2 JP2000040942A JP2000040942A JP3410704B2 JP 3410704 B2 JP3410704 B2 JP 3410704B2 JP 2000040942 A JP2000040942 A JP 2000040942A JP 2000040942 A JP2000040942 A JP 2000040942A JP 3410704 B2 JP3410704 B2 JP 3410704B2
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
- H03F3/505—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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Description
【０００１】
【発明の属する技術分野】本発明は、大略、電子回路及
び方法に関するものであって、更に詳細には、例えば能
動増幅器負荷として使用する高速カレントミラー回路に
関するものである。
び方法に関するものであって、更に詳細には、例えば能
動増幅器負荷として使用する高速カレントミラー回路に
関するものである。
【０００２】
【従来の技術】増幅器回路は、通常、低電圧動作と共に
利得増加の目的のために受動的即ち抵抗性負荷と対比し
て、能動負荷を使用する。カレントミラーは一般的なタ
イプの能動負荷である。図面を参照して説明すると、図
１は差動増幅器１０を使用するバッファ回路の概略図で
ある。後述するように、増幅器１０は従来のカレントミ
ラー能動負荷を有している。
利得増加の目的のために受動的即ち抵抗性負荷と対比し
て、能動負荷を使用する。カレントミラーは一般的なタ
イプの能動負荷である。図面を参照して説明すると、図
１は差動増幅器１０を使用するバッファ回路の概略図で
ある。後述するように、増幅器１０は従来のカレントミ
ラー能動負荷を有している。
【０００３】図２は図１のバッファ回路の簡単化した概
略図であって、増幅器１０が電圧フォロア回路として構
成されており、その出力が直接その反転入力端へ接続さ
れている状態を示している。典型的な適用例において
は、増幅器１０は、基準回路によって発生される固定さ
れた基準電圧を他のローカルな回路によって使用するこ
とが可能であるように、基準電圧回路（不図示）の出力
をバッファするために使用される。ローカルな回路は基
準回路にノイズを導入し、それによって基準回路の性能
を劣化させる場合があるので、バッファ動作が必要であ
る。
略図であって、増幅器１０が電圧フォロア回路として構
成されており、その出力が直接その反転入力端へ接続さ
れている状態を示している。典型的な適用例において
は、増幅器１０は、基準回路によって発生される固定さ
れた基準電圧を他のローカルな回路によって使用するこ
とが可能であるように、基準電圧回路（不図示）の出力
をバッファするために使用される。ローカルな回路は基
準回路にノイズを導入し、それによって基準回路の性能
を劣化させる場合があるので、バッファ動作が必要であ
る。
【０００４】増幅器１０はＮ型トランジスタ１２Ａ及び
１２Ｂを有しており、それらは差動トランジスタ対を形
成しており、それらのソースは共通のテール電流源２０
へ接続している。電流源２０は比較的一定な出力電流Ｉ
Bを発生する。一対のカスコード接続されたＮ型トラン
ジスタ１４Ａ及び１４Ｂが入力トランジスタ１２Ａ及び
１２Ｂへ接続しており且つそれらのゲートはバイアス電
圧ＶBNへ接続している。公知の如く、トランジスタ１４
Ａ及び１４Ｂは能動負荷によって見られる実効インピー
ダンスを増加させ、それにより増幅器の電圧利得を増加
させるべく動作する。
１２Ｂを有しており、それらは差動トランジスタ対を形
成しており、それらのソースは共通のテール電流源２０
へ接続している。電流源２０は比較的一定な出力電流Ｉ
Bを発生する。一対のカスコード接続されたＮ型トラン
ジスタ１４Ａ及び１４Ｂが入力トランジスタ１２Ａ及び
１２Ｂへ接続しており且つそれらのゲートはバイアス電
圧ＶBNへ接続している。公知の如く、トランジスタ１４
Ａ及び１４Ｂは能動負荷によって見られる実効インピー
ダンスを増加させ、それにより増幅器の電圧利得を増加
させるべく動作する。
【０００５】能動負荷はＰ型トランジスタ対１８Ａ及び
１８Ｂを有しており、それらのゲートは共通のバイアス
電圧点へ接続している。後述するように、トランジスタ
１８Ａ及び１８Ｂは一緒になってカレントミラーとして
機能し、これらのトランジスタにおける公称的な電流は
等しい。該能動負荷は、更に、カスコード接続されてい
るトランジスタ１６Ａ及び１６Ｂを有しており、それら
のゲートはバイアス電圧供給源ＶＢＰへ接続している。
トランジスタ１６Ａ及び１６Ｂは能動負荷の出力インピ
ーダンスを増加させ、それにより増幅器の利得を増加さ
せるべく動作する。
１８Ｂを有しており、それらのゲートは共通のバイアス
電圧点へ接続している。後述するように、トランジスタ
１８Ａ及び１８Ｂは一緒になってカレントミラーとして
機能し、これらのトランジスタにおける公称的な電流は
等しい。該能動負荷は、更に、カスコード接続されてい
るトランジスタ１６Ａ及び１６Ｂを有しており、それら
のゲートはバイアス電圧供給源ＶＢＰへ接続している。
トランジスタ１６Ａ及び１６Ｂは能動負荷の出力インピ
ーダンスを増加させ、それにより増幅器の利得を増加さ
せるべく動作する。
【０００６】公知の如く、ＭＯＳトランジスタが飽和領
域で動作すべくバイアスされる場合には、そのドレイン
・ソース電流は該トランジスタのアスペクト比、即ちチ
ャンネル幅対チャンネル長の比（Ｗ／Ｌ）に比例する。
飽和領域において動作している２つのマッチングされた
トランジスタが同一の点でバイアスされると、相対的な
電流の大きさの比はこれら２つのアスペクト比の比と同
一である。共通の集積回路に実現されたトランジスタの
場合には、これらのトランジスタは、通常、同一のチャ
ンネル長Ｌを有しており、従ってチャンネルアスペクト
比は実効チャンネル幅Ｗを変化させることによって制御
される。
域で動作すべくバイアスされる場合には、そのドレイン
・ソース電流は該トランジスタのアスペクト比、即ちチ
ャンネル幅対チャンネル長の比（Ｗ／Ｌ）に比例する。
飽和領域において動作している２つのマッチングされた
トランジスタが同一の点でバイアスされると、相対的な
電流の大きさの比はこれら２つのアスペクト比の比と同
一である。共通の集積回路に実現されたトランジスタの
場合には、これらのトランジスタは、通常、同一のチャ
ンネル長Ｌを有しており、従ってチャンネルアスペクト
比は実効チャンネル幅Ｗを変化させることによって制御
される。
【０００７】トランジスタ１８Ａ及び１８Ｂは同一の幾
何学的形状及び同一のゲート・ソース電圧を有するマッ
チングされた装置である。更に、これら２つのトランジ
スタの定常状態ドレイン・ソース電圧は、トランジスタ
１６Ａ及び１６Ｂの作用に起因して同一である。従っ
て、トランジスタ１８Ａ及び１８Ｂは高精度カレントミ
ラーとして動作し、電流源２０によって発生される電流
ＩBはこれら２つのトランジスタの間で等しく分割され
る。トランジスタ１８Ａ及び１８Ｂのバイアス動作は、
そのドレイン・ソース電圧がそれらのトランジスタのス
レッシュホールド電圧とゲート・ソース電圧との間の差
より大きく、従ってこれら２つのトランジスタが飽和領
域で動作することを確保し、そのことは高利得を達成す
るための条件である。ドレイン・ソース電圧がゲート・
ソース電圧とスレッシュホールド電圧との間の差より小
さい場合には、トランジスタはトライオード（線形）領
域で動作し且つ飽和領域で動作する場合に得られるイン
ピーダンスよりも著しく小さいインピーダンスを有して
いる。
何学的形状及び同一のゲート・ソース電圧を有するマッ
チングされた装置である。更に、これら２つのトランジ
スタの定常状態ドレイン・ソース電圧は、トランジスタ
１６Ａ及び１６Ｂの作用に起因して同一である。従っ
て、トランジスタ１８Ａ及び１８Ｂは高精度カレントミ
ラーとして動作し、電流源２０によって発生される電流
ＩBはこれら２つのトランジスタの間で等しく分割され
る。トランジスタ１８Ａ及び１８Ｂのバイアス動作は、
そのドレイン・ソース電圧がそれらのトランジスタのス
レッシュホールド電圧とゲート・ソース電圧との間の差
より大きく、従ってこれら２つのトランジスタが飽和領
域で動作することを確保し、そのことは高利得を達成す
るための条件である。ドレイン・ソース電圧がゲート・
ソース電圧とスレッシュホールド電圧との間の差より小
さい場合には、トランジスタはトライオード（線形）領
域で動作し且つ飽和領域で動作する場合に得られるイン
ピーダンスよりも著しく小さいインピーダンスを有して
いる。
【０００８】増幅器１０の出力はトランジスタ１４Ｂ及
び１６Ｂの中間のノードであり且つ反転増幅器入力端を
形成しているトランジスタ１２Ｂのゲートへ直接的に接
続している。トランジスタ１６Ａ及び１４Ａの中間のノ
ードはトランジスタ１８Ａ及び１８Ｂのゲートへ接続し
ており、この接続はトランジスタ１８Ａ及び１８Ｂを適
切なレベルにバイアスさせるフィードバックを与えてい
る。
び１６Ｂの中間のノードであり且つ反転増幅器入力端を
形成しているトランジスタ１２Ｂのゲートへ直接的に接
続している。トランジスタ１６Ａ及び１４Ａの中間のノ
ードはトランジスタ１８Ａ及び１８Ｂのゲートへ接続し
ており、この接続はトランジスタ１８Ａ及び１８Ｂを適
切なレベルにバイアスさせるフィードバックを与えてい
る。
【０００９】出力Ｏｕｔの使用可能な電圧スイング（振
れ）を最大とさせるために、バイアス電圧ＶBPは可及的
に供給電圧ＶDDに近いものとさせる。然しながら、トラ
ンジスタ１８Ａ及び１８Ｂが飽和領域にあるためにトラ
ンジスタ１８Ａ及び１８Ｂを横断してのドレイン・ソー
ス電圧が充分に大きいものであることを確保するために
電圧ＶBPは充分に小さいものでなければならない。該使
用可能な電圧スイングは、必要とされる飽和電圧を可及
的に小さなものに維持するためにトランジスタ１６Ａ及
び１６Ｂを大型（幅広のチャンネル）とすることによっ
て更に向上される。
れ）を最大とさせるために、バイアス電圧ＶBPは可及的
に供給電圧ＶDDに近いものとさせる。然しながら、トラ
ンジスタ１８Ａ及び１８Ｂが飽和領域にあるためにトラ
ンジスタ１８Ａ及び１８Ｂを横断してのドレイン・ソー
ス電圧が充分に大きいものであることを確保するために
電圧ＶBPは充分に小さいものでなければならない。該使
用可能な電圧スイングは、必要とされる飽和電圧を可及
的に小さなものに維持するためにトランジスタ１６Ａ及
び１６Ｂを大型（幅広のチャンネル）とすることによっ
て更に向上される。
【００１０】増幅器１０は単一の段を有しているに過ぎ
ないので、単一ポールシステムの過渡的な応答は必要と
される電流の量に対して非常に高速である。然しなが
ら、トランジスタ１６Ａ及び１６Ｂが前述した理由によ
り大型なものとされる場合には、該トランジスタの寄生
容量が関連する非支配的なポールをして過渡的な応答に
悪影響を与える。その結果、増幅器出力端に接続されて
いるローカルな回路によって導入される動的擾乱から増
幅器が回復せんとする場合に出力にリンギングが表れ
る。
ないので、単一ポールシステムの過渡的な応答は必要と
される電流の量に対して非常に高速である。然しなが
ら、トランジスタ１６Ａ及び１６Ｂが前述した理由によ
り大型なものとされる場合には、該トランジスタの寄生
容量が関連する非支配的なポールをして過渡的な応答に
悪影響を与える。その結果、増幅器出力端に接続されて
いるローカルな回路によって導入される動的擾乱から増
幅器が回復せんとする場合に出力にリンギングが表れ
る。
【００１１】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良したカレントミラー回路及びその制御
方法を提供することを目的とする。本発明の別の目的と
するところは、増幅器能動負荷として使用するのに適し
たカレントミラー回路を提供することである。本発明の
更に別の目的とするところは、高利得、広い電圧スイン
グ、改良した過渡的応答を提供すると共に低電圧での動
作を可能とするカレントミラー回路を提供することであ
る。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良したカレントミラー回路及びその制御
方法を提供することを目的とする。本発明の別の目的と
するところは、増幅器能動負荷として使用するのに適し
たカレントミラー回路を提供することである。本発明の
更に別の目的とするところは、高利得、広い電圧スイン
グ、改良した過渡的応答を提供すると共に低電圧での動
作を可能とするカレントミラー回路を提供することであ
る。
【００１２】
【課題を解決するための手段】本発明によれば、高速増
幅器における能動負荷として使用するのに適したカレン
トミラー回路が提供される。本回路は、典型的に全てＰ
型のＭＯＳトランジスタである４個のトランジスタを有
しており、第一及び第二トランジスタを直列に接続し且
つ第三及び第四トランジスタを直列に接続する。第四ト
ランジスタは、典型的に、１０倍第二トランジスタのア
スペクト比よりも大きなチャンネルアスペクト比を有し
ている。バイアス回路が設けられており、それはカレン
トミラーの正確性を確保するために第一及び第三トラン
ジスタのドレイン電圧を同一のレベルに維持すべく動作
する。更に、該バイアス回路は、カレントミラーが増幅
器能動負荷として使用される場合に高利得動作を確保す
るために、第一、第三、第四トランジスタを飽和領域に
維持すべく動作する。より小型の第二トランジスタはト
ライオード領域において動作し、その寸法が小さいので
回路の過渡的応答を向上させている。
幅器における能動負荷として使用するのに適したカレン
トミラー回路が提供される。本回路は、典型的に全てＰ
型のＭＯＳトランジスタである４個のトランジスタを有
しており、第一及び第二トランジスタを直列に接続し且
つ第三及び第四トランジスタを直列に接続する。第四ト
ランジスタは、典型的に、１０倍第二トランジスタのア
スペクト比よりも大きなチャンネルアスペクト比を有し
ている。バイアス回路が設けられており、それはカレン
トミラーの正確性を確保するために第一及び第三トラン
ジスタのドレイン電圧を同一のレベルに維持すべく動作
する。更に、該バイアス回路は、カレントミラーが増幅
器能動負荷として使用される場合に高利得動作を確保す
るために、第一、第三、第四トランジスタを飽和領域に
維持すべく動作する。より小型の第二トランジスタはト
ライオード領域において動作し、その寸法が小さいので
回路の過渡的応答を向上させている。
【００１３】
【発明の実施の態様】図３を参照すると、本発明の１実
施例に基づいて構成されたカレントミラー回路が示され
ている。カレントミラー回路をバイアスさせるバイアス
回路２４も示されている。増幅器２２は電圧フォロアと
して構成されており、その反転入力端は直接的に出力端
Ｏｕｔへ接続している。増幅器２２は差動トランジスタ
対２３Ａ及び２３Ｂを有しており、それらのソースはテ
ール電流供給源３０へ接続している。トランジスタ２５
Ａ及び２５Ｂはカスコード形態に接続されており、能動
負荷によって見られる実効インピーダンスを増加させて
いる。トランジスタ２５Ａ及び２５Ｂのゲートは両方と
もバイアス電圧ＶBNへ接続している。トランジスタ２３
Ａ,２３Ｂ,２５Ａ,２５Ｂは全てＮ型装置である。
施例に基づいて構成されたカレントミラー回路が示され
ている。カレントミラー回路をバイアスさせるバイアス
回路２４も示されている。増幅器２２は電圧フォロアと
して構成されており、その反転入力端は直接的に出力端
Ｏｕｔへ接続している。増幅器２２は差動トランジスタ
対２３Ａ及び２３Ｂを有しており、それらのソースはテ
ール電流供給源３０へ接続している。トランジスタ２５
Ａ及び２５Ｂはカスコード形態に接続されており、能動
負荷によって見られる実効インピーダンスを増加させて
いる。トランジスタ２５Ａ及び２５Ｂのゲートは両方と
もバイアス電圧ＶBNへ接続している。トランジスタ２３
Ａ,２３Ｂ,２５Ａ,２５Ｂは全てＮ型装置である。
【００１４】増幅器２２用のカレントミラー能動負荷
は、Ｐ型トランジスタ２８Ａ及び２８Ｂを有しており、
それらのゲートは共通に接続されており且つトランジス
タ２５Ａのドレインへ接続している。図２に関連して先
に説明したように、このフィードバック構成は、負荷ト
ランジスタ２８Ａ及び２８Ｂのゲートをバイアスさせる
べく動作する。トランジスタ２６Ａ及び２６Ｂはカスコ
ード接続されているトランジスタであって、それらは能
動負荷のインピーダンスを増加させるべく動作する。本
発明の重要な側面は、トランジスタ２６Ｂと比較して小
型の幾何学的形状のトランジスタ２６Ａを使用している
ことである。トランジスタ２６Ｂは出力電圧スイングの
範囲及び増幅器の利得に直接的に影響を与えるものであ
るから、大型のままである。トランジスタ２６Ａのみの
寸法を減少させることは関連する寄生容量を著しく減少
させ、従って、増幅器の過渡的応答を著しく向上させ
る。好適には、トランジスタ２６Ｂはトランジスタ２６
Ａのアスペクト比よりも１０倍大きいアスペクト比を有
しているが、１．５乃至１の寸法差であっても本発明の
利点の幾等かを提供するものである。
は、Ｐ型トランジスタ２８Ａ及び２８Ｂを有しており、
それらのゲートは共通に接続されており且つトランジス
タ２５Ａのドレインへ接続している。図２に関連して先
に説明したように、このフィードバック構成は、負荷ト
ランジスタ２８Ａ及び２８Ｂのゲートをバイアスさせる
べく動作する。トランジスタ２６Ａ及び２６Ｂはカスコ
ード接続されているトランジスタであって、それらは能
動負荷のインピーダンスを増加させるべく動作する。本
発明の重要な側面は、トランジスタ２６Ｂと比較して小
型の幾何学的形状のトランジスタ２６Ａを使用している
ことである。トランジスタ２６Ｂは出力電圧スイングの
範囲及び増幅器の利得に直接的に影響を与えるものであ
るから、大型のままである。トランジスタ２６Ａのみの
寸法を減少させることは関連する寄生容量を著しく減少
させ、従って、増幅器の過渡的応答を著しく向上させ
る。好適には、トランジスタ２６Ｂはトランジスタ２６
Ａのアスペクト比よりも１０倍大きいアスペクト比を有
しているが、１．５乃至１の寸法差であっても本発明の
利点の幾等かを提供するものである。
【００１５】トランジスタ２６Ｂと比較してトランジス
タ２６Ａの寸法を減少させることは、増幅器２２のその
他の性能パラメータを維持するために対処することを必
要とする問題を導入する。例えば、増幅器２２が基準電
圧バッファとして例示的な実施例において使用される場
合には、増幅器は非常に小さな入力オフセット電圧を有
していることが重要であり、特に温度に関してそのこと
が言える。増幅器におけるＤＣエラーは増幅器によって
バッファされる基準電圧の大きさを変化させる。低入力
オフセット電圧を達成するために、負荷トランジスタ２
８Ａ及び２８Ｂは定常状態動作条件下において電流源３
０によって供給される電流ＩC1を等しく分割せねばなら
ない。このことは、２つのマッチングさせたトランジス
タ２８Ａ及び２８Ｂのゲート・ソース電圧及びドレイン
・ソース電圧が同一のものとされることを必要とする。
タ２６Ａの寸法を減少させることは、増幅器２２のその
他の性能パラメータを維持するために対処することを必
要とする問題を導入する。例えば、増幅器２２が基準電
圧バッファとして例示的な実施例において使用される場
合には、増幅器は非常に小さな入力オフセット電圧を有
していることが重要であり、特に温度に関してそのこと
が言える。増幅器におけるＤＣエラーは増幅器によって
バッファされる基準電圧の大きさを変化させる。低入力
オフセット電圧を達成するために、負荷トランジスタ２
８Ａ及び２８Ｂは定常状態動作条件下において電流源３
０によって供給される電流ＩC1を等しく分割せねばなら
ない。このことは、２つのマッチングさせたトランジス
タ２８Ａ及び２８Ｂのゲート・ソース電圧及びドレイン
・ソース電圧が同一のものとされることを必要とする。
【００１６】トランジスタ２８Ａ及び２８Ｂの夫々のゲ
ート及びソースは共通接続されており、従ってそのゲー
ト及びソース電圧は同一である。ドレイン・ソース電圧
が等しいためには、負荷トランジスタ２８Ｂ及び２６Ｂ
の中間のノードにおける電圧Ｖ１は、負荷トランジスタ
２８Ａ及び２６Ａの中間のノードにおける電圧Ｖ２と等
しくなければならない。この関係は温度変化にわたり維
持されることが必要である。後述するように、トランジ
スタ２６Ａ及び２６Ｂの寸法差は電圧Ｖ１及びＶ２を等
しくないものとさせる傾向がある。
ート及びソースは共通接続されており、従ってそのゲー
ト及びソース電圧は同一である。ドレイン・ソース電圧
が等しいためには、負荷トランジスタ２８Ｂ及び２６Ｂ
の中間のノードにおける電圧Ｖ１は、負荷トランジスタ
２８Ａ及び２６Ａの中間のノードにおける電圧Ｖ２と等
しくなければならない。この関係は温度変化にわたり維
持されることが必要である。後述するように、トランジ
スタ２６Ａ及び２６Ｂの寸法差は電圧Ｖ１及びＶ２を等
しくないものとさせる傾向がある。
【００１７】バイアス回路２４は電圧Ｖ１及びＶ２の間
の所望の等価性を維持し且つこれら２つの電圧の実際の
値を制御するために、トランジスタ２６Ａ及び２６Ｂの
ゲート電圧を別々に制御すべく動作する。飽和状態にあ
るトランジスタのゲート・ソース電圧は与えられた電流
に対してチャンネル幅Ｗの平方根に逆比例する。トラン
ジスタ２６Ａはチャンネル幅においてトランジスタ２６
Ｂよりも小さいのでトランジスタ２６Ａのゲート・ソー
ス電圧は同一の電流に対してトランジスタ２６Ｂのそれ
よりも一層大きい（後述するように、トランジスタ２６
Ａが実際に飽和領域において動作するものでない場合で
あってもこのことは成立する）。従って、就中、バイア
ス回路２４は、トランジスタ２６Ａ及び２６Ｂのゲート
・ソース電圧における差に等しい量だけ、トランジスタ
２６Ｂのゲート電圧よりも低い電圧にトランジスタ２６
Ａのゲート電圧を設定する。
の所望の等価性を維持し且つこれら２つの電圧の実際の
値を制御するために、トランジスタ２６Ａ及び２６Ｂの
ゲート電圧を別々に制御すべく動作する。飽和状態にあ
るトランジスタのゲート・ソース電圧は与えられた電流
に対してチャンネル幅Ｗの平方根に逆比例する。トラン
ジスタ２６Ａはチャンネル幅においてトランジスタ２６
Ｂよりも小さいのでトランジスタ２６Ａのゲート・ソー
ス電圧は同一の電流に対してトランジスタ２６Ｂのそれ
よりも一層大きい（後述するように、トランジスタ２６
Ａが実際に飽和領域において動作するものでない場合で
あってもこのことは成立する）。従って、就中、バイア
ス回路２４は、トランジスタ２６Ａ及び２６Ｂのゲート
・ソース電圧における差に等しい量だけ、トランジスタ
２６Ｂのゲート電圧よりも低い電圧にトランジスタ２６
Ａのゲート電圧を設定する。
【００１８】トランジスタ２６Ａのドレインはトランジ
スタ２８Ａ及び２８Ｂのゲートへ接続しており、従って
トランジスタ２６Ａのドレイン電圧は比較的固定された
状態を維持する。後述するように、トランジスタ２６Ａ
のソース電圧は範囲が制限されている。従って、トラン
ジスタ２６Ａのドレイン・ソース電圧は制限されている
大きさを有している。トランジスタ２６Ａは小型の装置
であるから、それがより大型のものであった場合に有す
るものよりもより大きなゲート・ソース電圧を有してい
る。トランジスタ２６Ａのドレイン・ソース電圧はトラ
ンジスタ２６Ａのゲート・ソース電圧とスレッシュホー
ルド電圧との間の差よりも小さい。従って、定義上、ト
ランジスタ２６Ａは飽和領域ではなく線形領域即ちトラ
イオード領域において動作する。トランジスタ２６Ａが
トライオード領域において動作し且つトランジスタ２６
Ｂが飽和領域において動作するという事実はバイアス回
路を複雑化させるが、バッファ回路のＤＣ精度に悪影響
を与えることはない。
スタ２８Ａ及び２８Ｂのゲートへ接続しており、従って
トランジスタ２６Ａのドレイン電圧は比較的固定された
状態を維持する。後述するように、トランジスタ２６Ａ
のソース電圧は範囲が制限されている。従って、トラン
ジスタ２６Ａのドレイン・ソース電圧は制限されている
大きさを有している。トランジスタ２６Ａは小型の装置
であるから、それがより大型のものであった場合に有す
るものよりもより大きなゲート・ソース電圧を有してい
る。トランジスタ２６Ａのドレイン・ソース電圧はトラ
ンジスタ２６Ａのゲート・ソース電圧とスレッシュホー
ルド電圧との間の差よりも小さい。従って、定義上、ト
ランジスタ２６Ａは飽和領域ではなく線形領域即ちトラ
イオード領域において動作する。トランジスタ２６Ａが
トライオード領域において動作し且つトランジスタ２６
Ｂが飽和領域において動作するという事実はバイアス回
路を複雑化させるが、バッファ回路のＤＣ精度に悪影響
を与えることはない。
【００１９】バイアス回路２４はＰ型トランジスタ４０
を有しており、それは別のＰ型トランジスタ４２と直列
に接続されており、Ｐ型トランジスタ４２は電流ＩC3を
発生する第二電流源３４と直列に接続している。第三Ｐ
型トランジスタ３８がトランジスタ４０のドレインと電
流ＩC2を発生する第三電流源３２との間に接続されてい
る。従って、トランジスタ４０は電流源３２及び３４の
電流の和（ＩC2＋ＩC3）に等しい大きさを有する電流を
導通させ、トランジスタ４２はＩC3に等しい電流を導通
させ、且つトランジスタ３８はＩC2に等しい電流を導通
させることを理解することが可能である。
を有しており、それは別のＰ型トランジスタ４２と直列
に接続されており、Ｐ型トランジスタ４２は電流ＩC3を
発生する第二電流源３４と直列に接続している。第三Ｐ
型トランジスタ３８がトランジスタ４０のドレインと電
流ＩC2を発生する第三電流源３２との間に接続されてい
る。従って、トランジスタ４０は電流源３２及び３４の
電流の和（ＩC2＋ＩC3）に等しい大きさを有する電流を
導通させ、トランジスタ４２はＩC3に等しい電流を導通
させ、且つトランジスタ３８はＩC2に等しい電流を導通
させることを理解することが可能である。
【００２０】トランジスタ３８はそのゲート及びドレイ
ンを共通接続しており、従って該トランジスタは飽和領
域において動作する。トランジスタ３８のゲート／ドレ
インはこれも飽和領域において動作するトランジスタ２
６Ｂのゲートへ接続している。従って、トランジスタ２
６Ｂのソースにおける電圧Ｖ１は、飽和領域において動
作する該２つのトランジスタのゲート・ソース電圧を強
制的に等しいものとさせることによってトランジスタ３
８のソースにおける電圧Ｖ３と等しくさせることが可能
である。このことは、以下の式に従って相対的なトラン
ジスタの寸法及び電流を制御することによって達成する
ことが可能である。
ンを共通接続しており、従って該トランジスタは飽和領
域において動作する。トランジスタ３８のゲート／ドレ
インはこれも飽和領域において動作するトランジスタ２
６Ｂのゲートへ接続している。従って、トランジスタ２
６Ｂのソースにおける電圧Ｖ１は、飽和領域において動
作する該２つのトランジスタのゲート・ソース電圧を強
制的に等しいものとさせることによってトランジスタ３
８のソースにおける電圧Ｖ３と等しくさせることが可能
である。このことは、以下の式に従って相対的なトラン
ジスタの寸法及び電流を制御することによって達成する
ことが可能である。
【００２１】
Ｗ38／Ｗ26B ＝ ＩC2／（ＩC1／２） （１）
尚、Ｗ38及びＷ26Bは、夫々、トランジスタ３８及び２
６Ｂのチャンネル幅であり、且つＩC2及びＩC1／２は、
夫々、トランジスタ３８及び２６Ｂのドレイン・ソース
電流である。
６Ｂのチャンネル幅であり、且つＩC2及びＩC1／２は、
夫々、トランジスタ３８及び２６Ｂのドレイン・ソース
電流である。
【００２２】従って、例えば、トランジスタ３８及び２
６Ｂが同一の寸法であり且つＩC2がＩC1の半分である場
合には、ソース電圧Ｖ３はソース電圧Ｖ１と等しい。注
意すべきことであるが、これらの電圧は温度に関して追
従する。典型的な具体例においては、トランジスタ３８
は、実際には、トランジスタ２６Ｂの寸法の約１０分の
１であり、且つトランジスタ３８における電流が減少さ
れ、従って回路面積が節約され且つ電流消費が減少され
る。
６Ｂが同一の寸法であり且つＩC2がＩC1の半分である場
合には、ソース電圧Ｖ３はソース電圧Ｖ１と等しい。注
意すべきことであるが、これらの電圧は温度に関して追
従する。典型的な具体例においては、トランジスタ３８
は、実際には、トランジスタ２６Ｂの寸法の約１０分の
１であり、且つトランジスタ３８における電流が減少さ
れ、従って回路面積が節約され且つ電流消費が減少され
る。
【００２３】トランジスタ４２は小型の幾何学的形状の
装置であり且つトランジスタ２６Ａと同様の態様でバイ
アスされ、従ってトランジスタ２６Ａと同様にトライオ
ード領域において動作する。電圧Ｖ３は、トランジスタ
４０及び２８Ａのゲート電圧を等しいものとさせ且つト
ランジスタ４２及び２６Ａのドレイン・ソース電圧を同
一のものとさせることによって、電圧Ｖ２と等しくさせ
ることが可能である。トランジスタ４０及び２８Ａの両
方が飽和領域において動作するので、ゲート・ソース電
圧は以下の式に従って等しくさせることが可能である。
装置であり且つトランジスタ２６Ａと同様の態様でバイ
アスされ、従ってトランジスタ２６Ａと同様にトライオ
ード領域において動作する。電圧Ｖ３は、トランジスタ
４０及び２８Ａのゲート電圧を等しいものとさせ且つト
ランジスタ４２及び２６Ａのドレイン・ソース電圧を同
一のものとさせることによって、電圧Ｖ２と等しくさせ
ることが可能である。トランジスタ４０及び２８Ａの両
方が飽和領域において動作するので、ゲート・ソース電
圧は以下の式に従って等しくさせることが可能である。
【００２４】
Ｗ40／Ｗ28A ＝ （ＩC3＋ＩC2）／（ＩC1／２） （２）
尚、Ｗ40及びＷ28Aは、夫々、トランジスタ４０及び２
８Ａのチャンネル幅であり、且つ（ＩC3＋ＩC2）及びＩ
C1／２は、夫々、トランジスタ４０及び２８Ａのドレイ
ン・ソース電流である。
８Ａのチャンネル幅であり、且つ（ＩC3＋ＩC2）及びＩ
C1／２は、夫々、トランジスタ４０及び２８Ａのドレイ
ン・ソース電流である。
【００２５】従って、例えば、ＩC3及びＩC2が両方とも
ＩC1の半分に等しく且つトランジスタ４０がトランジス
タ２８Ａの２倍の幅である場合に式（２）が満足され
る。
ＩC1の半分に等しく且つトランジスタ４０がトランジス
タ２８Ａの２倍の幅である場合に式（２）が満足され
る。
【００２６】トランジスタ４２及び２６Ａのドレインが
夫々トランジスタ４０及び２８Ａのゲートへ接続されて
いるので、トランジスタ４２及び２６Ａのドレインは同
一の電圧にある。トランジスタ４２及び２６Ａのドレイ
ン・ソース電圧が等しくされる場合には、電圧Ｖ２は電
圧Ｖ３と等しい。トランジスタ４２及び２６Ａが両方と
もトライオード領域において動作するので、これら２つ
のトランジスタのドレイン・ソース電圧は、以下の条件
が満足される場合には、等しくさせることが可能であ
る。
夫々トランジスタ４０及び２８Ａのゲートへ接続されて
いるので、トランジスタ４２及び２６Ａのドレインは同
一の電圧にある。トランジスタ４２及び２６Ａのドレイ
ン・ソース電圧が等しくされる場合には、電圧Ｖ２は電
圧Ｖ３と等しい。トランジスタ４２及び２６Ａが両方と
もトライオード領域において動作するので、これら２つ
のトランジスタのドレイン・ソース電圧は、以下の条件
が満足される場合には、等しくさせることが可能であ
る。
【００２７】
Ｗ42／Ｗ26A ＝ ＩC3／（ＩC1／２） （３）
尚、Ｗ42及びＷ26Aは、夫々、トランジスタ４２及び２
６Ａのチャンネル幅であり、且つＩC3及びＩC1／２は、
夫々、トランジスタ４２及び２６Ａのドレイン・ソース
電流である。
６Ａのチャンネル幅であり、且つＩC3及びＩC1／２は、
夫々、トランジスタ４２及び２６Ａのドレイン・ソース
電流である。
【００２８】従って、例えば、式（３）は、ＩC3がＩC1
の半分に等しくされ且つ両方のトランジスタが同一の寸
法である場合に満足される。最後に、トランジスタ４２
及び２６Ａのソース・ドレイン電圧が等しい場合には、
夫々のソース電圧Ｖ３及びＶ２は等しい。電圧Ｖ１及び
Ｖ３が等しく且つ電圧Ｖ２及びＶ３が等しいので電圧Ｖ
１及びＶ２も等しい。
の半分に等しくされ且つ両方のトランジスタが同一の寸
法である場合に満足される。最後に、トランジスタ４２
及び２６Ａのソース・ドレイン電圧が等しい場合には、
夫々のソース電圧Ｖ３及びＶ２は等しい。電圧Ｖ１及び
Ｖ３が等しく且つ電圧Ｖ２及びＶ３が等しいので電圧Ｖ
１及びＶ２も等しい。
【００２９】電圧Ｖ１及びＶ２の実際の値が重要であ
る。何故ならば、トランジスタ２８Ａ及び２８Ｂを飽和
状態に維持することが必要だからである。Ｐ型トランジ
スタ４４が供給電圧ＶDDと電流ＩC4を発生する電流源３
６との間に直列に接続されている。トランジスタ４４の
ゲート及びドレインは、該トランジスタを飽和領域に維
持するために共通接続されている。理解されるように、
電圧Ｖ３は共通電圧ＶDD−トランジスタ４４及び４２の
ゲート・ソース電圧における差に等しく設定される。前
述したように、電圧Ｖ１及びＶ２は電圧Ｖ３に等しく、
従って、供給電圧ＶDD−トランジスタ４４及び４２のゲ
ート・ソース電圧における差に等しい。ゲート・ソース
電圧における差の大きさは、幾何学的形状及びトランジ
スタ４２を介しての電流の流れに対するトランジスタ４
４を介しての電流の流れを制御することによって設定す
ることが可能である。該電圧差の大きさは、トランジス
タ２８Ａ及び２８Ｂが飽和領域において動作することを
確保するために、該２つのトランジスタのゲート・ソー
ス電圧及びスレッシュホールド電圧における差と比較し
て、これら２つのトランジスタのドレイン・ソース電圧
が充分に大きなものであるように設定される。更に、公
知の如く、トランジスタ４２及び４４のゲート・ソース
電圧における差は温度係数を有しており、それはトラン
ジスタ２８Ａ及び２８Ｂを飽和状態に維持するのに必要
とされる最小のドレイン・ソース電圧の温度係数に追従
する。従って、トランジスタ２８Ａ及び２８Ｂのドレイ
ン・ソース電圧は、該トランジスタを飽和領域に維持す
るのに必要な最小値近くに設定することが可能であり、
その最小値は温度に関する最小飽和電圧における変化を
補償するために温度に関して変化する。この特徴は本カ
レントミラー回路が供給電圧ＶDDの減少させたレベルに
おいて信頼性を持って動作することを可能とさせる。
る。何故ならば、トランジスタ２８Ａ及び２８Ｂを飽和
状態に維持することが必要だからである。Ｐ型トランジ
スタ４４が供給電圧ＶDDと電流ＩC4を発生する電流源３
６との間に直列に接続されている。トランジスタ４４の
ゲート及びドレインは、該トランジスタを飽和領域に維
持するために共通接続されている。理解されるように、
電圧Ｖ３は共通電圧ＶDD−トランジスタ４４及び４２の
ゲート・ソース電圧における差に等しく設定される。前
述したように、電圧Ｖ１及びＶ２は電圧Ｖ３に等しく、
従って、供給電圧ＶDD−トランジスタ４４及び４２のゲ
ート・ソース電圧における差に等しい。ゲート・ソース
電圧における差の大きさは、幾何学的形状及びトランジ
スタ４２を介しての電流の流れに対するトランジスタ４
４を介しての電流の流れを制御することによって設定す
ることが可能である。該電圧差の大きさは、トランジス
タ２８Ａ及び２８Ｂが飽和領域において動作することを
確保するために、該２つのトランジスタのゲート・ソー
ス電圧及びスレッシュホールド電圧における差と比較し
て、これら２つのトランジスタのドレイン・ソース電圧
が充分に大きなものであるように設定される。更に、公
知の如く、トランジスタ４２及び４４のゲート・ソース
電圧における差は温度係数を有しており、それはトラン
ジスタ２８Ａ及び２８Ｂを飽和状態に維持するのに必要
とされる最小のドレイン・ソース電圧の温度係数に追従
する。従って、トランジスタ２８Ａ及び２８Ｂのドレイ
ン・ソース電圧は、該トランジスタを飽和領域に維持す
るのに必要な最小値近くに設定することが可能であり、
その最小値は温度に関する最小飽和電圧における変化を
補償するために温度に関して変化する。この特徴は本カ
レントミラー回路が供給電圧ＶDDの減少させたレベルに
おいて信頼性を持って動作することを可能とさせる。
【００３０】増幅器２２における能動負荷として本発明
に基づくカレントミラー回路を使用することは増幅器の
過渡的な応答を著しく改善させる。１例として、テスト
結果によれば、図３のバッファ回路が２ボルトの階段状
入力の後に定常状態値の０．２ｍＶへ安定化するために
必要な時間は図１の従来の回路によって必要とされる時
間の約半分であることが判明した。
に基づくカレントミラー回路を使用することは増幅器の
過渡的な応答を著しく改善させる。１例として、テスト
結果によれば、図３のバッファ回路が２ボルトの階段状
入力の後に定常状態値の０．２ｍＶへ安定化するために
必要な時間は図１の従来の回路によって必要とされる時
間の約半分であることが判明した。
【００３１】従って、増幅器及びその他の関連する適用
例に対しての能動負荷として使用するための新規な高速
カレントミラー回路について説明した。然しながら、本
発明は、上述した具体的な実施例にのみ限定されるもの
ではなく本発明の技術的範囲を逸脱することなしに種々
の変形が可能であることは勿論である。例えば、Ｐ型ト
ランジスタの代わりにＮ型トランジスタを使用して本発
明のカレントミラー回路を実現することも可能である。
例に対しての能動負荷として使用するための新規な高速
カレントミラー回路について説明した。然しながら、本
発明は、上述した具体的な実施例にのみ限定されるもの
ではなく本発明の技術的範囲を逸脱することなしに種々
の変形が可能であることは勿論である。例えば、Ｐ型ト
ランジスタの代わりにＮ型トランジスタを使用して本発
明のカレントミラー回路を実現することも可能である。
【図１】 従来のバッファ回路を示した概略図。
【図２】 図１のバッファ回路の簡単化した概略ブロッ
ク図。
ク図。
【図３】 本発明に基づいてカレントミラー負荷を組込
んだバッファ回路を示した概略図。
んだバッファ回路を示した概略図。
２２ 増幅器
２３Ａ，２３Ｂ 差動トランジスタ対
２４ バイアス回路
３０ テール電流源
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−13820（ＪＰ，Ａ)
特開 平１−106607（ＪＰ，Ａ)
特開 昭60−111509（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 3/343
H03F 3/45
Claims (29)
- 【請求項１】 カレントミラー回路において、 第一導電型の第一及び第二ＭＯＳトランジスタが設けら
れており、 前記第一ＭＯＳトランジスタが第一電流経路を形成する
ために前記第二ＭＯＳトランジスタによって画定されて
いるドレイン・ソース電流経路と直列に接続されている
ドレイン・ソース電流経路を画定しており、 第一導電型の第三及び第四ＭＯＳトランジスタが設けら
れており、 前記第三ＭＯＳトランジスタは第二電流経路を形成する
ために前記第四ＭＯＳトランジスタによって画定されて
いるドレイン・ソース電流経路と直列に接続しているド
レイン・ソース電流経路を画定しており、 前記第一及び第三ＭＯＳトランジスタのソースが共通接
続されており、前記第一及び第三ＭＯＳトランジスタの
ゲートが共通接続されており、前記第二ＭＯＳトランジ
スタのドレインがカレントミラー入力端を形成しており
且つ前記第四ＭＯＳトランジスタのドレインがカレント
ミラー出力端を形成しており、 前記第二トランジスタＭＯＳのゲートへ接続している第
一バイアス電圧出力端及び前記第四ＭＯＳトランジスタ
のゲートへ接続している第二バイアス電圧出力端を具備
するバイアス回路が設けられており、前記バイアス回路
は前記第二ＭＯＳトランジスタがトライオード領域にお
いて動作し且つ前記第四ＭＯＳトランジスタが飽和領域
において動作するように構成されている、ことを特徴と
するカレントミラー回路。 - 【請求項２】 請求項１において、前記第二ＭＯＳトラ
ンジスタが前記第四ＭＯＳトランジスタのチャンネル幅
よりも小さなチャンネル幅を有していることを特徴とす
るカレントミラー回路。 - 【請求項３】 請求項２において、前記第四ＭＯＳトラ
ンジスタのチャンネル幅が前記第二ＭＯＳトランジスタ
のチャンネル幅と少なくとも１．５倍の大きさであるこ
とを特徴とするカレントミラー回路。 - 【請求項４】 請求項１において、前記バイアス回路が
前記第一及び第三ＭＯＳトランジスタのドレイン電圧を
ほぼ等しく維持することを特徴とするカレントミラー回
路。 - 【請求項５】 請求項４において、前記バイアス回路
が、前記第一ＭＯＳトランジスタのドレイン・ソース電
流対チャンネルアスペクト比の比にほぼ等しいドレイン
・ソース電流対チャンネルアスペクト比の比において動
作する第一導電型の第五ＭＯＳトランジスタを有してお
り、且つ前記第五ＭＯＳトランジスタのドレイン電圧が
前記第一ＭＯＳトランジスタのドレイン電圧とほぼ等し
いことを特徴とするカレントミラー回路。 - 【請求項６】 請求項５において、前記バイアス回路
が、前記第五ＭＯＳトランジスタによって画定されてい
るドレイン・ソース経路と直列に接続されており且つ前
記第二ＭＯＳトランジスタのドレイン・ソース電流対チ
ャンネルアスペクト比の比にほぼ等しいドレイン・ソー
ス電流対チャンネルアスペクト比の比において動作する
ドレイン・ソース経路を画定している第一導電型の第六
ＭＯＳトランジスタを有しており、且つ前記第六ＭＯＳ
トランジスタのゲート電圧が前記第二ＭＯＳトランジス
タのゲート電圧にほぼ等しいことを特徴とするカレント
ミラー回路。 - 【請求項７】 請求項６において、前記バイアス回路が
前記第五ＭＯＳトランジスタのドレイン・ソース経路と
直列に接続されているドレイン・ソース経路を画定して
いる第一導電型の第七ＭＯＳトランジスタを有してお
り、前記第五ＭＯＳトランジスタが前記第四ＭＯＳトラ
ンジスタのドレイン・ソース電流対チャンネルアスペク
ト比の比にほぼ等しいドレイン・ソース電流対チャンネ
ルアスペクト比の比で動作し、且つ前記第七ＭＯＳトラ
ンジスタのゲート電圧が前記第四ＭＯＳトランジスタの
ゲート電圧に等しいことを特徴とするカレントミラー回
路。 - 【請求項８】 請求項７において、前記第六ＭＯＳトラ
ンジスタのゲートが前記第一バイアス電圧出力端を構成
しており且つ前記第七ＭＯＳトランジスタのゲートが前
記第二バイアス電圧出力端を構成していることを特徴と
するカレントミラー回路。 - 【請求項９】 請求項８において、前記バイアス回路
が、更に、第一導電型の第八ＭＯＳトランジスタを有し
ており、前記第八ＭＯＳトランジスタは、前記第一及び
第三ＭＯＳトランジスタのドレイン・ソース電圧が前記
第八及び第六ＭＯＳトランジスタのゲート・ソース電圧
の大きさにおける差にほぼ等しいように前記第六ＭＯＳ
トランジスタへ接続されていることを特徴とするカレン
トミラー回路。 - 【請求項１０】 請求項９において、前記第八ＭＯＳト
ランジスタのゲートが前記第六ＭＯＳトランジスタのゲ
ートへ接続していることを特徴とするカレントミラー回
路。 - 【請求項１１】 カレントミラー回路において、 第一導電型の第一及び第二ＭＯＳトランジスタが設けら
れており、前記第一ＭＯＳトランジスタは第一電流経路
を形成するために前記第二ＭＯＳトランジスタによって
画定されているドレイン・ソース電流経路と直列に接続
されているドレイン・ソース電流経路を画定しており、 第一導電型の第三及び第四ＭＯＳトランジスタが設けら
れており、前記第三ＭＯＳトランジスタは第二電流経路
を形成するために前記第四ＭＯＳトランジスタによって
画定されているドレイン・ソース電流経路と直列に接続
されているドレイン・ソース電流経路を画定しており、
前記第四ＭＯＳトランジスタは前記第二ＭＯＳトランジ
スタのチャンネルアスペクト比の少なくとも１．５倍で
あるチャンネルアスペクト比を有しており且つ前記第一
及び第三ＭＯＳトランジスタのソースは共通接続されて
おり、前記第一及び第三ＭＯＳトランジスタのゲートは
共通接続されており、前記第二ＭＯＳトランジスタのド
レインはカレントミラー入力端を形成しており且つ前記
第四ＭＯＳトランジスタのドレインはカレントミラー出
力端を形成しており、前記第一ＭＯＳトランジスタのド
レイン・ソース電圧を前記第三ＭＯＳトランジスタのド
レイン・ソース電圧と等しく維持させるバイアス回路が
設けられている、ことを特徴とするカレントミラー回
路。 - 【請求項１２】 請求項１１において、前記第一及び第
三ＭＯＳトランジスタが電流対チャンネルアスペクト比
のほぼ等しい比で動作すべく構成されていることを特徴
とするカレントミラー回路。 - 【請求項１３】 請求項１２において、前記バイアス回
路が前記第一、第三、第四ＭＯＳトランジスタを飽和領
域において動作させ且つ前記第二ＭＯＳトランジスタを
トライオード領域において動作させることを特徴とする
カレントミラー回路。 - 【請求項１４】 請求項１１において、更に、前記第一
導電型と反対の第二導電型であり且つ差動対として接続
されている第一及び第二トランジスタを有しており、前
記第二導電型の第一トランジスタは前記第一電流経路と
直列に接続されているドレイン・ソース経路を画定して
おり且つ前記第二導電型の第二トランジスタは前記第二
電流経路と直列に接続しているドレイン・ソースを画定
しており、前記回路及び前記差動対は前記第二導電型の
第一トランジスタのゲートにおいて第一増幅器入力端を
具備しており且つ前記第二導電型の第二トランジスタの
ゲートにおいて第二増幅器入力端を具備しており且つ前
記第一導電型の第四ＭＯＳトランジスタと前記第二導電
型の第二トランジスタとの中間のノードにおいて増幅器
出力端を具備している増幅器を形成していることを特徴
とするカレントミラー回路。 - 【請求項１５】 請求項１４において、前記増幅器出力
端が前記第二増幅器入力端へ接続していることを特徴と
するカレントミラー回路。 - 【請求項１６】 カレントミラー回路において、 第一導電型の第一及び第二ＭＯＳトランジスタが設けら
れており、前記第一ＭＯＳトランジスタは第一電流経路
を形成するために前記第二ＭＯＳトランジスタによって
画定されているドレイン・ソース電流経路と直列に接続
しているドレイン・ソース電流経路を画定しており、 第一導電型の第三及び第四ＭＯＳトランジスタが設けら
れており、前記第三ＭＯＳトランジスタは第二電流経路
を形成するために前記第四ＭＯＳトランジスタによって
画定されているドレイン・ソース電流経路と直列に接続
しているドレイン・ソース電流経路を画定しており、前
記第一及び第三ＭＯＳトランジスタのソースが共通接続
されており、前記第一及び第三ＭＯＳトランジスタのゲ
ートが共通接続されており、前記第二ＭＯＳトランジス
タのドレインがカレントミラー入力端を形成しており且
つ前記第四ＭＯＳトランジスタのドレインがカレントミ
ラー出力端を形成しており、 前記第一、第三及び第四ＭＯＳトランジスタを飽和領域
にバイアスさせ且つ前記第二ＭＯＳトランジスタをトラ
イオード領域にバイアスさせるバイアス回路が設けられ
ている、ことを特徴とするカレントミラー回路。 - 【請求項１７】 請求項１６において、前記第一及び第
三ＭＯＳトランジスタがほぼ等しいチャンネルアスペク
ト比を有しており、且つ前記第四ＭＯＳトランジスタが
前記第二ＭＯＳトランジスタのチャンネルアスペクト比
よりも少なくとも１．５倍大きいチャンネルアスペクト
比を有していることを特徴とするカレントミラー回路。 - 【請求項１８】 請求項１７において、更に、第一導電
型と反対の第二導電型であり且つ差動対として接続され
ている第一及び第二トランジスタが設けられており、前
記第二導電型の第一トランジスタは前記第一電流経路と
直列に接続しているドレイン・ソース経路を画定してお
り且つ前記第二導電型の第二トランジスタは前記第二電
流経路と直列に接続しているドレイン・ソース経路を画
定しており、前記回路及び前記差動対は、前記第二導電
型の第一トランジスタのゲートにおいて第一増幅器入力
端を具備しており且つ前記第二導電型の第二トランジス
タのゲートにおいて第二増幅器入力端を具備しており且
つ前記第一導電型の第四ＭＯＳトランジスタと第二導電
型の第二トランジスタとの中間のノードにおいて増幅器
出力端を具備している増幅器を形成していることを特徴
とするカレントミラー回路。 - 【請求項１９】 カレントミラー回路において、 第一導電型の第一及び第二ＭＯＳトランジスタが設けら
れており、前記第一ＭＯＳトランジスタは第一電流経路
を形成するために前記第二ＭＯＳトランジスタによって
画定されているドレイン・ソース電流経路と直列に接続
しているドレイン・ソース経路を画定しており、 第一導電型の第三及び第四ＭＯＳトランジスタが設けら
れており、前記第三ＭＯＳトランジスタは第二電流経路
を形成するために前記第四ＭＯＳトランジスタによって
画定されているドレイン・ソース電流経路と直列に接続
しているドレイン・ソース経路を画定しており、前記第
四ＭＯＳトランジスタは前記第二ＭＯＳトランジスタの
チャンネルアスペクト比と少なくとも１．５倍大きなチ
ャンネルアスペクト比を有しており且つ前記第一及び第
三ＭＯＳトランジスタのソースが共通接続されており、
前記第一及び第三ＭＯＳトランジスタのゲートが共通接
続されており、前記第二ＭＯＳトランジスタのドレイン
がカレントミラー入力端を形成しており且つ前記第四Ｍ
ＯＳトランジスタのドレインがカレントミラー出力端を
形成している、ことを特徴とするカレントミラー回路。 - 【請求項２０】 請求項１９において、更に、前記第四
ＭＯＳトランジスタのドレイン・ソース電流対チャンネ
ルアスペクト比の比にほぼ等しいドレイン・ソース電流
対チャンネルアスペクト比の比で動作する第一導電型の
第五トランジスタ及び前記第二ＭＯＳトランジスタのド
レイン・ソース電流対チャンネルアスペクト比の比にほ
ぼ等しいドレイン・ソース電流対チャンネルアスペクト
比の比において動作する第一導電型の第六トランジスタ
を有するバイアス回路が設けられていることを特徴とす
るカレントミラー回路。 - 【請求項２１】 請求項２０において、前記第五トラン
ジスタが飽和領域において動作し且つ前記第六トランジ
スタがトライオード領域において動作することを特徴と
するカレントミラー回路。 - 【請求項２２】 請求項２１において、更に、前記第一
導電型と反対の第二導電型であり且つ差動対として接続
されている第一及び第二トランジスタが設けられてお
り、前記第二導電型の第一トランジスタは前記第一電流
経路と直列に接続しているドレイン・ソース経路を画定
しており且つ前記第二導電型の第二トランジスタは前記
第二電流経路と直列に接続しているドレイン・ソース経
路を画定しており、前記回路及び前記差動対は、前記第
二導電型の第一トランジスタのゲートにおいて第一増幅
器入力端を具備しており且つ前記第二導電型の第二トラ
ンジスタのゲートにおいて第二増幅器入力端を具備して
おり且つ前記第一導電型の第四ＭＯＳトランジスタと前
記第二導電型の第二トランジスタとの中間のノードにお
いて増幅器出力端を具備している増幅器を形成している
ことを特徴とするカレントミラー回路。 - 【請求項２３】 請求項２２において、前記第一及び第
二導電型が夫々Ｐ型及びＮ型であることを特徴とするカ
レントミラー回路。 - 【請求項２４】 第一導電型の第一及び第二ＭＯＳトラ
ンジスタが設けられており、前記第一ＭＯＳトランジス
タが第一電流経路を形成するために前記第二ＭＯＳトラ
ンジスタによって画定されているドレイン・ソース電流
経路と直列に接続しているドレイン・ソース電流経路を
画定しており、第一導電型の第三及び第四ＭＯＳトラン
ジスタが設けられており、前記第三ＭＯＳトランジスタ
が第二電流経路を形成するために前記第四ＭＯＳトラン
ジスタによって画定されているドレイン・ソース電流経
路と直列に接続しているドレイン・ソース電流回路を確
定しており、前記第一及び第三ＭＯＳトランジスタのソ
ースが共通接続されており且つ前記第一及び第三ＭＯＳ
トランジスタのゲートが共通接続されているカレントミ
ラー回路の制御方法において、 前記第一、第三及び第四ＭＯＳトランジスタを飽和領域
にバイアスさせ、 前記第二ＭＯＳトランジスタをトライオード領域にバイ
アスさせ、 前記第二ＭＯＳトランジスタのドレインへ入力電流を印
加し、 前記第四ＭＯＳトランジスタのドレインにおいて前記入
力電流に比例する出力電流を受取る、ことを特徴とする
方法。 - 【請求項２５】 請求項２４において、前記第一及び第
三ＭＯＳトランジスタが、ほぼ等しい夫々のチャンネル
アスペクト比を有しており、且つ前記入力及び出力電流
がほぼ等しいことを特徴とする方法。 - 【請求項２６】 請求項２５において、更に、 前記第一導電型と反対の第二導電型の第一ＭＯＳトラン
ジスタのドレイン・ソース経路を前記第一電流経路と直
列に接続し、 前記第二導電型の第二ＭＯＳトランジスタのドレイン・
ソース経路を前記第二電流経路と直列に接続し、 前記印加するステップが、前記出力電流が変化するよう
に前記第二導電型の第一トランジスタのゲート・ソース
電圧を変化させる、 ことを特徴とする方法。 - 【請求項２７】 第一導電型の第一及び第二ＭＯＳトラ
ンジスタが設けられており、前記第一ＭＯＳトランジス
タは第一電流経路を形成するために前記第二ＭＯＳトラ
ンジスタによって画定されているドレイン・ソース電流
経路と直列に接続しているドレイン・ソース電流経路を
画定しており、第一導電型の第三及び第四ＭＯＳトラン
ジスタが設けられており、前記第三ＭＯＳトランジスタ
は第二電流経路を形成するために前記第四ＭＯＳトラン
ジスタによって画定されているドレイン・ソース電流経
路と直列に接続しているドレイン・ソース電流経路を画
定しており、前記第一及び第三ＭＯＳトランジスタのソ
ースが共通接続されており、前記第一及び第三ＭＯＳト
ランジスタのゲートが共通接続されており、前記第四Ｍ
ＯＳトランジスタは前記第二ＭＯＳトランジスタのチャ
ンネルアスペクト比の少なくとも１．５倍大きいチャン
ネルアスペクト比を有しているカレントミラー回路の制
御方法において、 前記第一、第三及び第四ＭＯＳトランジスタを飽和領域
にバイアスさせ、 前記第一及び第三ＭＯＳトランジスタのドレインをほぼ
等しい電圧に維持し、 前記第二ＭＯＳトランジスタのドレインへ入力電流を印
加し、 前記第四ＭＯＳトランジスタのドレインにおいて前記入
力電流に比例する出力電流を受取る、ことを特徴とする
方法。 - 【請求項２８】 請求項２７において、前記第一及び第
三トランジスタがほぼ等しい夫々のチャンネルアスペク
ト比を有しており、且つ前記入力及び出力電流がほぼ等
しいことを特徴とする方法。 - 【請求項２９】 請求項２８において、更に、前記第二
ＭＯＳトランジスタをトライオード領域にバイアスさせ
ることを特徴とする方法。
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