KR100587087B1 - 반도체 장치용 내부전압 발생기 - Google Patents

반도체 장치용 내부전압 발생기 Download PDF

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Abstract

공급전압의 변동과 무관하게 일정한 전압을 출력할 수 있는 내부전압 발생기를 개시한다.
개시된 반도체 장치용 내부전압 발생기는 커런트 미러부와, 드라이버들과 전압 분배기를 구비하며, 커런트 미러부의 구조를 변경하여 채널 길이 변조 현상을 차단한 내부전압 발생기이다.

Description

반도체 장치용 내부전압 발생기{An internal voltage generator for a semiconductor device}
도 1은 종래의 내부전압 발생기의 일예이다.
도 2는 본 발명의 내부전압 발생기의 일예이다.
도 3내지 도 5는 종래 기술과 본발명의 성능을 비교하는 그래프이다.
본 발명은 반도체 장치에 사용되는 내부전압 발생기에 관한 것으로, 특히 공급전압의 변동과 무관하게 일정한 전압을 출력할 수 있는 내부전압 발생기에 관한 것이다.
일반적으로, 메모리 장치와 같은 반도체 장치는 초고속, 저전력의 요구에 따라 공급전압(VDD)을 그 보다 낮은 내부전압(Vint)으로 변환하여 사용한다. 이를 위하여, 반도체 장치내에는 복수개의 다양한 기능을 갖는 내부전압 발생기가 구비된다.
도 1은 종래의 내부전압 발생기의 일예이다.
도 1에 도시된 내부전압 발생기의 동작 설명에 앞서, 도 1에 사용된 신호들 의 의미를 먼저 설명하기로 한다.
도 1에서, 신호(act)는 반도체 장치가 전류 소모가 많은 액티브 모드로 진입할 때 인에이블되는 액티브 모드 신호이며, 신호(test)는 테스트용 신호이며, 신호(power up)는 회로에 인가되는 공급전압(VDD, VSS)이 안정된 레벨에 도달하였는 지여부를 나타내는 파워 업 신호이다. 그리고, 기준전압(VREF)은 반도체 장치의 외부 또는 내부에서 발생된 기준전압을 나타낸다. 그리고, 전압(Vinternal)은 액티브 모드시 동작하는 반도체 장치의 내부 회로에 인가되는 내부전압을 나타내며, 전압(Vint REF)는 전압 분배기(내부전압(Vinternal) 출력노드와 접지 사이에 연결되어 있는 회로)의 출력신호로서 내부전압(Vinternal)의 1/2 정도되는 전압치를 갖는다.
도 1에서, P1~P9는 PMOS 트랜지스터를 나타내고, N1~N7은 NMOS 트랜지스터를 나타낸다.
도 1의 내부전압 발생기는 신호(act, test)가 모두 하이 레벨이고, 파워 업 신호(Power up)가 하이 레벨인 경우 정상 동작한다.
동작에 있어서, 기준전압(VREF)이 전압(Vint REF)보다 높은 경우, 트랜지스터(N4)로 흐르는 전류보다 트랜지스터(N2)로 흐르는 전류의 양이 증가한다. 따라서, 노드(a)의 전압이 노드(c)의 전압보다 낮아진다. 따라서, 트랜지스터(N5)의 게이트 전압이 점차 상승하여 노드(d)의 전압을 점차 다운시킨다. 그 결과, 트랜지스터(P8)에 흐르는 전류의 양이 증가하여 내부전압(Vinternal)이 점증한다. 이러한 과정은 전압(Vint REF)가 기준전압(VREF)과 같아질 때까지 계속된다.
그런데, 도 1에서 설명한 종래의 기술에 의해서 생성된 내부전압(Vinternal)은 기준전압(VREF)의 2배가 된 이후에도 공급전압(VDD)가 증가하는 경우, 양의 기울기(positive slope)을 갖고서 증가하는 문제점이 있었다.
이것은 디자인 룰(design rule)이 줄어듦에 따라서 발생하는 트랜지스터의 특성으로 인한 것으로, 이러한 현상은 특히 채널 길이 변조(channel length modulation)와 관련되어 있다.
채널 길이 변조란, 디자인 룰이 줄어들어 트랜지스터의 게이트 길이가 줄어듦에 따라 나타나는 현상이다. 즉, 트랜지스터의 소오스와 드레인에 인가되는 바이어스 전압에 의해 형성된 전계(electric field)의 영향으로, 포화 영역(saturation region) 인 vds ≥ vgs - vt인 영역에서 유효 채널 길이( effective channel length)가 줄어들면서 Ids가 증가하는 현상이다(여기서, vds는 드레인-소오스 전압차를 나타내고, vgs는 게이트-소오스 전압차를 나타내고, vt는 문턱전압을 나타낸다).
이러한 이유로 인하여, 내부전압(Vinternal)이 기준전압(VREF)의 2 배가 된 이후에도 공급전압(VDD)가 증가하는 경우, 노드(a)가 충분히 하이 레벨을 유지하고 있음에도 트랜지스터(P1)의 vds 전압의 증가로 인하여 트랜지스터(P1)에 흐르는 전류가 점증한다. 그 결과, 트랜지스터(N5)의 게이트 전압이 증가하고 노드(d)의 전압을 다운된다. 따라서, 내부전압(Vinternal)이 증가한다.
이상에서 살펴 본 바와같이, 디자인 룰의 축소로 인하여 트랜지스터에 채널 길이 변조 현상이 발생하고 있다. 그로 인하여 공급전압이 변동하는 경우, 안정된 전압을 유지하여야 하는 내부전압이 변동한다는 문제점이 있다.
내부전압의 변동은 반도체 장치의 동작 신뢰도를 떨어뜨릴 수 있으며, 그 결과 반도체 장치의 오동작을 유발할 수 있다는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 외부공급전압이 변동하는 경우에도 안정된 내부전압을 출력할 수 있는 내부전압 발생기를 제공한다.
이를 위하여, 본 발명은 커런트 미러부의 구조를 변경하여, 내부전압이 목표치(target level)에 이르게 되는 경우, 트랜지스터(P6)에 흐르는 전류를 차단함으로써 트랜지스터의 채널 길이 변조 현상을 원천적으로 봉쇄하는 방법을 제공한다.
본 발명의 반도체 장치용 내부전압 발생기는 전원전압과 제 1 노드사이 연결된 제 1 트랜지스터와, 상기 제 1 노드와 제 2 노드사이에 연결된 제 2 트랜지스터와, 전원전압과 제 3 노드사이 연결된 제 3 트랜지스터와, 상기 제 3 노드와 제 2 노드사이에 연결된 제 4 트랜지스터와, 상기 제 2 노드와 접지 사이에 연결된 제 5 트랜지스터를 갖추며, 상기 제 1 및 제 3 트랜지스터의 게이트와 상기 제 1 노드는 공통 연결되어 있는 커런트 미러부와; 상기 커런트 미러부의 제 1 노드 및 제 3 노드에서 출력되는 출력신호에 의하여 제어되는 제 1 드라이버와; 상기 제 1 드라이버의 출력신호에 의하여 제어되는 제 2 드라이버와; 상기 제 2 드라이버의 출력노드와 접지사이에 연결된 전압 분배기를 구비한다. 여기서, 상기 제 2 트랜지스터 의 게이트에 기준전압이 인가되며, 상기 제 4 트랜지스터의 게이트에 상기 전압 분배기의 출력신호가 인가되며, 상기 제 2 드라이버의 출력노드에서 내부전압이 출력된다.
본 발명에서, 기준전압이 상기 전압 분배부의 출력신호보다 높은 경우, 상기 제 2 드라이버가 턴온되어 상기 제 2 드라이버의 출력노드로 상기 전원전압이 공급되며; 상기 전압 분배부의 출력신호가 상기 기준전압보다 높은 경우, 상기 제 2 드라이버가 턴오프되어 상기 제 2 드라이버의 출력노드로의 상기 전원전압의 공급이 차단된다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 2는 본 발명에 의하여 구현된 반도체 장치용 내부전압 발생기의 실시예를 도시한다.
도시된 바와같이, 도 2의 반도체 장치용 내부전압 발생기는 초기 동작시 사용되는 신호를 처리하는 신호 처리 회로(내부 전압 회로를 제외한 회로)와 본 발명의 실시를 가능하게 하는 구현하는 동작 회로(201, 202, 203, 204)로 구성된다. 비록, 반도체 장치는 신호처리 영역과 동작 회로로 구분되어 설명되지만, 발명의 기술적 사상의 특징은 동작 회로에 있다고 보아야 한다.
도 2의 회로 구성 및 그 동작 설명에 앞서, 도 2에 사용된 신호들의 의미를 먼저 설명하기로 한다.
도 2에서, 신호(act)는 반도체 장치가 전류 소모가 많은 액티브 모드로 진입할 때 인에이블되는 액티브 모드 신호이며, 신호(test)는 테스트용 신호이며, 신호(power up)는 회로에 인가되는 공급전압(VDD, VSS)이 안정된 레벨에 도달하였는 지여부를 나타내는 파워 업 신호이다. 그리고, 기준전압(VREF)은 반도체 장치에서 외부 또는 내부에서 발생된 기준전압을 나타낸다. 그리고, 전압(Vinternal)은 액티브 모드시 동작하는 반도체 장치의 내부 회로에 인가되는 내부전압을 나타내며, 전압(Vint REF)는 전압 분배기(202)의 출력신호로서 내부전압(Vinternal)의 1/2 정도의 전압치를 갖는 피드백 전압을 나타낸다.
도시된 바와같이, 반도체 장치용 내부전압 발생기는 신호(act, test)를 수신하는 낸드 게이트(NAND1)와 낸드 게이트(NAND1)의 출력신호를 수신하는 인버터(INV1)와, 인버터(INV1)의 출력신호에 의하여 제어되는 PMOS 트랜지스터(P2, P5, P7) 및 NMOS 트랜지스터(N3, N7)와, 동작 조절부(P1, N1)와, 커런트 미러부(201)와, 커런트 미러부(201)의 노드(a) 및 노드(b)에서 출력되는 출력신호에 의하여 제어되는 드라이버(202)와, 드라이버(202)의 출력신호에 의하여 제어되는 또 다른 드라이버(203)와, 드라이버(203)의 출력전압인 내부전압(vinternal)을 1/2로 감소시켜 출력하는 전압 분배기(204)를 구비한다.
커런트 미러부(201)는 전원전압(VDD)과 노드(a)사이에 연결된 트랜지스터(P3)와, 노드(a)와 노드(c)사이에 연결된 트랜지스터(N2)와, 전원전압(VDD)과 노드(b)사이 연결된 트랜지스터(P4)와, 노드(b)와 노드(c)사이에 연결된 트랜지스터(N4)와, 노드(c)와 접지(VSS) 사이에 연결된 트랜지스터(N3)를 포함한다. 커런트 미러부(201)의 트랜지스터(P3, P4)의 공통 게이트는 노드(a)와 연결되어 있다. 트랜지스터(N2)의 게이트에는 기준전압(VREF)이 인가되며, 트랜지스터(N4)의 게이트에는 전압 분배기의 출력전압(Vint VREF)이 인가된다.
인버터(INV1)의 출력노드는 트랜지스터(P2)의 게이트와 연결되며, 트랜지스터(P2)는 전원전압(VDD)과 노드(a)사이에 연결된다. 또한, 인버터(INV1)의 출력노드는 트랜지스터(P5)의 게이트와 연결되며, 트랜지스터(P5)는 전원전압(VDD)과 노드(b)사이에 연결된다.
동작 조절부(P1, N1)는 전원전압(VDD)과 접지사이에 직렬 연결된 트랜지스터(P1, N1)로 구성된다. 도시된 바와같이, 트랜지스터(N1)의 게이트 노드와 드레인 노드는 함께 연결되어 있다.
커런트 미러부의 노드(a)의 전압 레벨은 동작 조절부(P1, N1)의 트랜지스터(P1)이 게이트에 인가된다.
드라이버(202)는 전원전압(VDD)과 접지사이에 직렬 연결된 트랜지스터(P6, N5)로 구성된다. 트랜지스터(P6)의 게이트는 커런트 미러부(201)의 노드(b)와 연결되며, 트랜지스터(N5)의 게이트는 트랜지스터(N1)의 게이트와 연결된다.
트랜지스터(P7)는 전원전압과 드라이버(202)의 출력노드(d)사이에 위치하며, 트랜지스터(P7)의 게이트는 인버터(INV1)의 출력노드와 연결된다.
드라이버(203)는 전원전압과 접지 사이에 직렬 연결된 트랜지스터(P8, N6, N7)로 구성된다. 노드(d)는 트랜지스터(P8)의 게이트와 연결되며, 트랜지스터(N6)의 게이트는 전원전압과 연결되며, 트랜지스터(N7)의 게이트는 인버터(INV1)의 출 력노드와 연결된다.
트랜지스터(P9)는 전원전압과 드리어버(203)의 출력노드(e)사이에 위치하며, 트랜지스터(P9)의 게이트에는 파워 업 신호(Power up)가 인가된다. 노드(e)에서 출력되는 전압은 내부전압(Vinternal)이다.
노드(e)와 접지사이에 전압 분배기(204)가 위치하며, 전압분배기(204)는 내부전압(Vinternal) 레벨의 1/2 인 전압(Vint REF)을 출력한다. 전압 분배기의 회로는 다양하게 구현 가능하다. 전압 분배기(204)의 출력신호(Vint REF)는 커런트 미러부(201)의 트랜지스터(N4)의 게이트에 인가된다.
이하, 도 2에 도시된 내부 전압 발생기의 동작을 설명한다.
먼저, 전원전압(VDD)이 일정 레벨에 도달하기 전에는 파워 업 신호(Power up)는 로우 레벨을 유지한다. 이 경우, 내부전압(Vinternal)은 상기 전원전압의 레벨을 따라간다.
다음, 전원전압(VDD)이 일정 레벨에 도달한 후에는 파워 업 신호(Power up)는 하이 레벨로 천이한다. 이 경우, 트랜지스터(P9)는 턴오프되며, 내부전압(Vinternal)의 출력 레벨은 신호(act, test)의 논리 레벨에 의하여 결정된다.
이하, 전원전압이 일정 레벨을 초과한 경우, 즉, 안정 레벨에 도달한 후의 동작을 설명한다.
먼저, 반도체 장치가 액티브 모드가 아닌 경우, 즉 대기 모드인 경우를 설명한다. 대기 모드인 경우, 신호(act)는 로우 레벨(디스에이블 상태)이다. 따라서, 인버터(INV1)의 출력은 로우 레벨이다. 인버터(INV1)의 출력이 로우 레벨이므로, 커런트 미러부(301)는 디스에이블 상태이고, 트랜지스터(P8)는 턴온된다. 따라서, 트랜지스터(P8)를 통하여 전원전압(VDD)이 노드(e)로 전달된다. 그 결과, 반도체 장치의 내부전압(Vinternal)은 전원전압과 동일한 전압 레벨을 갖는다.
다음, 반도체 장치가 액티브 모드인 경우를 설명한다. 액티브 모드인 경우, 신호(act)는 하이 레벨로 인에이블된다. 액티브 모드인 경우는 테스트 신호(test)의 논리 레벨에 따라 동작이 결정된다.
먼저, 액티브 모드이고, 테스트 신호(test)가 로우 레벨로 인에이블된 경우를 설명한다. 여기서, 테스트 신호(test)가 로우 레벨이라는 것은 반도체 장치가 테스트 모드인 경우를 나타낸다. 이 경우, 인버터(INV1)의 출력전압은 로우 레벨이므로 내부전압 발생기의 동작은 대기 모드의 경우와 동일하다.
다음, 액티브 모드이고, 테스트 신호(test)가 하이 레벨로 디스에이블된 경우를 설명한다. 여기서, 테스트 신호(test)가 하이 레벨이라는 것은 테스트 모드가 아닌 경우를 나타낸다. 이 경우, 인버터(INV1)의 출력전압은 하이 레벨이다. 따라서, 트랜지스터(N3, N7)가 턴온되고, 트랜지스터(P2, P5, P7)는 턴오프된다. 따라서, 커런트 미러부(201)와 구동부(202, 203)와 전압 분배부(204)는 정상적으로 동작한다.
내부 전압 발생기가 정상적으로 동작하는 경우, 기준전압(VREF)과 전압 분배기의 출력전압(Vint REF)의 대소에 따른 내부전압(Vinternal)의 변동 과정을 설명하기로 한다. 참고로, 기준전압(VREF)은 파워 업 신호(Power up)가 하이 레벨로 천이하기 전에 셋업(setup)되어 있어야 한다.
전체적인 회로 동작의 이해를 위해, 커런트 미러부(301)의 동작을 먼저 설명하기로 한다.
회로의 초기화 여부를 검출하는 파워 업 신호(Power up)가 하이 레벨로 인에블되고, 액티브 모드임을 나타내는 하이 레벨의 신호(act)가 인가되고, 테스트 모드가 아닌 경우(즉, test 신호는 하이 레벨로 디스에이블되어 있는 경우), 인버터(INV1)의 출력전압은 하이 레벨이된다. 따라서, 트랜지스터(P2, P5, P7)는 턴오프되고, 트랜지스터(N3, N7)는 턴온되어 커런트 미러부(301)가 동작한다.
먼저, 기준전압(VREF)이 전압 분배기(204)의 출력전압(Vint REF)보다 낮은 경우를 설명한다.
이 경우, 노드(b)의 전압은 로우 레벨로 다운되어 트랜지스터(P6)를 턴온시킨다. 트랜지스터(P6)가 턴온되면, 노드(d)의 전위는 전원전압(VDD)레벨로 상승한다. 따라서, 드라이버(203)의 풀업 트랜지스터(P8)는 턴오프된다. 결과적으로, 내부전압(Vinternal)은 종전의 전압을 유지할 것이나, 시간이 지나면서 조금씩 전압 강하하는 모습을 보일것이다. 이는 계속적인 액티브 동작으로 인한 전력 소모로 인한 결과이다.
다음, 기준전압(VREF)이 전압 분배기(204)의 출력전압(Vint REF)보다 높은 경우를 설명한다.
이 경우, 노드(c)의 전압은 로우 레벨로 다운되어 트랜지스터(P1)를 턴온시킨다. 동시에, 트랜지스터(P3, P4)도 턴온된다. 따라서, 노드(b)는 하이 레벨로 천이하여 트랜지스터(P6)를 턴오프시킨다.
트랜지스터(P1)가 턴온되면, 트랜지스터(N5)가 턴온된다. 따라서, 노드(d)는 로우 레벨의 전위를 갖는다. 따라서, 트랜지스터(P8)이 턴온되어 전원전압을 노드(e)로 공급한다. 그 결과, 내부전압(Vinternal)의 전위 레벨이 상승한다.
전압 분배기(204)는 내부전압(Vinternal)의 1/2인 전압을 출력한다. 따라서, 내부 전압이 상승하는 경우, 트랜지스터(N4)의 게이트에 인가되는 전압 분배부(204)의 출력전압(Vint REF)도 상승한다.
최종적으로, 내부전압(Vinternal)이 기준전압(VREF)의 2배가 될때까지 위의 과정을 반복한다. 특히, 액티브 모드에서의 동작이 연속적으로 수행 되어 전류 소모가 증대하여 내부전압(Vinternal)이 낮아지는 경우, 내부전압을 상승시키기 위한 피드백 동작을 반복한다.
종래와 비교하여, 위에서 설명한 본 발명의 동작 특성은 다음과 같다.
도 1과 비교하여 보면 알 수 있듯이, 도 2에 도시된 본 발명의 커런트 미러부의 부하 트랜지스터(P3, P4)의 구조가 종래에 비하여 차이가 있다.
본 발명과 종래 기술의 차이점은 다음과 같다.
예컨대, 기준전압(VREF)이 전압(Vint REF)보다 높은 경우를 살펴보자.
도 1에 도시된 종래 기술의 경우, 노드(a)의 전위는 상대적으로 낮아지고 노드(b)의 전위는 상대적으로 높아진다. 노드(a)의 전위가 낮아지므로 트랜지스터(P1)이 턴온되고, 따라서 트랜지스터(N5)에 흐르는 점류가 점증할 것이다. 그 결과, 노드(d)의 전위가 낮아질 것이다. 그러나, 노드(b)의 전위가 노드(a)의 전위보다 상대적으로 높음에도 불구하고, 전원전압이 상승하여 트랜지스터(P6)의 vds가 상승하는 경우, 채널 길이 변조 현상으로 인하여 트랜지스터(P6)에 흐르는 전류도 증가한다. 따라서, 노드(d)의 전위가 충분한 저전압을 유지하지 못한다는 문제점이 있다. 이 때문에, 내부전압을 짧은 시간내에 원하는 전압 레벨로 제어하는 데 문제점이 있었다.
반면에, 본 발명의 경우, 도 2에서 알 수 있듯이, 노드(a)의 전위가 낮아지는 경우, 트랜지스터(P4)의 게이트 전위도 동시에 낮아진다. 따라서, 노드(b)의 전압 상승이 빨라지고, 트랜지스터(P6)의 턴오프 속도가 빨라진다. 그 결과, 노드(d)에서의 전압 강하 속도는 도 1의 경우보다 더욱 빨라진다.
즉, 도 1의 경우, 트랜지스터(P6)는 완전히 턴오프된 상태가 아니므로 트랜지스터(P6)를 통하여 노드(d)에 전원전압이 공급되고, 그로 인하여, 트랜지스터(N5)에 의한 노드(d)의 풀다운 효과가 느리다는 문제점이 있었다.
반면에, 도 2에 도시된 본 발명의 경우, 트랜지스터(P6)의 턴오프 상태가 이루어지므로, 트랜지스터(N5)에 의한 노드(d)의 풀다운 효과가 개선된다는 효과가 있음을 알 수 있다.
도 3내지 도 5는 종래의 기술과 본 발명의 기술의 차이를 나타내는 기울기(slope) 특성에 대한 시뮬레이션(simulation) 결과이다.
도 3에서, 점선은 종래 기술의 경우를 나타내고, 실선은 본 발명의 경우를 나타낸다. 도 3에서 알 수 있듯이, 공급전압(VDD)이 1.75V 이상인 경우, 종래의 내부전압은 점점 증가하지만, 본 발명의 경우는 일정한 레벨로 안정되어 있음을 알 수 있다.
도 4는 소비전류량을 비교한 것이다.
도4에서 알 수 있듯이, 동작 영역(공급전압이 1.5V~2,5V)에서 소모 전류량이 거의 동일함을 알 수 있다.
도 5는 구동능력의 비교를 나타낸다.
도시된 바와같이, 공급전압(VDD)이 80mV~170mV인 구간에서 본 발명에 따른 내부전압의 구동 능력이 뛰어남을 알 수 있다.
이상에서 알 수 있듯이, 본원 발명의 경우 종래 기술에 비하여 소모전류량은 비슷하나, 안정된 내부전압을 출력하며 구동 능력은 더 뛰어남을 알 수 있다.
이상에서 알 수 있는 바와같이, 본 발명의 내부전압 발생기는 공급전압(VDD)의 변화에 따른 내부전압(Vinternal)의 slope 문제를 해결할 수 있으므로 반도체 장치의 동작 신뢰성을 높을 수 있다.

Claims (6)

  1. 반도체 장치용 내부전압 발생기에 있어서,
    전원전압과 제 1 노드사이 연결된 제 1 트랜지스터와, 상기 제 1 노드와 제 2 노드사이에 연결된 제 2 트랜지스터와, 전원전압과 제 3 노드사이 연결된 제 3 트랜지스터와, 상기 제 3 노드와 제 2 노드사이에 연결된 제 4 트랜지스터와, 상기 제 2 노드와 접지 사이에 연결된 제 5 트랜지스터를 갖추며, 상기 제 1 및 제 3 트랜지스터의 게이트와 상기 제 1 노드는 공통 연결되어 있는 커런트 미러부와,
    상기 커런트 미러부의 제 1 노드 및 제 3 노드에서 출력되는 출력신호에 의하여 제어되는 제 1 드라이버와,
    상기 제 1 드라이버의 출력신호에 의하여 제어되는 제 2 드라이버와,
    상기 제 2 드라이버의 출력노드와 접지사이에 연결된 전압 분배기를 구비하며,
    상기 제 2 트랜지스터의 게이트에 기준전압이 인가되며,
    상기 제 4 트랜지스터의 게이트에 상기 전압 분배기의 출력신호가 인가되며,
    상기 제 2 드라이버의 출력노드에서 내부전압이 출력되는 것을 특징으로 하는 반도체 장치용 내부전압 발생기.
  2. 제 1항에 있어서,
    상기 기준전압이 상기 전압 분배부의 출력신호보다 높은 경우, 상기 제 2 드 라이버가 턴온되어 상기 제 2 드라이버의 출력노드로 상기 전원전압이 공급되며,
    상기 전압 분배부의 출력신호가 상기 기준전압보다 높은 경우, 상기 제 2 드라이버가 턴오프되어 상기 제 2 드라이버의 출력노드로의 상기 전원전압의 공급이 차단되는 것을 특징으로 하는 반도체 장치용 내부전압 발생기.
  3. 제 1항에 있어서,
    상기 전압 분배기의 출력신호의 전압 레벨은 상기 제 2 드라이버의 출력노드에서 출력되는 상기 내부전압 레벨의 절반인 것을 특징으로 하는 반도체 장치용 내부전압 발생기.
  4. 제 1항에 있어서,
    상기 커런트 미러부의 출력신호는 상기 제 1 노드에서의 전압 레벨과 상기 제 3 노드에서의 전압 레벨을 포함하는 것을 특징으로 하는 반도체 장치용 내부전압 발생기.
  5. 제 4항에 있어서,
    상기 제 1 드라이버는 제 1 풀업 트랜지스터와 제 1 풀다운 트랜지스터를 구비하며,
    상기 기준전압이 상기 전압 분배부의 출력신호보다 높은 경우, 상기 제 1 풀다운 트랜지스터가 턴온되며,
    상기 전압 분배부의 출력신호가 상기 기준전압보다 높은 경우, 상기 제 1 풀업 트랜지스터가 턴온되며,
    상기 제 1 풀다운 트랜지스터가 턴온되는 경우에만 상기 제 2 드라이버가 턴온되어 상기 제 2 드라이버의 출력노드로 상기 전원전압이 공급되는 것을 특징으로 하는 반도체 장치용 내부전압 발생기.
  6. 제 5항에 있어서,
    상기 전압 분배기의 출력신호의 전압 레벨은 상기 제 2 드라이버의 출력노드에서 출력되는 상기 내부전압 레벨의 절반인 것을 특징으로 하는 반도체 장치용 내부전압 발생기.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007095075A (ja) * 2005-09-29 2007-04-12 Hynix Semiconductor Inc 内部電圧生成装置
US20080042730A1 (en) * 2006-06-29 2008-02-21 Hynix Semiconductor Inc. Internal voltage generating circuit and method for generating internal voltage using the same
KR100884340B1 (ko) * 2006-12-29 2009-02-18 주식회사 하이닉스반도체 내부전압 발생 장치
KR101036923B1 (ko) * 2009-12-30 2011-05-25 주식회사 하이닉스반도체 반도체 장치
KR102461866B1 (ko) * 2018-03-27 2022-11-02 에스케이하이닉스 주식회사 전압 생성 회로

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970076798A (ko) * 1996-05-31 1997-12-12 김광호 반도체 메모리장치의 내부 전원전압 발생회로
KR20040011790A (ko) * 2002-07-30 2004-02-11 삼성전자주식회사 반도체 메모리 장치의 셀 어레이 전원전압 발생회로
KR20040044581A (ko) * 2002-11-21 2004-05-31 삼성전자주식회사 반도체 메모리 장치의 내부 전원전압 발생회로

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5087830A (en) * 1989-05-22 1992-02-11 David Cave Start circuit for a bandgap reference cell
JPH0782404B2 (ja) * 1989-07-11 1995-09-06 日本電気株式会社 基準電圧発生回路
JPH05312850A (ja) * 1992-05-12 1993-11-26 Nec Ic Microcomput Syst Ltd 半導体集積回路
JP2851767B2 (ja) * 1992-10-15 1999-01-27 三菱電機株式会社 電圧供給回路および内部降圧回路
US6066944A (en) * 1999-02-18 2000-05-23 National Semiconductor Corporation High speed current mirror circuit and method
JP2003283321A (ja) * 2002-03-27 2003-10-03 Mitsubishi Electric Corp 内部電源電位発生回路
JP4666342B2 (ja) * 2004-07-26 2011-04-06 ルネサスエレクトロニクス株式会社 半導体集積回路装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970076798A (ko) * 1996-05-31 1997-12-12 김광호 반도체 메모리장치의 내부 전원전압 발생회로
KR20040011790A (ko) * 2002-07-30 2004-02-11 삼성전자주식회사 반도체 메모리 장치의 셀 어레이 전원전압 발생회로
KR20040044581A (ko) * 2002-11-21 2004-05-31 삼성전자주식회사 반도체 메모리 장치의 내부 전원전압 발생회로

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