KR20040044581A

KR20040044581A - 반도체 메모리 장치의 내부 전원전압 발생회로

Info

Publication number: KR20040044581A
Application number: KR1020020072617A
Authority: KR
Inventors: 박준민; 한공흠
Original assignee: 삼성전자주식회사
Priority date: 2002-11-21
Filing date: 2002-11-21
Publication date: 2004-05-31

Abstract

외부 전원전압을 수신하여 일정한 내부전원전압을 발생하는 내부 전원전압 발생기를 칩 내부에 채용하는 반도체 메모리 장치에 있어서, 외부 전압의 변화에 따라 내부전원전압의 출력레벨이 민감하게 변동되지 않도록 하거나 외부전압의 상승변화시에 역으로 내부전원전압의 출력레벨이 하강되도록 할 수 있는 개선된 내부 전원전압 발생기가 개시된다. 그러한 내부 전원전압 발생기는 외부 전압의 변화 시 트랜지스터의 바디 게이트의 바디 이펙트를 이용하여 출력전압을 보상하는 구조를 가짐에 의해 외부 전압의 변화에 둔감하게 된다. 또한, 외부 전압의 상승 시에 출력되는 내부전원전압의 레벨이 오히려 감소된다.

Description

반도체 메모리 장치의 내부 전원전압 발생회로{Internal voltage down converter in semiconductor memory device}

본 발명은 전원전압 발생회로에 관한 것으로, 특히 저전력 고속 반도체 메모리 장치에 적합한 내부 전원전압 발생회로에 관한 것이다.

반도체 메모리 장치가 고집적화, 고속화됨에 따라, 내부전원전압은 반도체 메모리 장치의 신뢰성과 전력 소모량의 관점에서 보다 낮은 레벨로서 칩 내부의 필요한 곳에 인가되는 것이 바람직하다. 따라서, 상대적으로 높은 레벨의 외부전원전압을 일정 레벨로 강하하여 반도체 메모리 장치의 동작에 필요한 내부전원전압을 발생하는 내부전원전압 발생회로가 필요하게 된다. 특히, 디램(DRAM)등과 같은 반도체 메모리 장치에서는 외부전원전압을 변환하여 일정한 내부전원전압을 칩 내부의 회로들에 공급하는 내부 전원전압 발생회로(Internal Voltage down Converter)가 도 2에서 보여지는 회로구성으로서 많이 채용되어진다.

한편, 내부 전원전압 발생회로 등에 사용되는 기준전압을 생성하기 위해서는 도 1과 같은 기준전압 발생기가 칩내에 탑재된다. 먼저, 도 1을 참조하면, 외부전압, 온도, 공정변화에 영향을 민감하게 받지 않는 기준전압을 생성하기 위해 저항(R)과 다이오드(rs)로 구성된 기준전압 발생기가 보여진다. 상기 도 1의 회로는 출력되는 기준전압(Vref1)이 모오스 트랜지스터로 이루어진 다이오드(rs)의 개수와 상기 모오스 트랜지스터의 문턱전압을 곱한 값으로 나타나는 특성을 갖는다. 여기서, 상기 기준전압 발생기에 인가되는 외부전원전압(VDD)이 상승하였다고 하면, 출력되는 기준전압(Vref1)의 레벨은 증가한다.

도 2를 참조하면, 종래의 내부 전원전압 발생회로는, 인가되는 기준전압(Vref1)과 제2 입력노드(IN2)를 통해 인가되는 내부 분배 전원전압을 서로 차동적으로 비교하기 위해 모오스 트랜지스터들(PM1,PM2,NM1,NM2,NM3)로 이루어진 차동 비교기와, 상기 차동 비교기의 비교출력에 응답하여 출력노드(NO1)로 내부 전원전압(Vref2)을 출력하는 드라이버부(PN3)와, 상기 드라이버부의 상기 출력노드(NO1)와 분배노드(IN2)간에 연결된 상부저항(R1)과 상기 분배노드(IN2)와 접지간에 연결된 하부저항(R2)로 이루어져 상기 내부 전원전압을 상기 저항들의 저항비로 분배하여 상기 내부 분배 전원전압을 상기 분배노드(IN2)에 설정하는 전압 분배부(PM4, PM5)로 구성되어 있다.

도 2에서 보여지는 내부 전원전압 발생회로는 부하의 변동에 따라 변화하는 상기 내부 전원전압(Vref2)을 상기 제2 입력노드(IN2)를 통해 피드백 받고 이를 기준전압(Vref1)과 비교하여 기준전압(Vref1)에 추종(trace)되는 전압을 비교적 고속으로 얻을 수 있는 네거티브 피드백 타입의 대전류 공급회로이다. 도면에서, 상기 내부 전원전압(Vref2)의 출력은 다음과 같이 나타난다. 즉, Vref2 = [Vref1 x (R1+R2)/R2] 가 된다. 따라서, 상기 기준전압(Vref1)은 도 3의 그래프에서 보여지는 바와 같이 외부전원전압(VDD)의 상승에 따라 증가하는 전압이고, 출력되는 내부 전원전압(Vref2)은 상기 기준전압이 인가되어 증폭되어 나타나는 전압이므로, 내부 전원전압(Vref2)은 도 3의 그래프에서 보여지는 바와 같이 외부전원전압의 상승에 따라 민감하게 증가 적으로 변동된다.

외부 전원전압의 증가에 따라 출력되는 내부 전원전압이 증가할 경우에 전력 소모량이 증가함은 물론, 고 전원전압 마진 및 입력 레벨의 특성이 나쁘게 되는 문제점이 있다. 따라서, 저전력 고속 반도체 메모리 장치에 적합하지 못하여 칩의 퍼포먼스가 불량하게 되어버리는 단점이 있다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 메모리 장치의 내부 전원전압 발생회로를 제공함에 있다.

본 발명의 다른 목적은 저전력 고속 반도체 메모리 장치에 적합한 내부 전원전압 발생회로를 제공함에 있다.

본 발명의 또 다른 목적은 외부 전원전압이 상승적으로 변동하는 경우에 그 변동에 둔감하게 일정한 내부 전원전압을 생성할 수 있는 반도체 메모리 장치의 내부 전원전압 발생회로를 제공함에 있다.

본 발명의 또 다른 목적은 외부 전원전압이 상승적으로 변동하는 경우에 역으로 감소하는 내부 전원전압을 생성할 수 있는 반도체 메모리 장치의 내부 전원전압 발생회로를 제공함에 있다.

상기한 목적들 가운데 일부의 목적들을 달성하기 위한 본 발명의 일 양상(aspect)에 따라, 반도체 메모리 장치의 내부 전원전압 발생회로는, 인가되는 기준전압과 내부 분배 전원전압을 서로 비교하는 차동 비교기와; 상기 차동 비교기의 비교출력에 응답하여 출력노드로 내부 전원전압을 출력하는 드라이버부와; 상기 드라이버부의 상기 출력노드와 분배노드간에 연결되어 외부전원전압의 변동에도 일정한 저항값을 유지하는 상부저항과, 상기 분배노드와 접지간에 연결되어 외부전원전압의 변동에 선형적으로 비례하는 저항값을 가지는 하부저항을 포함하며, 상기 내부 전원전압을 상기 저항들의 저항비로 분배하여 상기 내부 분배 전원전압을 상기 분배노드에 설정하는 전압 분배부를 구비함을 특징으로 한다.

본 발명의 다른 양상에 따른 내부 전원전압 발생기는, 인가되는 기준전압과 내부 분배 전원전압을 서로 비교하는 차동 비교기와; 상기 차동 비교기의 비교출력에 응답하여 출력노드로 내부 전원전압을 출력하는 드라이버부와; 상기 드라이버부의 상기 출력노드와 분배노드간에 연결되어 외부전원전압의 변동에도 일정한 저항값을 유지하기 위해 다이오드 기능의 모오스 트랜지스터로 이루어진 상부저항과, 상기 분배노드에 연결된 다이오드 기능의 모오스 트랜지스터로 이루어진 고정용 하부저항과, 상기 고정용 하부저항과 접지간에 연결되어 외부전원전압의 변동에 선형적으로 비례하는 저항값을 가지기 위해 바디 이펙트 특성을 지니고 다이오드 기능의 모오스 트랜지스터로 이루어진 하부저항을 포함하며, 상기 내부 전원전압을 상기 저항들의 저항비로 분배하여 상기 내부 분배 전원전압을 상기 분배노드에 설정하는 전압 분배부를 구비함을 특징으로 한다.

상기한 내부 전원전압 발생회로의 구성에 따르면, 외부 전원전압의 상승 변동시에도 일정한 내부 전원전압 또는 하강된 내부 전원전압을 발생할 수 있는 효과가 있다.

도 1은 통상적인 기준전압 발생회로도

도 2는 종래의 대표적 내부 전원전압 발생회로도

도 3은 도 2에 따른 전압파형들을 보인 그래프도

도 4는 본 발명의 제1 실시예에 따른 내부 전원전압 발생회로도

도 5는 도 4에 따른 전압파형들을 보인 그래프도

도 6은 종래기술과 본 발명에 따른 전압파형들을 비교하여 나타낸 그래프도

도 7 내지 도 9는 본 발명의 제2,3,4 실시예들에 따른 내부 전원전압 발생회로도들

이하에서는 본 발명의 실시예에 따른 반도체 메모리 장치의 내부 전원전압 발생회로가 첨부된 도면들을 참조하여 설명된다. 비록 다른 도면에 표시되어 있더라도 동일 내지 유사한 기능을 가지는 구성요소들은 동일 내지 유사한 참조부호로서 나타나 있다.

도 4는 본 발명의 제1 실시예에 따른 내부 전원전압 발생회로도이다. 도 2의 회로와 비교시 트랜지스터 소자들의 채용은 같으나, 상부 저항 및 하부 저항으로서 기능하는 피형 모오스 트랜지스터(PM4)의 바디 게이트와 피형 모오스 트랜지스터(PM5)의 바디 게이트에 인가되는 전원이 특이하다. 즉, 상기 피형 모오스 트랜지스터(PM4)의 바디 게이트에는 외부전원전압의 변동에도 일정한 저항값을 유지될 수 있도록 바이어스 기준전압(Vrefb)이 인가되고, 피형 모오스 트랜지스터(PM5)의 바디 게이트에는 외부전원전압의 변동에 선형적으로 비례하는 저항값을 가지도록 하기 위해 외부전원전압(VDD)이 인가된다. 여기서, 상기 바이어스 기준전압(Vrefb)은 상기 외부 전원전압(VDD)에 대하여 정전압이며 도면의 입력단에 보여지는 그래프와 특성을 갖는 전압이다. 또한, 상기 피형 모오스 트랜지스터(PM5)의 바디 게이트에는 상기 외부전원전압(VDD)이 반드시 인가될 필요는 없으며 다만 외부 전원전압의 변동에 선형적으로 비례하는 전압이면 된다.

이와 같이, 상기 피형 모오스 트랜지스터들(PM4,PM5)의 바디 게이트에 각기 기준전압(Vrefb) 및 외부전원전압(VDD)이 인가되도록 하면, 트랜지스터의 바디 이펙트(body effect)는 피형 모오스 트랜지스터(PM4)에서는 발생하지 않거나 일정하게 되고, 피형 모오스 트랜지스터(PM5)에서는 발생하게 된다. 따라서, 하부 저항(R2)으로서 기능하는 상기 피형 모오스 트랜지스터(PM5)는 외부전원전압이 증가함에 따라 바디 이펙트 현상에 기인하여 저항값이 커지는 특성을 갖는다. 결국, 상기 하부 저항(R2)이 외부 전원전압의 증가에 따라 커지므로, 상기 Vref2 = [Vref1 x (R1+R2)/R2]에서 명백하게 알 수 있듯이 출력되는 내부 전원전압(Vref2)의 레벨은 감소하게 된다. 따라서, 상기 기준전압(Vref1)의 변화량에 비례하여 상기 하부 저항(R2)의 저항값이 변화되게 조절하면, 외부 전원전압의 증가시에도 상기 내부 전원전압(Vref2)의 레벨을 일정하게 유지시킬 수 있게 된다.

도 5는 도 4에 따른 전압파형들을 보인 그래프도로서, 기준전압(Vref1)의 상승에도 불구하고 상기 도 4의 구성에 의해 출력되는 내부 전원전압(Vref2)의 레벨이 일정하게 유지되거나 오히려 감소되는 것이 보여진다. 종래기술과 본 발명에 따른 전압파형들을 비교하여 나타낸 그래프인 도 6을 참조시에 본 발명에 따른 효과가 보다 확실히 보여진다. 도 6에서 참조부호(PR)은 종래 기술에 따라 생성된 내부 전원전압의 그래프이고, 참조부호(PI)는 도 4에 따라 일정 또는 감소적으로 생성된 내부 전원전압의 그래프이다.

도 7 내지 도 9는 본 발명의 제2,3,4 실시예들에 따른 내부 전원전압 발생회로도들을 도시한다.

먼저, 도 7의 회로는 도 4의 회로와 비교 시 하부 저항의 일부로서 기능하는 피형 트랜지스터(PM6)가 추가된 경우를 나타내고 있다. 이 경우에 상기 피형 트랜지스터(PM6)에 의해서는 바디 이펙트가 나타나지 않으며, 전압 분배시 상기 트랜지스터(PM6)의 저항값이 상기 트랜지스터(PM5)에 직렬 저항성분으로 추가된다.

도 8을 참조하면, 도 7의 회로와 비교 시 상부저항으로 기능하는 트랜지스터(PM4)가 생략되고 그 대신에 저항(R1)이 연결되고, 상기 피형 트랜지스터(PM6) 대신에 저항(R2)이 연결된 회로가 보여진다. 여기서, 상기 저항(R1,R2)들은 외부전원전압에 무관하게 일정한 저항값을 가지는 저항소자로서 예컨대 폴리실리콘 막으로써 제조될 수 있다.

도 9를 참조하면, 도 4의 회로와 비교 시 상부 저항으로서 기능하는 피형 트랜지스터(PM4)대신에 저항(R1)이 삽입된 경우를 나타내고 있다. 이 경우에 상기 저항(R1)은 바디 이펙트 특성을 갖지 아니하는 일정한 저항값이 되는 것이다.

상기한 변형 실시 예들은 동작은 도 4의 동작과 대동 소이하므로 도 4를 위주로 설명하기로 한다.

도 4에서 엔형 트랜지스터(NM3)는 상기 기준전압(Vref1)이 인가되는 경우에 턴온되어 전류미러 차동증폭기의 동작이 수행되도록 한다. 입력 노드(IN2)에 나타나는 전원전압의 레벨이 상기 기준전압(Vref1)의 레벨보다 낮은 경우에 차동증폭기의 일부를 형성하는 엔형 모오스 트랜지스터(NM1)는 엔형 모오스 트랜지스터(NM2)보다 강하게(strongly)턴온된다. 반면에 엔형 모오스 트랜지스터(NM2)는 상기 엔형 모오스 트랜지스터(NM1)보다 약하게(slightly) 턴온된다. 이에 따라, 엔형 모오스 트랜지스터(NM1)의 출력노드(OU1)의 전압레벨은 정상상태의 전압보다 낮아지고, 엔형 모오스 트랜지스터(NM2)의 출력노드(OU2)의 전압레벨은 증가하기 시작하여 피형 모오스 트랜지스터(PM1)의 게이트에 인가되는 전압레벨이 높아진다. 이에 따라 상기 엔형 모오스 트랜지스터(NM1)의 드레인 노드의 전압레벨은 점점 더 낮은 레벨로 가므로, 이에 게이트 단자가 연결된 구동용 피형 모오스 트랜지스터(PM3)는 더욱 강하게 턴온된다. 결국, 내부 전원전압(Vref2)의 레벨은 상승하게 된다.

상기 내부 전원전압의 레벨이 상기한 동작에 따라 계속 증가하여 마침내 상기 기준전압(Vref1)의 레벨보다 높게 되는 경우에, 반대로 상기 엔형 모오스 트랜지스터(NM2)가 상기 엔형 모오스 트랜지스터(NM1)보다 강하게 턴온되어, 피형 모오스 트랜지스터(PM1)의 게이트 전압을 낮추므로, 엔형 모오스 트랜지스터(NM1)의 드레인 노드의 전압레벨이 점차로 증가한다. 따라서, 상기 출력노드(OU1)에 게이트 단자가 연결된 상기 피형 모오스 트랜지스터(PM3)의 소오스-드레인 채널을 흐르는 전류량이 감소하므로, 상기 내부 전원전압(Vref2)의 레벨은 낮아지기 시작한다. 상기한 동작에 의해 상기 내부 전원전압(Vref2)의 레벨은 상기 기준전압(Vref1)을 추종(trace)하게 된다.

상기한 동작을 수행하는 내부 전원전압 발생회로에서 외부 전원전압(VDD)의 레벨이 외부 환경에 의해 상승하면 상기 기준전압(Vref1)의 레벨로 증가되어 인가된다. 이 때, 전압 분배부내의 피형 모오스 트랜지스터(PM5)의 바디 게이트에도 상승된 전압이 인가되므로 바디 이펙트가 발생되고, 결국, 상기 피형 모오스 트랜지스터(PM5)의 하부 저항값이 그에 비례하여 상승하게 된다. 그러므로, 상기 분배노드(IN2)에 설정되는 내부 분배 전원전압의 레벨도 상승한다. 이에 따라, 엔형 모오스 트랜지스터(NM1)의 게이트 전압의 레벨상승 변화량과 엔형 모오스 트랜지스터(NM2)의 게이트 전압의 레벨상승 변화량이 동일한 경우에 상기 내부 전원전압(Vref2)의 레벨은 변화없이 일정한 레벨로서 출력된다. 또한, 상기 엔형 모오스 트랜지스터(NM2)의 게이트 전압의 레벨상승 변화량이 상대적으로 큰 경우에 상기 내부 전원전압(Vref2)의 레벨은 외부전원전압이 상승됨에도 불구하고 하강된 레벨로서 출력된다.

상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 전압 분배부의 트랜지스터 연결구조를 다양한 형태로 변경할 수 있음은 물론이다.

상기한 바와 같이 본 발명에 따른 반도체 메모리 장치의 내부 전원전압 발생회로에 의하면, 외부 전원전압이 상승적으로 변동하는 경우에도 둔감하게 일정하는 내부 전원전압을 생성하거나 오히려 감소된 내부 전원전압을 생성할 수 있는 효과가 있다. 따라서, 동작 신뢰성이 개선된 반도체 메모리 장치를 제공하는 장점이 있다.

Claims

인가되는 기준전압과 내부 분배 전원전압을 서로 비교하는 차동 비교기와;

상기 차동 비교기의 비교출력에 응답하여 출력노드로 내부 전원전압을 출력하는 드라이버부와;

상기 드라이버부의 상기 출력노드와 분배노드간에 연결되어 외부전원전압의 변동에도 일정한 저항값을 유지하는 상부저항과, 상기 분배노드와 접지간에 연결되어 외부전원전압의 변동에 선형적으로 비례하는 저항값을 가지는 하부저항을 포함하며, 상기 내부 전원전압을 상기 저항들의 저항비로 분배하여 상기 내부 분배 전원전압을 상기 분배노드에 설정하는 전압 분배부를 구비함을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
제1항에 있어서, 상기 차동 비교기는 전류미러 타입 차동 증폭기임을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
제1항에 있어서, 상기 상부 저항는 다이오드 동작특성을 갖는 피형 모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
제3항에 있어서, 상기 하부 저항은 다이오드 동작특성을 갖는 피형 모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
인가되는 기준전압과 내부 분배 전원전압을 서로 비교하는 차동 비교기와;

상기 차동 비교기의 비교출력에 응답하여 출력노드로 내부 전원전압을 출력하는 드라이버부와;

상기 드라이버부의 상기 출력노드와 분배노드간에 연결되어 외부전원전압의 변동에도 일정한 저항값을 유지하기 위해 다이오드 기능의 모오스 트랜지스터로 이루어진 상부저항과, 상기 분배노드에 연결된 다이오드 기능의 모오스 트랜지스터로 이루어진 고정용 하부저항과, 상기 고정용 하부저항과 접지간에 연결되어 외부전원전압의 변동에 선형적으로 비례하는 저항값을 가지기 위해 바디 이펙트 특성을 지니고 다이오드 기능의 모오스 트랜지스터로 이루어진 하부저항을 포함하며, 상기 내부 전원전압을 상기 저항들의 저항비로 분배하여 상기 내부 분배 전원전압을 상기 분배노드에 설정하는 전압 분배부를 구비함을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
인가되는 기준전압과 내부 분배 전원전압을 서로 비교하는 차동 비교기와;

상기 차동 비교기의 비교출력에 응답하여 출력노드로 내부 전원전압을 출력하는 드라이버부와;

상기 드라이버부의 상기 출력노드와 분배노드간에 연결되어 외부전원전압의 변동에도 일정한 저항값을 유지하는 상부저항과, 상기 분배노드에 연결된 고정용 하부저항과, 상기 고정용 하부저항과 접지간에 연결되어 외부전원전압의 변동에 선형적으로 비례하는 저항값을 가지는 하부저항을 포함하며, 상기 내부 전원전압을 상기 저항들의 저항비로 분배하여 상기 내부 분배 전원전압을 상기 분배노드에 설정하는 전압 분배부를 구비함을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
제6항에 있어서, 상기 상부저항은 다이오드 기능의 모오스 트랜지스터로 이루어지면, 그의 바디 게이트에는 상기 외부 전원전압에 대하여 정전압인 바이어스 기준전압이 인가됨을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
인가되는 기준전압과 내부 분배 전원전압을 서로 비교하는 차동 비교기와;

상기 차동 비교기의 비교출력에 응답하여 출력노드로 내부 전원전압을 출력하는 드라이버부와;

상기 드라이버부의 상기 출력노드와 분배노드간에 연결되어 외부전원전압의 변동에도 일정한 저항값을 유지하는 폴리실리콘 상부저항과, 상기 분배노드와 접지간에 연결되어 외부전원전압의 변동에 선형적으로 비례하는 저항값을 가지는 다이오드 트랜지스터를 하부저항으로서 포함하며, 상기 내부 전원전압을 상기 저항과 다이오드 트랜지스터의 저항비로 분배하여 상기 내부 분배 전원전압을 상기 분배노드에 설정하는 전압 분배부를 구비함을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
제8항에 있어서, 상기 드라이버부는 피형 모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
제8항에 있어서, 상기 다이오드 트랜지스터의 바디 게이트에는 외부 전원전압이 인가되어 외부 전원전압의 상승 시에 바디 이펙트 효과가 발생되는 것임을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.