KR100449137B1 - 반도체 장치 및 전원 전압 제어 방법 - Google Patents

반도체 장치 및 전원 전압 제어 방법 Download PDF

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Abstract

각각 다른 제1 및 제2 전원 전위에 기초하여 내부 회로를 동작시키는 반도체 장치는, 상기 제1 전원 전위가 제1 기준 전위보다 높은 지를 판정하는 제1 판정 회로와, 상기 제2 전원 전위가 제2 기준 전위보다 높은 지를 판정하는 제2 판정 회로와, 상기 제1 전원 전위가 상기 제2 전원 전위보다 높은 지를 판정하는 제3 판정 회로와, 상기 제1∼제3 판정 회로의 전부에서 긍정으로 판정되면 상기 제1 및 제2 전원 전위를 상기 내부 회로에 공급하고, 상기 제1∼제3 판정 회로 중 적어도 어느 하나에서 부정으로 판정되면 상기 내부 회로를 초기화하는 신호를 출력하는 전원 전압 제어 회로를 포함한다.

Description

반도체 장치 및 전원 전압 제어 방법{SEMICONDUCTOR DEVICE AND POWER SUPPLY VOLTAGE CONTROL METHOD THEREOF}
본 발명은 복수의 전원 전위에 기초하여 내부 회로를 구동하는 반도체 장치 및 전원 전압 제어 방법에 관한 것으로, 예를 들면 논리 회로용 전원 전압과는 별도로, 승압 회로와 강압 회로용 전원 회로를 필요로 하는 반도체 메모리 장치 등에 관한 것이다.
외부 전원이 임의의 전위 레벨까지 강하한 것을 검지하여 리세트 신호를 발생하는 전원 전위 검지 회로가 종래부터 알려져 있다. 이 리세트 신호는 반도체 장치에 공급되는 외부 전원이 예기치 못한 불규칙한 순간 정지, 순간 차단 또는 불안정한 온, 오프를 하는 경우에 확실하게 내부 회로를 초기화하여 내부 전원 생성 회로의 동작을 정지시키기 위해서 중요한 신호이다. 이 리세트 신호를 발생하는 전원 전위 검지 회로는, 예를 들면 도 21과 같이 구성된다.
도 21에서, 외부 전원 VDD가 도 22의 (a)의 전위 파형 w17에 도시한 바와 같이 임의의 일정한 전위 상태로부터 전위가 강하하면(시간 t1), 임계치 Vtp를 갖는 PMOS 트랜지스터 Q21의 게이트 전위와 드레인 전위(노드 12)는 도 22의 (a)의 파형 w18에 도시한 바와 같이 VDD-Vtp로부터 서서히 강하한다. 노드(12)의 전위가 강하해서 인버터 IV21 내의 NMOS 트랜지스터의 임계치보다 전위가 낮아진(시간 t2) 시점에서, 도 22의 (b)의 파형 w19에 도시한 바와 같이 출력 전위(14)는 오프된다.
도 21에 도시한 바와 같은 전원 전위 검지 회로는 반도체 장치에 공급되는 외부 전원이 복수 있는 경우에 각각의 전원 전위별로 설치된다.
그러나, 각각 다른 두 개 외부 전원 VDD, VCC가 공급되는 반도체 장치를 사용하고 있을 때에, 양쪽 또는 어느 한 쪽의 외부 전원이 예기치 못한 불규칙한 순간 정지나 순간 차단을 일으킬 우려가 있다. 예를 들면, 한 쪽의 외부 전원이 순간 정지나 순간 차단을 일으키면, 두 개의 전원 전위 VDD, VCC 중 전위가 높은 쪽의 외부 전원이 급격히 강하하거나, 또는 전원 오프 시에 전위가 높은 쪽의 외부 전원이 전위가 낮은 쪽의 외부 전원보다 먼저 전위가 강하하여 전위 관계의 역전이 일어날 수 있다. 이와 같은 전위 관계의 역전이 발생하면, 정션 누설이 일어나거나, 내부 회로가 오동작할 우려가 있다.
도 1은 본 발명의 기본 원리를 설명하는 반도체 장치의 블록도.
도 2는 내부 전원 생성 회로의 동작 범위를 도시하는 도면.
도 3은 본 발명에 따른 반도체 장치의 제1 실시예의 개략적인 구성을 도시하는 블록도.
도 4는 VCC 검지 회로의 내부 구성을 도시하는 회로도.
도 5의 (a), (b)는 도 2의 VCC 검지 회로의 전위 파형도.
도 6은 전위 비교 회로의 내부 구성을 도시하는 회로도.
도 7의 (a), (b)는 전위 비교 회로의 전위 파형도.
도 8은 전위 비교 회로의 내부 구성을 도시하는 회로도.
도 9의 (a), (b)는 전위 비교 회로의 전위 파형도.
도 10은 내부 전원 생성 회로의 동작 범위를 도시하는 도면.
도 11의 (a), (b)는 전원 전위 VDD, VCC가 순간 정지하는 예를 도시하는 도면.
도 12는 본 발명에 따른 반도체 장치의 제2 실시예의 개략 구성을 도시하는 블록도.
도 13은 레벨 시프트 회로의 내부 구성을 도시하는 회로도.
도 14의 (a), (b)는 도 12의 레벨 시프트 회로의 전위 파형도.
도 15는 내부 전원 생성 회로의 동작 범위를 도시하는 도면.
도 16은 본 발명에 따른 반도체 장치의 제3 실시예의 블록도.
도 17은 VCC 검지 회로의 내부 구성을 도시하는 회로도.
도 18은 전위 비교 회로의 내부 구성을 도시하는 회로도.
도 19는 전위 비교 회로의 내부 구성을 도시하는 회로도.
도 20은 제어 회로의 처리 동작을 설명하는 흐름도.
도 21은 종래의 전원 전위 검지 회로의 일례를 도시하는 회로도.
도 22의 (a), (b)는 외부 전원 VDD의 전위 파형도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : VDD 검지 회로
2 : VCC 검지 회로
3, 4 : 전위 비교 회로
5 : 내부 전원 생성 회로
6 : 내부 회로
7 : 제어 회로
8 : 승압 전원 생성 회로
9 : 강압 전원 생성 회로
10 : 중간 전위 생성 회로
11 : 부전압 전원 생성 회로
상술한 과제를 해결하기 위해서, 본 발명은 각각 다른 제1 및 제2 전원 전위에 기초하여 내부 회로를 동작시키는 반도체 장치로서, 상기 제1 전원 전위가 제1 기준 전위보다 높은 지를 판정하는 제1 판정 회로와, 상기 제2 전원 전위가 제2 기준 전위보다 높은 지를 판정하는 제2 판정 회로와, 상기 제1 전원 전위가 상기 제2 전원 전위보다 높은 지를 판정하는 제3 판정 회로와, 상기 제1∼제3 판정 회로의 전부에서 긍정으로 판정되면 상기 제1 및 제2 전원 전위를 상기 내부 회로에 공급하고, 상기 제1∼제3 판정 회로 중 적어도 어느 하나에서 부정으로 판정되면 상기 내부 회로를 초기화하는 신호를 출력하는 전원 전압 제어 회로를 포함한다.
또한, 본 발명은 각각 다른 제1 및 제2 전원 전위에 기초하여 내부 회로를 동작시키는 반도체 장치로서, 상기 제1 전원 전위가 제1 기준 전위보다 높은 지를 판정하는 제1 판정 회로와, 상기 제2 전원 전위가 소정 전위 이상일 때만 상기 제1 전원 전위를 출력하는 레벨 시프트 회로와, 상기 제1 전원 전위가 상기 제2 전원 전위보다 높은 지를 판정하는 제2 판정 회로와, 상기 제1 및 제2 판정 판정 회로의 각각에 있어서 긍정으로 판정되고, 또한 상기 레벨 시프트 회로로부터 상기 제1 전원 전위가 출력되면 상기 제1 및 제2 전원 전위를 상기 내부 회로에 공급하고, 상기 제1 및 제2 판정 회로 중 적어도 어느 하나에서 부정으로 판정되거나, 또는 상기 레벨 시프트 회로로부터 상기 제1 전원 전위가 출력되지 않은 경우에는 상기 내부 회로를 초기화하는 전원 전압 제어 회로를 포함한다.
〈실시예〉
이하, 본 발명에 따른 반도체 장치 및 전원 전압 제어 방법에 대하여, 도면을 참조하면서 구체적으로 설명한다. 이하에서는 본 발명에 따른 반도체 장치의 일례로서 DRAM 혼재형의 시스템 LSI에 대하여 설명한다. 이 LSI에는 적어도 2종류의 전원 전위 VDD, VCC(단, VDD<VCC)가 공급되고, VDD(제2 전원 전위)는 LSI 내부의 논리 회로나 DRAM의 주변 회로 등의 전원으로 이용되고, VCC(제1 전원 전위)는 DRAM에서 이용하는 승압 전압(강압 전압)을 생성하는 승압(강압) 회로 등으로 이용된다.
〈본 발명의 원리 회로도의 설명〉
도 1은 본 발명에 따른 반도체 장치의 기본 원리를 설명하는 도면이다. 도1의 반도체 장치에는 서로 다른 두 개의 전원 전위 VDD, VCC(단, VDD<VCC)가 외부로부터 공급된다. 도 1의 반도체 장치는 도 21의 전원 전위 검지 회로와 마찬가지로 구성되는 VDD 검지 회로(1) 및 VCC 검지 회로(2)와, 이들 검지 회로(1, 2)에 기초하여 내부 전원 생성 회로(5) 및 내부 회로(6)를 제어하는 제어 회로(7)를 포함하고 있다.
제어 회로(7)는 전원 투입 후, 전원 전위 VDD, VCC가 정상 전위가 되었음을 입력받아, 복수의 내부 전위 생성 회로의 전위 생성 순서를 제어한다. 또한, 제어 회로(7)는 안정된 레벨에 있던 전원 전위 VDD, VCC의 전위 레벨이 강하한 경우에는, 내부 전원 생성 회로(5)의 동작을 정지시키고 내부 회로(6)를 초기화하는 신호를 출력한다.
도 2는 내부 전원 생성 회로(5)의 동작 범위를 도시하는 도면으로, 도 2의 해칭 부분은 내부 전원 생성 회로(5)가 동작을 정지하는 전압 범위를 나타내고 있다.
VDD 검지 회로(1)는, 도 2의 실선 J21로 도시한 바와 같이 VDD 검지 회로(1) 내의 NMOS 트랜지스터와 PMOS 트랜지스터의 임계치 전압을 각각 Vtn, Vtp로 했을 때에 전원 전위 VDD>Vtn+Vtp의 관계를 만족하는 지를 검지한다.
또한, VCC 검지 회로(2)는, 도 2의 실선 J22로 도시한 바와 같이 VCC 검지 회로(2) 내의 NMOS 트랜지스터와 PMOS 트랜지스터의 임계치 전압을 각각 Vtn', Vtp'로 했을 때에 전원 전위 VCC>Vtn'+Vtp'의 관계를 만족하는 지를 검지한다. 도 2의 이점 쇄선 J23은 VDD=VCC인 선을 나타내고 있으며, 이 선보다 좌측은 외부 전원의 전위가 역전하는 상태를 나타내고 있다
도 1의 반도체 장치는, 전원 전위 VDD, VCC가 도 2의 해칭 부분의 전압 범위에 있는 경우에만, 내부 전원 생성 회로(5)나 내부 회로(6)의 동작을 정지시키기 때문에, 전원 전위 VDD와 VCC의 전위가 역전한 점 C와 같은 이상 상태가 되어도, 내부 전원 생성 회로(5)나 내부 회로(6)의 동작을 정지할 수 없다.
이 때문에 전위의 역전 시에 내부 전원 생성 회로(5) 내의 승압 전위 생성 회로 등에서 정션 누설 등이 일어나 과대한 전류가 흘러, 회로가 오동작을 일으킬 우려가 있다.
이하에서는 이러한 문제점이 일어나지 않도록 고안한 반도체 장치의 예를 설명한다.
〈제1 실시예〉
도 3은 본 발명에 따른 반도체 장치의 제1 실시예의 개략 구성을 도시하는 블록도이다. 도 3의 반도체 장치는, 전원 전위 VDD의 전위 레벨을 검지하는 VDD 검지 회로(제1 판정 회로: 1)와, 전원 전위 VCC의 전위 레벨을 검지하는 VCC 검지 회로(제2 판정 회로: 2)와, 전원 전위 VCC가 전원 전위 VDD보다 높은 지를 판정하는 전위 비교 회로(제3 판정 회로: 3)와, 전원 전위 VDD가 전원 전위 VCC의 1/3보다 높은 지를 판정하는 전위 비교 회로(제4 판정 회로: 4)와, 전원 전위 VDD, VCC를 내부 전원 생성 회로(5)와 내부 회로(6)에 공급하는 것을 제어하는 제어 회로(전원 전압 제어 회로: 7)를 포함한다.
내부 전원 생성 회로(5)는, 예를 들면 승압 전원 생성 회로(8), 강압 전원생성 회로(9), 중간 전위 생성 회로(10), 부전압 전원 생성 회로(11)를 포함한다. 내부 전원 생성 회로(5) 및 내부 회로(6)에는 전원 전위 VCC, VDD가 공급된다.
한편, 내부 회로(6)는 메모리 셀, 메모리 셀의 판독/기입 제어 회로 및 감지 증폭기 등을 포함한다. 내부 회로(6)는 전원 전위 VDD를 전원 전압으로 이용한다.
도 4는 VCC 검지 회로(2)의 내부 구성을 도시하는 회로도이다. 도 4에 도시한 바와 같이 VCC 검지 회로(2)는 전원 전위 VCC의 단자와 접지 단자 사이에 직렬 접속된 PMOS 트랜지스터 Q1 및 저항 소자 R1과, PMOS 트랜지스터 Q1의 드레인 단자에 종속 접속된 인버터 IV1∼IV4를 갖는다.
도 4의 PMOS 트랜지스터 Q1은 게이트 단자와 드레인 단자가 단락되어 있으며, 다이오드로서 작용한다. 인버터 IV1의 입력 전압은 전원 전위 VCC로부터 PMOS 트랜지스터 Q1의 임계치 전압 Vtp'를 뺀 전압이 된다. 이 전압이 인버터 IV1 내의 NMOS 트랜지스터(도시 생략)의 임계치 전압 Vtn'을 초과한 시점에서 VCC 검지 회로(2)는 하이 레벨 전압을 출력한다. 즉, VCC 검지 회로(2)가 하이 레벨 전압을 출력하는 조건은, VCC>Vtp'+Vtn'이다.
도 5의 (a), (b)는 도 3의 VCC 검지 회로(2)의 전위 파형도로서, 시각 t1일 때에 전원 전위 VCC가 강하하기 시작하는 예를 도시하고 있다. 도 5의 (a)의 파형 w1은 전원 전위 VCC, 파형 w2는 PMOS 트랜지스터 Q1의 드레인 전압을 도시하고, 도 5의 (b)의 파형 w3은 VCC 검지 회로(2)의 출력 전압을 도시하고 있다. 전원 전위 VCC가 강하하기 시작하면, 그에 따라 PMOS 트랜지스터 Q1의 드레인 전압도 저하한다. 그리고, 시각 t2가 되면, PMOS 트랜지스터 Q1의 드레인 전압이 인버터 내의 NMOS 트랜지스터의 임계치 전압 Vtn' 이하가 되어, VCC 검지 회로(2)의 출력은 로우 레벨 전압이 된다.
본 실시예의 VDD 검지 회로(1)는 도 21과 마찬가지로 구성되어 있으며, 외부 기준 전위 VDD가 인버터 내의 NMOS 트랜지스터의 임계치 전압 이하가 되면, VDD 검지 회로(1)의 출력은 로우 레벨 전압이 된다. 이와 같이 VDD 검지 회로(1)는 VDD>Vtp+Vtn인지를 검지한다.
도 6은 전위 비교 회로(3)의 내부 구성을 나타내는 회로도이다. 도 6에 도시한 바와 같이 전위 비교 회로(3)는 전원 전위 VDD의 2/3의 전압 Vd를 출력하는 저항 분압 회로(21)와, 외부 전원 전위 VCC의 2/3의 전압 Vc를 출력하는 저항 분압 회로(22)와, 전압 Vd, Vc의 대소 관계를 검출하는 차동 증폭기(23)와, 전원 전위 VCC의 단자와 접지 단자 사이에 직렬 접속된 PMOS 트랜지스터 Q2 및 NMOS 트랜지스터 Q3과, PMOS 트랜지스터 Q2 및 NMOS 트랜지스터 Q3의 접속점에 종속 접속된 인버터 IV5, IV6을 갖는다
차동 증폭기(23)는 VCC>VDD인 경우에는 로우 레벨 전압을 출력하고, VCC≤VDD인 경우에는 하이 레벨 전압을 출력한다. 차동 증폭기(23)의 출력이 로우 레벨 전압이 되면 PMOS 트랜지스터 Q2가 온 되어 전위 비교 회로(3)는 하이 레벨 전압(전원 전위 VDD)을 출력한다. 또한, 차동 증폭기(23)의 출력이 하이 레벨 전압이 되면 PMOS 트랜지스터 Q2가 오프 되어 전위 비교 회로(3)는 로우 레벨 전압을 출력한다.
이와 같이, 전위 비교 회로(3)는 VCC>VDD일 때에 하이 레벨 전압을 출력하고, VCC≤VDD일 때에 로우 레벨 전압을 출력한다.
도 6의 저항 분압 회로(21, 22)에서 전원 전위 VDD, VCC를 1/3로 하는 이유는 차동 증폭기(23) 내의 트랜지스터의 게이트 단자에 직접 외부 전원 전압 VDD, VCC가 인가되면, 차동 증폭기(23) 내의 트랜지스터가 파괴될 우려가 있기 때문이다.
도 7의 (a), (b)는 전위 비교 회로(3)의 전위 파형도로서, 시각 t1일 때에 전원 전위 VCC가 강하하기 시작하는 예를 도시하고 있다. 도 7의 (a)의 파형 w4는 전원 전위 VCC, 파형 w5는 전원 전위 VDD를 도시하고, 도 7의 (b)의 파형 w6은 전위 비교 회로(3)의 출력 전압이다. VCC>VDD인 동안은 차동 증폭기(23)의 출력은 로우 레벨 전압이 되어, 전위 비교 회로(3)는 하이 레벨 전압을 출력한다.
시각 t2일 때, 전원 전위 VDD, VCC의 전위 관계가 역전하여 VDD>VCC가 되면, 차동 증폭기(23)의 출력은 하이 레벨 전압이 되어, PMOS 트랜지스터 Q2가 오프 되어 전위 비교 회로(3)의 출력은 로우 레벨 전압이 된다.
도 8은 전위 비교 회로(4)의 내부 구성을 도시하는 회로도이다. 도 8에 도시한 바와 같이 전위 비교 회로(4)는, 전원 전위 VCC의 1/3의 전압 Vc를 출력하는 저항 분압 회로(31)와, 전원 전위 VDD와 전압 Vc와의 대소 관계를 검출하는 차동 증폭기(22)와, 전원 전위 VCC의 단자와 접지 단자 사이에 직렬 접속된 PMOS 트랜지스터 Q4 및 NMOS 트랜지스터 Q5와, PMOS 트랜지스터 Q4 및 NMOS 트랜지스터 Q5의 접속점에 종속 접속된 인버터 IV7, IV8을 갖는다.
도 9의 (a), (b)는 전위 비교 회로(4)의 전위 파형도로서, 시각 t1일 때에전원 전위 VCC가 강하하기 시작하는 예를 도시하고 있다. 도 9의 (a)의 파형 w7은 전원 전위 VCC, 파형 w8은 전원 전위 VDD를 나타내고, 도 9의 (b)의 파형 w9는 VCC 검지 회로(4)의 출력 전압이다. VDD>VCC/3인 동안은 차동 증폭기(32)의 출력은 로우 레벨 전압이 되고, PMOS 트랜지스터 Q4가 온 되어 전위 비교 회로(4)의 출력은 하이 레벨 전압이 된다.
시각 t2일 때에, VDD≤VCC/3이 되면, 차동 증폭기(32)의 출력은 하이 레벨 전압이 되고, PMOS 트랜지스터 Q4가 오프 되어 전위 비교 회로(4)의 출력은 로우 레벨 전압이 된다.
이와 같이 전위 비교 회로(4)는, VDD>VCC/3인지를 검지한다.
도 10은 내부 전원 생성 회로(5)의 동작 범위를 도시하는 도면으로, 도 10의 해칭 부분은 비동작 범위를 나타내고 있다. 도 10의 실선 J1보다 상측 범위는 VDD 검지 회로(1)가 하이 레벨 전압을 출력하는 경우이고, 실선 J2보다 우측 범위는 VCC 검지 회로(2)가 하이 레벨 전압을 출력하는 경우이고, 실선 J3보다 하측 범위는 전위 비교 회로(3)가 하이 레벨 전압을 출력하는 경우이고, 실선 J4보다 상측 범위는 전위 비교 회로(4)가 하이 레벨 전압을 출력하는 경우이다.
이들 네 개의 실선 J1∼J4로 둘러싸인 전압 범위, 즉 VDD>Vtp+Vtn, VCC>Vtp'+Vtn', VDD<VCC 및 VDD>VCC/3의 네 가지 조건을 만족시키는 전압 범위가 내부 전원 생성 회로(5) 및 내부 회로(6)의 동작 범위이고, 그 외는 비동작 범위이다.
도 11은 전원 전위 VDD, VCC가 순간 정지하는 예를 도시하는 도면이다. 통상 시에 VCC를 2.5V, VDD를 1.5V로 하고, 통상의 동작 전압 상태가 도 10의 점 A에 있는 것으로 한다. 여기서, 도 11의 (a)와 같이 전원 전위 VDD가 순간 정지하면, 동작 전압 상태는 도 10의 점 A로부터 선 B를 따라 화살표 방향으로 이동한다. 이 때, 실선 J4와 교차하여 VDD<VCC/3이 되면 전위 비교 회로(4)의 출력은 로우 레벨 전압이 되고, 제어 회로(7)는 내부 전원 생성 회로(5)의 동작을 정지시킴과 함께, 내부 회로(6)를 초기화한다.
한편, 통상의 동작 전압 상태가 도 10의 점 A에 있을 때에, 도 11의 (b)와 같이 전원 전위 VCC가 순간 정지하면, 동작 전압 상태는 도 10의 점 A로부터 점 C로 화살표 방향으로 이동한다. 이 때, 실선 J3과 교차하여 VDD>VCC가 되면 전위 비교 회로(3)의 출력은 로우 레벨 전압이 되고, 제어 회로(7)는 내부 전원 생성 회로(5)의 동작을 정지시킴과 함께, 내부 회로(6)를 초기화한다.
또한, 통상의 동작 전압 상태가 도 10의 점 A에 있을 때에, 외부 전원 VDD, VCC가 함께 순간 정지하면, 동작 전압 상태는 도 10의 점 A로부터 점 D로 화살표 방향으로 이동한다. 이 때, 실선 J1과 교차하여 VDD<Vtp +Vtn이 되면, VDD 검지 회로(1)의 출력은 로우 레벨 전압이 되고, 제어 회로(7)는 내부 전원 생성 회로(5)의 동작을 정지시킴과 함께, 내부 회로(6)를 초기화한다.
이와 같이 본 실시예에서는 순간 정지나 순간 차단 등에 의해 전원 전위 VDD, VCC의 전위 관계가 역전한 경우나, 전원 전위 VDD, VCC가 트랜지스터의 동작 전압보다 낮게 되었을 때, 확실하게 내부 전원 생성 회로(5)의 동작을 정지시켜 내부 회로(6)를 초기화하도록 했기 때문에 불의의 정션 누설이나 내부 회로(6) 등의오동작을 방지할 수 있다.
특히, 본 실시예의 경우, 전위 비교 회로(3, 4)의 비교 결과를 고려하여 내부 전원 생성 회로(5)의 동작 범위를 설정하기 때문에, 종래는 불가능했던 도 10의 사선 영역 내에서 내부 전원 생성 회로(5)의 동작을 확실하게 정지시킬 수 있다.
도 10의 사선 영역 P1은 VCC>Vtp'+Vtn'이어도 VCC와 VDD의 전위가 역전하는 영역으로, 이 영역에서는 정션 누설 등이 일어날 우려가 있다. 또한, 사선 영역 P2는 VDD>Vtp+Vtn이어도 VDD가 낮기 때문에 내부 전원 생성 회로(5)나 내부 회로(6)의 동작 속도가 저하될 우려가 있는 영역이다.
그런데, 도 10의 전위 비교 회로(4)는 전원 전위 VDD와 전원 전위 VCC의 1/3 전위를 비교하고 있지만, 비교하는 전위는 반드시 1/3이 아니어도 되고, 1 미만의 소정치이면 된다. 소정치를 1 미만으로 설정하는 이유는 1 이상이면 전위가 역전되기 때문이다.
소정치를 구체적으로 어떠한 값으로 설정할지는, 사용하는 트랜지스터의 임계치 전압 등에 의해 결정하면 된다. 구체적으로는, 전위 비교 회로(4)는 VCC가 2.5V일 때에, VDD>"트랜지스터의 임계치 전압 +0.2V∼0.5V"의 조건을 만족하는 지를 판단하는 것이 바람직하다.
마찬가지로, 전위 비교 회로(3)는, 전원 전위 VDD, VCC를 각각 1/3로 분압한 전압끼리 비교하고 있지만, 1/3 이외의 분압비로 분압한 전압끼리 비교해도 된다.
또한, 상술한 제어 회로(7)는 VDD 검지 회로(1), VCC 검지 회로(2) 및 전위 비교 회로(3, 4)의 출력에 기초하여 내부 전원 생성 회로(5)와 내부 회로(6)의 동작을 제어하고 있지만, 전위 비교 회로(4)의 출력을 이용하지 않고 내부 전원 생성 회로(5) 등을 제어해도 된다. 이 경우, 도 10의 실선 J4가 생략된 상태로 되고, 도 10의 사선 영역 P2에 포함되는 전압 범위에서 내부 전원 생성 회로(5)와 내부 회로(6)가 동작되며, 동작 속도가 저하될 우려는 있지만, 오동작에 대한 우려는 거의 없다. 또한, 이 경우, 전위 비교 회로(4)를 생략할 수 있고, 제어 회로(7)의 제어도 간략화할 수 있어 칩의 점유 면적을 삭감시킬 수 있다.
〈제2 실시예〉
제2 실시예는 VDD 검지 회로(1) 대신에 레벨 시프트 회로를 설치하는 것이다.
도 12는 본 발명에 따른 반도체 장치의 제2 실시예의 개략 구성을 나타내는 블록도이다. 도 12의 반도체 장치는 VDD 검지 회로(1) 대신에 레벨 시프트 회로(41)를 구비하고 있는 것 외에는 도 3과 마찬가지로 구성되어 있다.
도 13의 레벨 시프트 회로(41)는 전원 전위 VDD가 레벨 시프트 회로(41) 내의 NMOS 트랜지스터의 임계치 전압 이상일 때만 전원 전위 VCC를 출력한다.
도 13은 레벨 시프트 회로(41)의 내부 구성을 도시하는 회로도이다. 도 13의 레벨 시프트 회로(41)는 소스 단자에 전원 전위 VCC가 공급되고 게이트 단자에 전원 전위 VDD가 공급되는 PMOS 트랜지스터 Q6과, PMOS 트랜지스터 Q7 및 NMOS 트랜지스터 Q8로 이루어지는 인버터 IV9와, 인버터 IV9의 입력 단자와 PMOS 트랜지스터 Q6의 드레인 단자 사이에 직렬 접속되는 복수의 PMOS 트랜지스터로 이루어지는 충전 회로(42)와, 인버터 IV9의 입력 단자에 접속되는 두 개의 인버터 IV10, IV11로 이루어지는 래치(43)와, 드레인 단자가 래치(43)의 일단에 접속되는 NMOS 트랜지스터 Q9와, 드레인 단자가 래치(43)의 타단에 접속되고 소스 단자가 NMOS 트랜지스터 Q9의 소스 단자에 접속되는 NMOS 트랜지스터 Q10과, 드레인 단자가 NMOS 트랜지스터 Q9, Q10의 소스 단자에 접속되고 소스 단자가 접지되고 게이트 단자에 전원 전위 VDD가 공급되는 NMOS 트랜지스터 Q11과, NMOS 트랜지스터 Q9, Q10의 게이트 단자 사이에 접속되는 인버터 V12를 포함한다.
충전 회로(42)를 구성하는 복수의 PMOS 트랜지스터의 게이트 단자는 모두 접지되어 있으며, 이들 PMOS 트랜지스터는 저항 소자로서 작용한다.
도 14의 (a), (b)는 도 13의 레벨 시프트 회로(41)의 전위 파형도이다. 도 14의 (a)의 파형 w10은 전원 전위 VCC, 파형 w11은 전원 전위 VDD를 나타내고, 도 14의 (b)의 파형 w12는 레벨 시프트 회로(41)의 출력 전압이다. 시각 t1까지는 전원 전위 VDD, VCC는 각각 1.5V, 2.5V로 한다. 이 때, NMOS 트랜지스터 Q9, Q11은 온 상태가 되고, 인버터 IV9의 입력 단자는 로우 레벨 전압이 된다. 따라서, 레벨 시프트 회로(41)는 전원 전위 VCC를 출력한다.
시각 t1일 때, 전원 전위 VDD가 강하하기 시작하고, 시각 t2에서 전원 전위 VDD가 NMOS 트랜지스터 Q9, Q11의 임계치 전압 미만이 되면, NMOS 트랜지스터 Q9, Q11은 오프 된다. 이 때, PMOS 트랜지스터 Q6은 온 되어, 인버터 IV9의 입력 단자는 충전 회로(42)의 임피던스로 정해지는 하이 레벨 전압이 된다. 이에 의해, 인버터 IV9의 출력 전위는 반전하여, 로우 레벨 전압이 된다.
도 15는 내부 전원 생성 회로(5)의 동작 범위를 도시하는 도면으로, 해칭 부분은 내부 전원 생성 회로(5)의 비동작 범위를 나타내고 있다. 도 15의 실선 J11보다 상측 범위는 레벨 시프트 회로(41)가 외부 전원 전압 VCC를 출력하는 경우이고, 실선 J12보다 우측 범위는 전위 비교 회로(2)가 하이 레벨 전압을 출력하는 경우이고, 실선 J13보다 하측 범위는 전위 비교 회로(3)가 하이 레벨 전압을 출력하는 경우이고, 실선 J14보다 상측 범위는 전위 비교 회로(4)가 하이 레벨 전압을 출력하는 경우이다.
이들 네 개의 실선 J11∼J14로 둘러싸인 전압 범위, 즉 VDD>Vt+Vtn, VCC>Vtp'+Vtn', VDD<VCC, 및 VDD>VCC/3의 네 가지 조건을 만족시키는 전압 범위가 내부 전원 생성 회로(5)의 동작 범위이고, 그 외에는 비동작 범위이다.
다음으로, 제2 실시예의 반도체 장치의 동작을 설명한다. 통상 시에 VCC를 2.5V, VDD를 1.5V로 하고, 통상의 동작 전압 상태가 도 15의 점 A에 있는 것으로 한다. 여기서, 도 11의 (a)와 같이 전원 전위 VDD가 순간 정지하면, 동작 전압 상태는 도 15의 점 A로부터 선 B를 따라 화살표 방향으로 이동한다. 이 때, 실선 J14와 교차하여 VDD≤VCC/3이 되면 전위 비교 회로(4)의 출력은 로우 레벨 전압이 되어, 제어 회로(7)는 내부 전원 생성 회로(5)의 전원 전위 VDD, VCC의 공급을 정지시키고, 내부 회로(6)를 초기화한다.
한편, 통상의 동작 전압 상태가 도 15의 점 A에 있을 때에, 도 11의 (b)와 같이 전원 전위 VCC가 순간 정지하면, 동작 전압 상태는 도 15의 점 A로부터 점 C로 화살표 방향으로 이동한다. 이 때, 실선 J13과 교차하여 VDD≥VCC가 되면 전위 비교 회로(3)의 출력은 로우 레벨 전압이 되어, 제어 회로(7)는 내부 전원 생성 회로(5)의 외부 전원 전위 VDD, VCC의 공급을 정지시키고, 내부 회로(6)를 초기화한다.
또한, 통상의 동작 전압 상태가 도 15의 점 A로부터 점 D로 이행하는 경우, 즉, 전원 전위 VDD, VCC가 모두 강하하는 경우에는, 실선 J11과 교차했을 때에 레벨 시프트 회로(41)의 출력이 로우 레벨이 되어, 제어 회로(7)는 내부 전원 생성 회로(5)의 동작을 정지시켜 내부 회로(6)를 초기화하는 신호를 출력한다.
이와 같이 본 실시예에서는 제1 실시예와 마찬가지로 전원 전위 VDD, VCC의 순간 정지나 순간 차단 등이 발생하여 전원 전위 VDD, VCC의 전위 관계가 역전하거나, 전원 전위 VDD, VCC가 트랜지스터의 동작 전압보다 낮게 되었을 때, 확실하게 내부 전원 생성 회로(5)의 동작을 정지시켜 내부 회로(6)를 초기화할 수 있어 불의의 정션 누설이나 내부 회로(6) 등의 오동작을 방지할 수 있다.
또한, 본 실시예의 레벨 시프트 회로(41)는 전부 CMOS 회로로 구성할 수 있기 때문에, 제1 실시예의 VDD 검지 회로(1)와 같이 칩 점유 면적이 큰 저항 소자가 불필요하게 되고, 레이아웃의 제약에 여유가 생겨, 칩 사이즈의 소형화를 도모할 수 있다.
〈제3 실시예〉
제3 실시예는 제2 실시예와 마찬가지로 레벨 시프트 회로(41)를 포함하고 있지만, 제2 실시예보다 소비 전력을 저감할 수 있는 것을 특징으로 한다.
도 16은 본 발명에 따른 반도체 장치의 제3 실시예의 블록도이다. 도 16의 반도체 장치는, 도 12와 마찬가지로 VDD 검지 회로(1) 대신에 레벨 시프트 회로(41)를 포함하고 있다. 또한, 도 12와 달리, 레벨 시프트 회로(41)의 출력 전압 VLS가 VCC 검지 회로(2)와 전위 비교 회로(3, 4)의 전원 전압으로 이용된다.
도 17은 VCC 검지 회로(2)의 내부 구성을 도시하는 회로도이다. 도 17의 VCC 검지 회로(2)는, PMOS 트랜지스터 Q1의 소스 단자에 레벨 시프트 회로(41)의 출력 전압 VLS가 공급되는 점이 도 4의 회로와 다르지만, 그 외에는 도 4와 마찬가지로 구성되어 있다.
또한, 도 18은 전위 비교 회로(3)의 내부 구성을 나타내는 회로도이다. 도 18의 전위 비교 회로(3)는, 저항 분압 회로(22), 차동 증폭기(23) 및 PMOS 트랜지스터 Q2의 소스 단자에 레벨 시프트 회로(41)의 출력 전압 VLS가 공급되는 점이 도 6의 회로와 다르지만, 그 외에는 도 6과 마찬가지로 구성되어 있다.
또한, 도 19는 전위 비교 회로(4)의 내부 구성을 도시하는 회로도이다. 도 19의 전위 비교 회로(4)도 저항 분압 회로(31), 차동 증폭기(32) 및 PMOS 트랜지스터 Q4의 소스 단자에 레벨 시프트 회로(41)의 출력 전압 VLS가 공급되는 점에서 도 8의 회로와 다르지만, 그 외에는 도 8과 마찬가지로 구성되어 있다.
이와 같이 제3 실시예는 레벨 시프트 회로(41)의 출력 전압 VLS를 전원 전압으로서 VCC 검지 회로(2)와 전위 비교 회로(3, 4)를 구동하기 때문에, 예를 들면 전원 전위 VDD만이 내부 전원 생성 회로(5)나 내부 회로(6)의 동작 전압 범위보다 낮게 되었을 때에, 내부 전원 생성 회로(5)의 동작 정지와 내부 회로(6)의 초기화를 행할 뿐만 아니라, VCC 검지 회로(2)나 전위 비교 회로(3, 4)로의 전원 공급도정지하므로, 이들 회로 내에서 전원 전위 VCC로부터 접지 단자를 향하여 흐르는 전류를 차단할 수 있어, 소비 전류의 삭감을 도모할 수 있다.
〈그 밖의 실시예〉
상술한 제1∼제3 실시예에서는, 본 발명을 반도체 장치에 적용한 예를 설명했지만, 본 발명은 반도체 장치 이외의 형태라도 실현할 수 있고, 예를 들면, 하드웨어와 소프트웨어를 조합하여 실현할 수도 있다.
도 20은 도 3의 제어 회로(7)가 소프트웨어적으로 동작을 행하는 예를 도시하는 흐름도이다. 도 20의 흐름도는 시스템(예를 들면, 반도체 장치)의 전원이 투입된 후에 처리를 개시한다. 우선, VDD 검지 회로(1)와 VCC 검지 회로(2)에 의해 각각 전원 전위 VDD, VCC를 검지한다(단계 S1).
다음으로, VCC>Vtp'+Vtn'인지를 판정한다(단계 S2). 이 판정이 긍정으로 되면, 이어서 VDD>Vtp+Vtn인지를 판정한다(단계 S3). 이 판정이 긍정으로 되면, 이어서 VCC>VDD인지를 판정한다(단계 S4). 이 판정이 긍정으로 되면, 이어서 VDD>VCC/3인지를 판정한다(단계 S5). 이 판정이 긍정으로 되면, 내부 전원 생성 회로(5)에 외부 전원 VCC, VDD를 공급한다(단계 S6).
한편, 단계 S2∼S4 중 어느 하나의 판정이 부정으로 된 경우는, 내부 전원 생성 회로(5)에의 전원 전위 VCC, VDD의 공급을 정지하고, 또한 내부 회로(6)를 초기화한다(단계 S7).
단계 S6, S7의 처리가 종료하면, 소정 시간이 경과했는지를 판정하고(단계 S8), 소정 시간이 경과하면, 단계 S1 이후의 처리를 반복한다.
이와 같이, 제어 회로(7)를 소프트웨어로 구성하는 경우, 본래 다른 목적으로 반도체 칩 상에 설치되어 있는 컨트롤러 등을 이용하여 상술한 제어를 행할 수 있어, 칩의 점유 면적을 삭감할 수 있다.
또, 도 20의 단계 S5의 처리는 생략해도 된다. 또한, 도 12의 반도체 장치 내의 제어 회로(7)가 소프트웨어적으로 처리를 행할 수 있고, 이 경우, 도 20의 단계 S3의 처리 대신에 레벨 시프트 회로(41)와 마찬가지의 처리를 행하면 된다.
이상에서 상세히 설명한 바와 같이, 본 발명은 반도체 장치에 공급되는 외부 전원 VDD, VC의 전위 관계의 역전을 방지함으로써 정션 누설이나 내부 회로의 오동작을 방지할 수 있는 효과가 있다.

Claims (20)

  1. 각각 다른 제1 및 제2 전원 전위에 기초하여 내부 회로를 동작시키는 반도체 장치에 있어서,
    상기 제1 전원 전위가 제1 기준 전위보다 높은 지를 판정하는 제1 판정 회로와,
    상기 제2 전원 전위가 제2 기준 전위보다 높은 지를 판정하는 제2 판정 회로와,
    상기 제1 전원 전위가 상기 제2 전원 전위보다 높은 지를 판정하는 제3 판정 회로와,
    상기 제1∼제3 판정 회로 전부에서 긍정으로 판정되면 상기 제1 및 제2 전원 전위를 상기 내부 회로에 공급하고, 상기 제1∼제3 판정 회로 중 적어도 어느 하나에서 부정으로 판정되면 상기 내부 회로를 초기화하는 신호를 출력하는 전원 전압 제어 회로를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    0보다 크고 1보다 작은 소정치를 상기 제1 전원 전위에 곱한 전압값보다 상기 제2 전원 전위가 큰 지를 판정하는 제4 판정 회로를 더 포함하고,
    상기 전원 전압 제어 회로는, 상기 제1∼제4 판정 회로의 전부에서 긍정으로 판정된 경우에만, 상기 제1 및 제2 전원 전위를 상기 내부 회로에 공급하는 반도체장치.
  3. 제2항에 있어서,
    상기 소정치는 반도체 장치 내의 트랜지스터의 임계치 전압을 기준으로 하여 설정되는 반도체 장치.
  4. 제2항에 있어서,
    상기 제1 및 제2 전원 전위에 기초하여 상기 내부 회로를 구동하기 위한 내부 전위를 생성하는 내부 전원 생성 회로를 더 포함하고,
    상기 전원 전압 제어 회로는 상기 제1∼제4 판정 회로의 전부에서 긍정으로 판정되면 상기 제1 및 제2 전원 전위를 상기 내부 전원 생성 회로에 공급하고, 상기 제1∼제4 판정 회로 중 적어도 어느 하나의 회로에서 부정으로 판정되면 상기 내부 전원 생성 회로로의 상기 제1 및 제2 전원 전위의 공급을 정지하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 전원 전위는, 정상 상태에서는 상기 제2 전원 전위보다 전위 레벨이 높은 반도체 장치.
  6. 각각 다른 제1 및 제2 전원 전위에 기초하여 내부 회로를 동작시키는 반도체장치에 있어서,
    상기 제1 전원 전위가 제1 기준 전위보다 높은 지를 판정하는 제1 판정 회로와,
    상기 제2 전원 전위가 소정 전위 이상일 때만 상기 제1 전원 전위를 출력하는 레벨 시프트 회로와.
    상기 제1 전원 전위가 상기 제2 전원 전위보다 높은 지를 판정하는 제2 판정 회로와,
    상기 제1 및 제2 판정 판정 회로의 각각에서 긍정으로 판정되고, 또한 상기 레벨 시프트 회로로부터 상기 제1 전원 전위가 출력되면 상기 제1 및 제2 전원 전위를 상기 내부 회로에 공급하고, 상기 제1 및 제2 판정 회로 중 적어도 어느 하나에서 부정으로 판정되거나, 또는 상기 레벨 시프트 회로로부터 상기 제1 전원 전위가 출력되지 않은 경우에는 상기 내부 회로를 초기화하는 신호를 출력하는 전원 전압 제어 회로를 포함하는 반도체 장치.
  7. 제6항에 있어서,
    0보다 크고 1보다 작은 소정치를 상기 제1 전원 전위에 곱한 전압값보다 상기 제2 전원 전위가 큰 지를 판정하는 제3 판정 회로를 더 포함하고,
    상기 전원 전압 제어 회로는, 상기 제1∼제3 판정 회로의 전부에서 긍정으로 판정되고, 또한 상기 레벨 시프트 회로로부터 상기 제1 전원 전위가 출력된 경우에만, 상기 제1 및 제2 전원 전위를 상기 내부 회로에 공급하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 및 제2 전원 전위에 기초하여 상기 내부 회로를 구동하기 위한 내부 전위를 생성하는 내부 전원 생성 회로를 더 포함하고,
    상기 전원 전압 제어 회로는 상기 제1∼제3 판정 회로의 전부에서 긍정으로 판정되면 상기 제1 및 제2 전원 전위를 상기 내부 전원 생성 회로에 공급하고, 상기 제1∼제3 판정 회로 중 적어도 어느 하나의 회로에 있어서 부정으로 판정되면 상기 내부 전원 생성 회로로의 상기 제1 및 제2 전원 전위의 공급을 정지하는 반도체 장치.
  9. 제7항에 있어서,
    상기 제1∼제3 판정 회로는 상기 레벨 시프트 회로의 출력 전압을 전원 전압으로 하여 동작하는 반도체 장치.
  10. 제6항에 있어서,
    상기 제1 전원 전위는, 정상 상태에서는 상기 제2 전원 전위보다 전위 레벨이 높은 반도체 장치.
  11. 각각 다른 제1 및 제2 전원 전위에 기초하여, 반도체 장치 내의 내부 회로를 동작시키는 전원 전압 제어 방법에 있어서,
    a) 상기 제1 전원 전위가 제1 기준 전위보다 높은 지를 판정하고
    b) 상기 제2 전원 전위가 제2 기준 전위보다 높은 지를 판정하고,
    c) 상기 제1 전원 전위가 상기 제2 전원 전위보다 높은 지를 판정하고,
    d) 상기 제1 전원 전위가 상기 제1 기준 전위보다 높다고 판정되고, 또한 상기 제2 전원 전위가 상기 제2 기준 전위보다 높다고 판정되고, 또한 상기 제1 전원 전위가 상기 제2 전원 전위보다 높다고 판정된 경우에는, 상기 제1 및 제2 전원 전위를 상기 내부 회로에 공급하고, 그 외의 경우에는 상기 내부 회로를 초기화하는 단계를 포함하는 전원 전압 제어 방법.
  12. 제11항에 있어서,
    e) 0보다 크고 1보다 작은 소정치를 상기 제1 전원 전위에 곱한 전압값보다 상기 제2 전원 전위가 큰 지를 판정하는 단계를 더 포함하고,
    상기 단계 d)는 상기 단계 a), b), c), e)의 전부에서 긍정으로 판정된 경우에만, 상기 제1 및 제2 전원 전위를 상기 내부 회로에 공급하는 전원 전압 제어 방법.
  13. 제12항에 있어서,
    상기 소정치는 상기 반도체 장치 내의 트랜지스터의 임계치 전압을 기준으로 하여 설정되는 전원 전압 제어 방법.
  14. 제12항에 있어서,
    f) 상기 제1 및 제2 전원 전위에 기초하여 상기 내부 회로를 구동하기 위한 내부 전위를 생성하는 단계를 더 포함하고,
    상기 단계 d)는 상기 단계 a), b), c), e)의 전부에서 긍정으로 판정되면 상기 제1 및 제2 전원 전위에 기초하여 상기 내부 전위를 생성하고, 상기 단계 a), b), c), e) 중 적어도 어느 하나의 단계에서 부정으로 판정되면 상기 단계 f)에서의 상기 제1 및 제2 전원 전위의 공급을 정지하는 전원 전압 제어 방법.
  15. 제11항에 있어서,
    상기 제1 전원 전위는, 정상 상태에서는 상기 제2 전원 전위보다 전위 레벨이 높은 전원 전압 제어 방법.
  16. 각각 다른 제1 및 제2 전원 전위에 기초하여, 반도체 장치 내의 내부 회로를 동작시키는 전원 전압 제어 방법에 있어서,
    a) 상기 제1 전원 전위가 제1 기준 전위보다 높은 지를 판정하고
    b) 상기 제2 전원 전위가 소정 전위 이상일 때만 상기 제1 전원 전위를 출력하고,
    c) 상기 제1 전원 전위가 상기 제2 전원 전위보다 높은 지를 판정하고,
    d) 상기 제1 전원 전위가 상기 제1 기준 전위보다 높다고 판정되고, 또한 상기 제1 전원 전위가 상기 제2 전원 전위보다 높다고 판정되고, 또한 상기 제2 전원전위가 상기 소정 이상일 때에 상기 제1 전원 전위가 출력된 경우에는, 상기 제1 및 제2 전원 전위를 상기 내부 회로에 공급하고, 그 외의 경우에는 상기 내부 회로를 초기화하는 단계를 포함하는 전원 전압 제어 방법.
  17. 제16항에 있어서,
    e) 0보다 크고 1보다 작은 소정치를 상기 제1 전원 전위에 곱한 전압값보다 상기 제2 전원 전위가 큰 지를 판정하는 단계를 더 포함하고,
    상기 단계 d)는 상기 단계 a), b), c), e)의 전부에서 긍정으로 판정된 경우에만, 상기 제1 및 제2 전원 전위를 상기 내부 회로에 공급하는 전원 전압 제어 방법.
  18. 제17항에 있어서,
    상기 소정치는 상기 반도체 장치 내의 트랜지스터의 임계치 전압을 기준으로 하여 설정되는 전원 전압 제어 방법.
  19. 제17항에 있어서,
    f) 상기 제1 및 제2 전원 전위에 기초하여 상기 내부 회로를 구동하기 위한 내부 전위를 생성하는 단계를 더 포함하고,
    상기 단계 d)는 상기 단계 a), b), c), e)의 전부에서 긍정으로 판정되면 상기 제1 및 제2 전원 전위에 기초하여 상기 내부 전위를 생성하고, 상기 단계 a),b), c), e) 중 적어도 어느 하나에서 부정으로 판정되면 상기 단계 f)에서의 상기 제1 및 제2 전원 전위의 공급을 정지하는 전원 전압 제어 방법.
  20. 제16항에 있어서,
    상기 제1 전원 전위는, 정상 상태에서는 상기 제2 전원 전위보다 전위 레벨이 높은 전원 전압 제어 방법.
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