JPS583424A - リセット回路 - Google Patents
リセット回路Info
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- JPS583424A JPS583424A JP56101657A JP10165781A JPS583424A JP S583424 A JPS583424 A JP S583424A JP 56101657 A JP56101657 A JP 56101657A JP 10165781 A JP10165781 A JP 10165781A JP S583424 A JPS583424 A JP S583424A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- power supply
- supply circuit
- cpu
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Landscapes
- Electronic Switches (AREA)
- Devices For Supply Of Signal Current (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電源接続時または電源切断時における制御対象
回路のりセント動作を簡単かつ確実に動作させるための
リセット回路に関するものである。
回路のりセント動作を簡単かつ確実に動作させるための
リセット回路に関するものである。
リレーやモーターなどを中央処理装置（ｃｐｕ ）を用
いて制御しようとするシステムを考えた場合、リレーや
モーターなどの定格電圧と、ＣＰＵの定格電圧とに差が
あるために、システム内に電圧の異なった複数の電源回
路が存在している。従来のこの種のシステムのり化ノド
回路は、電源投入時に、ＣＰＵに供給されている電源の
立上がり特性を利用して、ＣＰＵにリセットをかけてい
る。ここで、複数の電源の立上がり特性はＣＰＵの電源
のそれとは異なるために、リセットがかかる前に勝手な
動作をしてしまったり、初期のリセットがうまくかから
ないといった欠点があった。
いて制御しようとするシステムを考えた場合、リレーや
モーターなどの定格電圧と、ＣＰＵの定格電圧とに差が
あるために、システム内に電圧の異なった複数の電源回
路が存在している。従来のこの種のシステムのり化ノド
回路は、電源投入時に、ＣＰＵに供給されている電源の
立上がり特性を利用して、ＣＰＵにリセットをかけてい
る。ここで、複数の電源の立上がり特性はＣＰＵの電源
のそれとは異なるために、リセットがかかる前に勝手な
動作をしてしまったり、初期のリセットがうまくかから
ないといった欠点があった。
第１図は従来のこの種のシステムのブロック図で、第５
図（ａ）、（ｂ）はり化ノド回路の具体例である。
図（ａ）、（ｂ）はり化ノド回路の具体例である。
第１図において、１は電源入力、２は第１の電源回路、
３はその出力、４は第２の電源回路、５はその出力、６
はリセット回路、７はその出力、８はＣＰＵ回路、９．
１０はその出方’１１１は第１の電源回路２の出力３を
動力源とする回路、１２は第２の電源回路４の出力５を
動力源とする回路である。
３はその出力、４は第２の電源回路、５はその出力、６
はリセット回路、７はその出力、８はＣＰＵ回路、９．
１０はその出方’１１１は第１の電源回路２の出力３を
動力源とする回路、１２は第２の電源回路４の出力５を
動力源とする回路である。
回路８ 、１１ 、１２が制御対象回路であり、リセッ
ト信号はこの制御対象回路をリセット制御するために用
いられる。電源が電源入力１に印加され、第１の電源回
路２が立上がり、その出力３によって第２の電源回路４
が立上がり、その出力５がリセット回路６およびＣＰＵ
回蕗８に印加される。リセット回路６は電源の立上がり
のある一定期間ＣＰＵ回路８にリセット信号７を出力す
る。
ト信号はこの制御対象回路をリセット制御するために用
いられる。電源が電源入力１に印加され、第１の電源回
路２が立上がり、その出力３によって第２の電源回路４
が立上がり、その出力５がリセット回路６およびＣＰＵ
回蕗８に印加される。リセット回路６は電源の立上がり
のある一定期間ＣＰＵ回路８にリセット信号７を出力す
る。
第５図（ａ） ’ 、’ （ｂ）はリセット回路６の具
体例を特に詳細に示した回路であって、１〜７は第１図
の１〜７と同じである。第５図（ａ）は微分特性を利用
し、（ｂ）は積分特性を利用している◇（ａ）は５ｖの
電源回路４の出力をＣ，Ｒ１で構成される微分回路で微
分し、２個のインバータＩＣ１，ＩＣ２と２個の抵抗Ｒ
２＋ Ｒ３とで構成されるンユミノト回路に加えられる
。これにより５Ｖの電源出力５の立上がり時に、化カフ
に正のリセットパルスを出力している。（徒はＲ１１と
Ｃ１１とで構成される積分回路の出力をインバータＩＣ
，、に加えることにより、５ｖの電源出力５の立上がり
時に化カフに正のリセットパルスを出力している。
体例を特に詳細に示した回路であって、１〜７は第１図
の１〜７と同じである。第５図（ａ）は微分特性を利用
し、（ｂ）は積分特性を利用している◇（ａ）は５ｖの
電源回路４の出力をＣ，Ｒ１で構成される微分回路で微
分し、２個のインバータＩＣ１，ＩＣ２と２個の抵抗Ｒ
２＋ Ｒ３とで構成されるンユミノト回路に加えられる
。これにより５Ｖの電源出力５の立上がり時に、化カフ
に正のリセットパルスを出力している。（徒はＲ１１と
Ｃ１１とで構成される積分回路の出力をインバータＩＣ
，、に加えることにより、５ｖの電源出力５の立上がり
時に化カフに正のリセットパルスを出力している。
こ６ような構成であるために、以下に述べるような不都
合点が生じた。まず、第２の電源回路４は、第１の電源
回路２によって駆動されるために、電源人力１の瞬断時
に動作が不定になる場合がある。これは出力３と出力５
とが時間的にずれを持っているためで、瞬断があった時
第１の電源回路２の出力３は不安定になるが、第２の電
源回路４の出力は安定しているかまたは出力３より遅れ
て不安定になる場合がある。このため回路１２は動作を
継続しているのに、回路１１は動作しなくなってしまう
ようなことが起こるからである。
合点が生じた。まず、第２の電源回路４は、第１の電源
回路２によって駆動されるために、電源人力１の瞬断時
に動作が不定になる場合がある。これは出力３と出力５
とが時間的にずれを持っているためで、瞬断があった時
第１の電源回路２の出力３は不安定になるが、第２の電
源回路４の出力は安定しているかまたは出力３より遅れ
て不安定になる場合がある。このため回路１２は動作を
継続しているのに、回路１１は動作しなくなってしまう
ようなことが起こるからである。
次にリセット回路６をＣＰＵ回路８と同じ電源で駆動す
るために、リセット動作が不完全な場合が生じる。第５
図（ω、（ｂ）は仁の種の装置に用いられているりセッ
ト回路の例であり、第８図（ａ） 、 （ｂ）はそれぞ
れ第５図（ａ） 、 （ｂ）の動作説明図である。第５
図（ａ）で説明すると、第８図（ａ）の■のように時間
ｔ。
るために、リセット動作が不完全な場合が生じる。第５
図（ω、（ｂ）は仁の種の装置に用いられているりセッ
ト回路の例であり、第８図（ａ） 、 （ｂ）はそれぞ
れ第５図（ａ） 、 （ｂ）の動作説明図である。第５
図（ａ）で説明すると、第８図（ａ）の■のように時間
ｔ。
で５Ｖが立上がり始め、ｔ４で完全になったとすると、
ＣＩＲＩの接続点の電位は＠のようにｔｌまではＶ２ま
で立上がり、ｔ３でＯｖになる微分出力となる。シュミ
ット回路の立下が鯵側のスレラン−ホールド電圧を’Ｔ
ＨＬとすると、リセット出カフはｔｏから■と同様に立
上がり、微分出力ＯがｖＴＨＬと等しくなったｔ２で収
に落ちるような出力Ｏとなる。ここでＯの電圧はピーク
で４となるが、５ｖに達していない。このためＣＰＵ回
路８のリセットが不完全となる場合がちる。また、５ｖ
が立上がるまでの時間ｔ４が微分定数τ＝Ｃ１ｘＲ１よ
りも長い場合、微分出力ｖＰはＶＴＨＬを越えない場合
が起り、リセット動作ができない場合がある。また、第
５図（ｂ）では、第８図（ｂ）の■のように時間ｔｏで
５ｖが立上がり始め、ｔ２で完全になったとすると、Ｃ
１の充電電位は＠のようになる。このときインバータＩ
Ｃ！、のスレッシュホールド電圧をＶＴＲとすると、こ
の化カフはｔｏからは■と同様に立上がり、＠がＶＴＲ
と等しくなったｔｌでＯｖに落ちるような出力Ｏとなる
。ここでＯの電圧はピークでＶＲとなるが５ｖには達し
ていないためＫＣＰＵ回路８のリセット動作が不完全と
なる場合がある。
ＣＩＲＩの接続点の電位は＠のようにｔｌまではＶ２ま
で立上がり、ｔ３でＯｖになる微分出力となる。シュミ
ット回路の立下が鯵側のスレラン−ホールド電圧を’Ｔ
ＨＬとすると、リセット出カフはｔｏから■と同様に立
上がり、微分出力ＯがｖＴＨＬと等しくなったｔ２で収
に落ちるような出力Ｏとなる。ここでＯの電圧はピーク
で４となるが、５ｖに達していない。このためＣＰＵ回
路８のリセットが不完全となる場合がちる。また、５ｖ
が立上がるまでの時間ｔ４が微分定数τ＝Ｃ１ｘＲ１よ
りも長い場合、微分出力ｖＰはＶＴＨＬを越えない場合
が起り、リセット動作ができない場合がある。また、第
５図（ｂ）では、第８図（ｂ）の■のように時間ｔｏで
５ｖが立上がり始め、ｔ２で完全になったとすると、Ｃ
１の充電電位は＠のようになる。このときインバータＩ
Ｃ！、のスレッシュホールド電圧をＶＴＲとすると、こ
の化カフはｔｏからは■と同様に立上がり、＠がＶＴＲ
と等しくなったｔｌでＯｖに落ちるような出力Ｏとなる
。ここでＯの電圧はピークでＶＲとなるが５ｖには達し
ていないためＫＣＰＵ回路８のリセット動作が不完全と
なる場合がある。
本発明はこれらの欠点を解決するために、リセット回路
に複数の電源の立上がり、立下がり特性の時間差を考慮
し、かつ各電源の電圧変動を監視する構成としたリセッ
ト回路を提供するものである〇 、以下図面により本発明の詳細な説明する。
に複数の電源の立上がり、立下がり特性の時間差を考慮
し、かつ各電源の電圧変動を監視する構成としたリセッ
ト回路を提供するものである〇 、以下図面により本発明の詳細な説明する。
第２歯、第３図、第４図は本発明の実施例を示すブロッ
ク図で、第６図、第７図および第９図。
ク図で、第６図、第７図および第９図。
第１０図は、それぞれ第２図、第３図、第４図の具体的
な回路例および動作説明用波形図である。第２図と第３
図において、１は電源人力、２は第１の電源回路、３は
その出力、４は第°２の電源回路、５はその出力、６は
リセット回路、７はその出力、８はＣＰＵ回路、９．１
０はその出力、１１は第１の電源回路２の出力３を動力
源とする回路、１２は第２の電源回路４の出力５を動力
源とする回路、ｌ３は基準電圧源、１４はその出力、１
５は電圧比較回路、１６はその出力、１７は別の電源入
力端子、１８は遅延回路である。
な回路例および動作説明用波形図である。第２図と第３
図において、１は電源人力、２は第１の電源回路、３は
その出力、４は第°２の電源回路、５はその出力、６は
リセット回路、７はその出力、８はＣＰＵ回路、９．１
０はその出力、１１は第１の電源回路２の出力３を動力
源とする回路、１２は第２の電源回路４の出力５を動力
源とする回路、ｌ３は基準電圧源、１４はその出力、１
５は電圧比較回路、１６はその出力、１７は別の電源入
力端子、１８は遅延回路である。
第２図の実施例の動作を説明する。電源が電源人力ｌに
印加され、第１の電源回路２が立上がり、その出力３に
より第２の電源回路４が立上がり、その出力５がＣＰＵ
回路８に印加される。電圧比較回路１５は基準電圧源１
３の出力１４と比較され、その□ 差に応じた出力１
６を出す。リセット回路６は電圧比較回路１５の出力１
６に応じてＣＰＵ回路８にリセット信号７を出力する構
成になっている。
印加され、第１の電源回路２が立上がり、その出力３に
より第２の電源回路４が立上がり、その出力５がＣＰＵ
回路８に印加される。電圧比較回路１５は基準電圧源１
３の出力１４と比較され、その□ 差に応じた出力１
６を出す。リセット回路６は電圧比較回路１５の出力１
６に応じてＣＰＵ回路８にリセット信号７を出力する構
成になっている。
第６図は第２図のブロック図の具体例でおり、第９図は
その動作説明用波形図である。まず、電源が電源人力１
に印加され、３０Ｖを出力する第１の電源回路２の出力
３が第９図■のようにｔｏで立上がりｔ４で安定になる
とすれば、５ｖを出力する第２の電源回路４の出力５は
＠のようにｔ。で立上が？ｔｘで安定する。ここでトラ
ンジスタＱ３１のエミッタ電位ηとベース電位ＶＢとを
比較すると、エミッタ電位Ｖ０は第１の電源回路２の出
方電圧Ｖ、がツェナーダイオードＺＤ３１のツェナー電
位ｖ２を越えれば一定となり ■Ｅ＝ｖ２ となる０ここでベース電流を無視すれば、であるから、
トランジスタＱ３１のベース・エミッタ間のオン電圧を
ｖＢＥとすると、 ｖＢ＜ ｖＢ、 十ｖ。
その動作説明用波形図である。まず、電源が電源人力１
に印加され、３０Ｖを出力する第１の電源回路２の出力
３が第９図■のようにｔｏで立上がりｔ４で安定になる
とすれば、５ｖを出力する第２の電源回路４の出力５は
＠のようにｔ。で立上が？ｔｘで安定する。ここでトラ
ンジスタＱ３１のエミッタ電位ηとベース電位ＶＢとを
比較すると、エミッタ電位Ｖ０は第１の電源回路２の出
方電圧Ｖ、がツェナーダイオードＺＤ３１のツェナー電
位ｖ２を越えれば一定となり ■Ｅ＝ｖ２ となる０ここでベース電流を無視すれば、であるから、
トランジスタＱ３１のベース・エミッタ間のオン電圧を
ｖＢＥとすると、 ｖＢ＜ ｖＢ、 十ｖ。
のときトランジスタＱａｌはＯＦＦになっており、リレ
ーＴは復旧している。次に ＶＢ≧ｖＢＥ十ｖＥ のときはＱ３１はＯＮになり、従ってリレーＴは動作す
る。リレーＴの接点ｔは復旧時には図の実線側にあるか
ら、インバータ回路■ｃ３１の入力は′Ｌ”になって出
力は“Ｈ’になる。Ｔリレーが動作して点線側に倒れる
と、Ｒ３３・Ｃ３１により形成された積分回路による時
間遅れ後、インバータ回路ＩＣｓ＋は反転して“Ｌ”に
なる。また、Ｔリレーが動作状態から復旧すると、コン
デンサＣ３１の電荷はダイオードＤ３２により急速に放
電されるので、を接点動作とほぼ同時にインバータ回路
ＩＣ３，の出力は′Ｈ”になる。
ーＴは復旧している。次に ＶＢ≧ｖＢＥ十ｖＥ のときはＱ３１はＯＮになり、従ってリレーＴは動作す
る。リレーＴの接点ｔは復旧時には図の実線側にあるか
ら、インバータ回路■ｃ３１の入力は′Ｌ”になって出
力は“Ｈ’になる。Ｔリレーが動作して点線側に倒れる
と、Ｒ３３・Ｃ３１により形成された積分回路による時
間遅れ後、インバータ回路ＩＣｓ＋は反転して“Ｌ”に
なる。また、Ｔリレーが動作状態から復旧すると、コン
デンサＣ３１の電荷はダイオードＤ３２により急速に放
電されるので、を接点動作とほぼ同時にインバータ回路
ＩＣ３，の出力は′Ｈ”になる。
従って、リセント出カフはＯのような出力となる。
このような構成であるために、まず電源投入時のリセッ
ト動作が完全に行なわれる。すなわち、５Ｖの出力を出
す第２の電源回路４の出力０の安浦する時点１．は３０
Ｖの出力を出す第１の電源回路２の出力■が安定する時
点ｔ４よりは早いため、前記トランジスタＱ３１がスイ
ッチングする電圧をＶＲＥＦとすると、３０ｖの出力■
がＶＲＥＦとな）る時点ｔ２をｔ＋ ＜ ｈ ＜ ｔｓ
と設定することができる。このためリセットパルス７は
少なくともｔｌからｔ２の間は５■を維持し、Ｒ３３・
Ｃ３１の充電時間の遅れの後ｔ３でＯＶになるため、リ
セットを完全に行なうことができる。次に、電源が瞬断
した場合には、第９図において、ｔｓで３０Ｖの出力■
が下り始めｔｓでｖＲＥＦと等しくなった時にＱｓｌは
ＯＦＦ Ｋなるため、リレーＴが復旧し、前述した様に
、リセットパルスはＨ＃になる。その後３０Ｖがｔｌで
復旧し始めｔｓでＶＲＥＦと等しくなった時、トランジ
スタＱ３１がＯＮになり、Ｔリレーが動作するため、リ
セットパルスはｔｓで′Ｌ”になるＣ’２Ｊ’Ｊ）。こ
のため、瞬断時には３０Ｖの電源で動作している回路１
１も、５ｖで動作している回路１２もすべてリセットが
かかるので、動作不安定といった状態は起らない。
ト動作が完全に行なわれる。すなわち、５Ｖの出力を出
す第２の電源回路４の出力０の安浦する時点１．は３０
Ｖの出力を出す第１の電源回路２の出力■が安定する時
点ｔ４よりは早いため、前記トランジスタＱ３１がスイ
ッチングする電圧をＶＲＥＦとすると、３０ｖの出力■
がＶＲＥＦとな）る時点ｔ２をｔ＋ ＜ ｈ ＜ ｔｓ
と設定することができる。このためリセットパルス７は
少なくともｔｌからｔ２の間は５■を維持し、Ｒ３３・
Ｃ３１の充電時間の遅れの後ｔ３でＯＶになるため、リ
セットを完全に行なうことができる。次に、電源が瞬断
した場合には、第９図において、ｔｓで３０Ｖの出力■
が下り始めｔｓでｖＲＥＦと等しくなった時にＱｓｌは
ＯＦＦ Ｋなるため、リレーＴが復旧し、前述した様に
、リセットパルスはＨ＃になる。その後３０Ｖがｔｌで
復旧し始めｔｓでＶＲＥＦと等しくなった時、トランジ
スタＱ３１がＯＮになり、Ｔリレーが動作するため、リ
セットパルスはｔｓで′Ｌ”になるＣ’２Ｊ’Ｊ）。こ
のため、瞬断時には３０Ｖの電源で動作している回路１
１も、５ｖで動作している回路１２もすべてリセットが
かかるので、動作不安定といった状態は起らない。
第３図は第２図の基準電圧源１３として第２の電源回路
４の出力５をとったもので、その具体例−を第７図に示
す。その動作は第３図の場合と同様で、トランジスタＱ
４１のエミッタ電位ｖ０とベース電位ＶＢとは、 η＝ｖ２ となる。ただし、ｖわけダイオードＤ４１の順方向電圧
降下分である。トランジスタＱ４１は、ベースエミッタ
間のオン電圧を−ＶＢＥとすると、ＶＢ＜ Ｖ、 −Ｖ
Ｂ。
４の出力５をとったもので、その具体例−を第７図に示
す。その動作は第３図の場合と同様で、トランジスタＱ
４１のエミッタ電位ｖ０とベース電位ＶＢとは、 η＝ｖ２ となる。ただし、ｖわけダイオードＤ４１の順方向電圧
降下分である。トランジスタＱ４１は、ベースエミッタ
間のオン電圧を−ＶＢＥとすると、ＶＢ＜ Ｖ、 −Ｖ
Ｂ。
のときＯＮになり
ＶＢ′２ｖＥ−ＶＢＥ
のときＯＦＦになるので、ＯＮのときリセット回路６の
出カフにはｖ２の電位が、ＯＦＦのときはｏｖの電位が
現われる。よって第１図と同様な効果を得ることができ
る。また第３図のような構成であると、基準電圧を別に
設ける必要がないため回路が簡単になるといった効果も
ある。′ 以上の説明では第２の電源回路４は第１の電源回路２に
従続して接続されているが、別の電源入力端子１７を付
加して、両電源の立上りがほぼ同時である場合には、第
４図とその具体例を示す第１０図のように、比較回路１
５の一方に遅回路１８を挿入すればこの効果は失なわれ
ない。また、説明中にもあるように設定電圧は抵抗の比
を変えることにより任意に設定できるといった利点もあ
る。
出カフにはｖ２の電位が、ＯＦＦのときはｏｖの電位が
現われる。よって第１図と同様な効果を得ることができ
る。また第３図のような構成であると、基準電圧を別に
設ける必要がないため回路が簡単になるといった効果も
ある。′ 以上の説明では第２の電源回路４は第１の電源回路２に
従続して接続されているが、別の電源入力端子１７を付
加して、両電源の立上りがほぼ同時である場合には、第
４図とその具体例を示す第１０図のように、比較回路１
５の一方に遅回路１８を挿入すればこの効果は失なわれ
ない。また、説明中にもあるように設定電圧は抵抗の比
を変えることにより任意に設定できるといった利点もあ
る。
第１１図は本発明の一応用例としてのボタン電話装置の
ブロック図であり、ＭＥは主装置、置は電話機のうちの
一つ、Ｌは通話路、Ｄは電−およびデータ路である。主
装置犯において、ＣＯは局線入力端子、ＣＯＣは局線回
路、ＩＯＣは内線回路、ＲＣは着信信号検出回路、ＴＯ
ＮＥは音源回路、ｔはＬ ＩＪシレー接点、ＰＯＷは電
源入力端子、ＡｖＲｌは第１の電源回路、ＣＰＵは制御
対象となる中央処理装置（制御回路）として動作するＣ
ＰＵ回路、Ｔ−ＰＯＷは電話機電源供給回路、ＴＲはデ
ータ送受信回路、ＢＵは停電バックアップ電源回路、Ｌ
ＲはＬ ＩＪレ−回路、ＳＤは停電時のしリレーの自己
保持回路、ＡＶＲ２は第２の電源回路、ＲＥＳはリセッ
ト回路、ＳＷは例えば各入力にモノマルチバイブレータ
を含み入力の到来後に一時的に電話機電源供給回路への
出力をオフにする制御するスイッチ回路、Ｌ−ＤＲＩＶ
ＥはＣＰＵ回路ＣＰＵ０出カニヨリＬリレーを駆動する
ドライブ回路、Ｄはダイオードであり、ｐはＰリレーの
接点、Ｈ８Ｉ 、 Ｈ８２はフックスイッチ、ＮＥＴは
通話回路、Ｒは抵抗、ＡＭＰは増幅回路、ＳＰはスピー
カ、ＡＶＲ−Ｔは電話機電源回路、Ｐ−ＤＲＩＶＥはＣ
ＰＵ回路ＣＰＵの出力によ＃）Ｐリレーを駆動するドラ
イブ回路、ＰＲはＰリレー回路、ＬＫは局線ボタ ・
ン、ＰＫは呼出ボタンである。
ブロック図であり、ＭＥは主装置、置は電話機のうちの
一つ、Ｌは通話路、Ｄは電−およびデータ路である。主
装置犯において、ＣＯは局線入力端子、ＣＯＣは局線回
路、ＩＯＣは内線回路、ＲＣは着信信号検出回路、ＴＯ
ＮＥは音源回路、ｔはＬ ＩＪシレー接点、ＰＯＷは電
源入力端子、ＡｖＲｌは第１の電源回路、ＣＰＵは制御
対象となる中央処理装置（制御回路）として動作するＣ
ＰＵ回路、Ｔ−ＰＯＷは電話機電源供給回路、ＴＲはデ
ータ送受信回路、ＢＵは停電バックアップ電源回路、Ｌ
ＲはＬ ＩＪレ−回路、ＳＤは停電時のしリレーの自己
保持回路、ＡＶＲ２は第２の電源回路、ＲＥＳはリセッ
ト回路、ＳＷは例えば各入力にモノマルチバイブレータ
を含み入力の到来後に一時的に電話機電源供給回路への
出力をオフにする制御するスイッチ回路、Ｌ−ＤＲＩＶ
ＥはＣＰＵ回路ＣＰＵ０出カニヨリＬリレーを駆動する
ドライブ回路、Ｄはダイオードであり、ｐはＰリレーの
接点、Ｈ８Ｉ 、 Ｈ８２はフックスイッチ、ＮＥＴは
通話回路、Ｒは抵抗、ＡＭＰは増幅回路、ＳＰはスピー
カ、ＡＶＲ−Ｔは電話機電源回路、Ｐ−ＤＲＩＶＥはＣ
ＰＵ回路ＣＰＵの出力によ＃）Ｐリレーを駆動するドラ
イブ回路、ＰＲはＰリレー回路、ＬＫは局線ボタ ・
ン、ＰＫは呼出ボタンである。
動作の際に、電源が電源入力端子ＰＯＷに入力されると
、第１の電源回路ＡＶＲ１が立上がり、第２供給回路Ｔ
−ＰＯＷに電源が供給される。第２の電源回路ＡＶＲ２
はリセット回路ＲＥＳ 、ＣＰＵ回路ＣＰＵに電源を供
給し、これによりリセット回路ＲＥＳはＣＰＵ回路ＣＰ
Ｕをリセットする。リセット後スイッチ回路ＳＷにより
電話機電源供給回路Ｔ−ＰＯＷが動作し、電話機置に電
源が供給される。リセット動作後、ＣＰＵ回路ＣＰＵは
自己保持回路ＳＤよりＬリレーの動作状態を検知して、
Ｌリレーが自己保持中であれば、Ｌリレーを動作すべく
出力をＬ−ＤＲＩＶＥに出す。待機中のしリレーは動作
しており、その接点ｔは点線の位置にあり、内線回路Ｉ
ＯＣに接続されている。主装置ＭＥと各電話機置との間
のデータの授受は、〔ＣＰＵ回路回路ＣＰＵ−データ送
受信回路ＴＲ−タ路り→データ送受信回路ＴＲ→ＣＰＵ
回路ＣＰＵ ）の経路で双方向で行なわれる。電話機置
は電話機電源供給回路Ｔ−ＰＯＷから電源が供給される
と、電話機電源回路ＡＶＲ−Ｔが動作しミ リセット回
路ＲＥＳによりＣＰＵ回路ＣＰＵをリセットする。待機
中めＰリレーは動作しておらず、Ｐリレーの接点ｐはフ
ックスイッチ側にある。ここで電話機置がオフフックす
れば、ｐ接点とフックスイッチＨ８，を介して通話回路
ＮＥＴが通話線りに接続され、さらに接点ｔを介して内
線回路ＩＯＣに接続される。呼出ボタンＰＫを操作する
ことにより、〔ＣＰＵ回路回路ＣＰＵ−データ送受信回
路ＴＲらの呼出情報が前記データ路りにより伝送され、
主装置ＭＥではＣＰＵ回路ＣＰＵが音源回路ＴＯＮＥに
より呼出音を通話路りに送出する。被呼電話機（第１図
において、電話機置は同じものが複数接続されているも
のの１つを示しており、呼出電話機と被呼電話とを区別
するために被呼電話機の回路名称に′を付けて表示する
）は、ＣＰＵ回路ＣＰＵ’が被呼状態を検出し、ドライ
ブ回路Ｐ −ＤＲＩ■′を駆動してＰリレー回路ＰＲ’
を動作させるとともに増幅回路ＡＭＰ’ を動作状態と
する。これにより被呼電話機はＣＰ’ ＩＪシレー接点
ｐ′→抵抗Ｒ′→増幅回路ＡＭＰ’→スピーカＳＰ’）
により呼出音が送出される。ここで被呼電話装置’がオ
フフックすれば、フックスイッチＨ８’２によりＣＰＵ
回路ＣＰＵ’はＰ′リレーを復旧し、通話回路ＮＥＴ’
がフックスイッチＨ８’１を介して通話回路ＮＥＴ’に
接続され、フックスイッチＨ８’２の情報によ、り主装
置のＣＰＵ回路ＣＰＵは音源回路ＴＯＮＥを停止するの
で、内線通話状態となる。
、第１の電源回路ＡＶＲ１が立上がり、第２供給回路Ｔ
−ＰＯＷに電源が供給される。第２の電源回路ＡＶＲ２
はリセット回路ＲＥＳ 、ＣＰＵ回路ＣＰＵに電源を供
給し、これによりリセット回路ＲＥＳはＣＰＵ回路ＣＰ
Ｕをリセットする。リセット後スイッチ回路ＳＷにより
電話機電源供給回路Ｔ−ＰＯＷが動作し、電話機置に電
源が供給される。リセット動作後、ＣＰＵ回路ＣＰＵは
自己保持回路ＳＤよりＬリレーの動作状態を検知して、
Ｌリレーが自己保持中であれば、Ｌリレーを動作すべく
出力をＬ−ＤＲＩＶＥに出す。待機中のしリレーは動作
しており、その接点ｔは点線の位置にあり、内線回路Ｉ
ＯＣに接続されている。主装置ＭＥと各電話機置との間
のデータの授受は、〔ＣＰＵ回路回路ＣＰＵ−データ送
受信回路ＴＲ−タ路り→データ送受信回路ＴＲ→ＣＰＵ
回路ＣＰＵ ）の経路で双方向で行なわれる。電話機置
は電話機電源供給回路Ｔ−ＰＯＷから電源が供給される
と、電話機電源回路ＡＶＲ−Ｔが動作しミ リセット回
路ＲＥＳによりＣＰＵ回路ＣＰＵをリセットする。待機
中めＰリレーは動作しておらず、Ｐリレーの接点ｐはフ
ックスイッチ側にある。ここで電話機置がオフフックす
れば、ｐ接点とフックスイッチＨ８，を介して通話回路
ＮＥＴが通話線りに接続され、さらに接点ｔを介して内
線回路ＩＯＣに接続される。呼出ボタンＰＫを操作する
ことにより、〔ＣＰＵ回路回路ＣＰＵ−データ送受信回
路ＴＲらの呼出情報が前記データ路りにより伝送され、
主装置ＭＥではＣＰＵ回路ＣＰＵが音源回路ＴＯＮＥに
より呼出音を通話路りに送出する。被呼電話機（第１図
において、電話機置は同じものが複数接続されているも
のの１つを示しており、呼出電話機と被呼電話とを区別
するために被呼電話機の回路名称に′を付けて表示する
）は、ＣＰＵ回路ＣＰＵ’が被呼状態を検出し、ドライ
ブ回路Ｐ −ＤＲＩ■′を駆動してＰリレー回路ＰＲ’
を動作させるとともに増幅回路ＡＭＰ’ を動作状態と
する。これにより被呼電話機はＣＰ’ ＩＪシレー接点
ｐ′→抵抗Ｒ′→増幅回路ＡＭＰ’→スピーカＳＰ’）
により呼出音が送出される。ここで被呼電話装置’がオ
フフックすれば、フックスイッチＨ８’２によりＣＰＵ
回路ＣＰＵ’はＰ′リレーを復旧し、通話回路ＮＥＴ’
がフックスイッチＨ８’１を介して通話回路ＮＥＴ’に
接続され、フックスイッチＨ８’２の情報によ、り主装
置のＣＰＵ回路ＣＰＵは音源回路ＴＯＮＥを停止するの
で、内線通話状態となる。
他の電話機はＰ ＩＪシレー復旧し、待機状暢になる。
内線通話は双方の電話機がオフフックすれば待機、状態
となる。
となる。
局線着信があると、着信検出回路ＲＣが動作する。
これにより主装置ＭＥのＣＰＵ回路ＣＰＵは音源回路Ｔ
ＯＮＥを駆動するとともに電話装置へ局線着信状態のデ
ータを伝送する。電話装置のＣＰＵ回路ＣＰＵは、Ｐリ
レーおよび増幅回路ＡＭＰを動作させるので、・各電話
１ｍ 置から局線着信音が送出される。電話装置の局線
ボタンＬＫの操作およびオフフッタにより、電話装置の
ＣＰＵ回路ＣＰＵはＰ ＩＪシレー増幅回路ＡＭＰを復
旧し、通話回路ＮＥＴを通話路りへ接続するとともに局
線選択データを主装置ＭＥに伝送する。主装置ＭＥのＣ
ＰＵ回路ＣＰＬＪは音源回路ＴＯＮＥを停止するととも
にＬリレーを復旧させて、そのｔ接点を局線回路ｃｏｃ
側に向ける。また、オフフックした以外の電話装置はＰ
リレーと増幅回路ＡＭＰとも復旧し、待機状態になる。
ＯＮＥを駆動するとともに電話装置へ局線着信状態のデ
ータを伝送する。電話装置のＣＰＵ回路ＣＰＵは、Ｐリ
レーおよび増幅回路ＡＭＰを動作させるので、・各電話
１ｍ 置から局線着信音が送出される。電話装置の局線
ボタンＬＫの操作およびオフフッタにより、電話装置の
ＣＰＵ回路ＣＰＵはＰ ＩＪシレー増幅回路ＡＭＰを復
旧し、通話回路ＮＥＴを通話路りへ接続するとともに局
線選択データを主装置ＭＥに伝送する。主装置ＭＥのＣ
ＰＵ回路ＣＰＬＪは音源回路ＴＯＮＥを停止するととも
にＬリレーを復旧させて、そのｔ接点を局線回路ｃｏｃ
側に向ける。また、オフフックした以外の電話装置はＰ
リレーと増幅回路ＡＭＰとも復旧し、待機状態になる。
以上の動作により局−通話状態に、なる。
、 終話はオン７ンクにより電話装置は待機状態にな
り、このオンフック情報により主装置厖はＬリレーを動
作させ、そのｔ接点が内線回路ＩＯＣ側に接続され待機
状態になる。
り、このオンフック情報により主装置厖はＬリレーを動
作させ、そのｔ接点が内線回路ＩＯＣ側に接続され待機
状態になる。
局線発信時の局線選択動作は、電話装置の局線ボタンＬ
Ｋの操作およびオフ７ノクにより、通話回路ＮＥＴはフ
ックスイッチＨ８ｌとｐ接点により通話路りに接続され
る。主装置ＭＥは局線選択情報によりＬリレーを復旧す
るので、を接点が通話路りを局線回路ＣＯＯ側に接続し
、局線発信が可能な状態となる。
Ｋの操作およびオフ７ノクにより、通話回路ＮＥＴはフ
ックスイッチＨ８ｌとｐ接点により通話路りに接続され
る。主装置ＭＥは局線選択情報によりＬリレーを復旧す
るので、を接点が通話路りを局線回路ＣＯＯ側に接続し
、局線発信が可能な状態となる。
ボタン電話装置には、ランプ点滅動作、ダイヤル動作、
堡留動作、転送動作など各種機能動作があるが、本発明
の詳細な説明には不要なので省略する。
堡留動作、転送動作など各種機能動作があるが、本発明
の詳細な説明には不要なので省略する。
以上詳細に説明したように、本発明は複数の電Ｉトを比
較してリセット回路を動作させているので、′市原の立
上がり、立「がり匹時間差がある場合、あるいは電源の
瞬断がある場合などにおいソリセットが確実になり、不
定動作を防ぐことができるといった利点がある。
較してリセット回路を動作させているので、′市原の立
上がり、立「がり匹時間差がある場合、あるいは電源の
瞬断がある場合などにおいソリセットが確実になり、不
定動作を防ぐことができるといった利点がある。
第１図は従来のこの種の装置のブロック図、第２図、第
３図、第４図は本発明装置の実施例のブロック図、第５
図（ａ）、第５図（ｂ）は従来のリセット回路の具体例
を示す回路図、第６図、第７図は本発明装置の具体的な
実施例を示す回路図、第８図（ａ）、第８図（ｂ） ｆ
４それぞれ第５図（ａ）、第５図（ｂ）の実相例の動作
説明用波形図、第９図は第６図の実施例の動作説明用波
形図、第１０図は本発明の他の実施例を示す回路図、第
１１図は本発明の応用例を示すブロック図である。 特１杵出願人 岩崎通信機株式会社 同 ｌ」本電信電話公社
３図、第４図は本発明装置の実施例のブロック図、第５
図（ａ）、第５図（ｂ）は従来のリセット回路の具体例
を示す回路図、第６図、第７図は本発明装置の具体的な
実施例を示す回路図、第８図（ａ）、第８図（ｂ） ｆ
４それぞれ第５図（ａ）、第５図（ｂ）の実相例の動作
説明用波形図、第９図は第６図の実施例の動作説明用波
形図、第１０図は本発明の他の実施例を示す回路図、第
１１図は本発明の応用例を示すブロック図である。 特１杵出願人 岩崎通信機株式会社 同 ｌ」本電信電話公社
Claims (3)
- （１）第１の電源回路と、第２の電源回路と、前記第１
の電源回路および前記第２の電源回路から電源電流の供
給をうける制御対象回路と、前記第１の電源回路の出力
電圧を一方の入力とし他方の入力を基準電圧として該一
方の入力の電圧が該基準電圧を越えたときに前記制御対
象回路へのりセント信号を出力する電圧比較回路とを備
えたリセット回路。 - （２）前記第２の電源回路の出力電圧から前記基準電圧
が９とり出されることを特徴とする特許請求の範囲第１
項記載のリセット回路。 - （３）前記電圧比較回路の前記一方の入力の経路内に連
環特性を有する回路を含むことを特徴とする特許請求の
範囲第１項記載のリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101657A JPS583424A (ja) | 1981-06-30 | 1981-06-30 | リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101657A JPS583424A (ja) | 1981-06-30 | 1981-06-30 | リセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583424A true JPS583424A (ja) | 1983-01-10 |
| JPH033416B2 JPH033416B2 (ja) | 1991-01-18 |
Family
ID=14306445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101657A Granted JPS583424A (ja) | 1981-06-30 | 1981-06-30 | リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583424A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60186727U (ja) * | 1984-05-18 | 1985-12-11 | 三菱電機株式会社 | 電源投入時の誤信号出力防止装置 |
| JPS62199114A (ja) * | 1986-02-27 | 1987-09-02 | Oki Electric Ind Co Ltd | アナログ・デイジタル混在型集積回路 |
| JPH02241113A (ja) * | 1989-03-14 | 1990-09-25 | Mitsubishi Electric Corp | 集積回路 |
| US6005423A (en) * | 1994-02-10 | 1999-12-21 | Xilinx, Inc. | Low current power-on reset circuit |
| US6285222B1 (en) | 1998-07-17 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Power-on reset circuit, and semiconductor device |
| JP2003069405A (ja) * | 2001-08-24 | 2003-03-07 | Toshiba Corp | 半導体装置および電源電圧制御方法 |
| JP2010258951A (ja) * | 2009-04-28 | 2010-11-11 | Mitsumi Electric Co Ltd | 半導体集積回路 |
| JP2011009917A (ja) * | 2009-06-24 | 2011-01-13 | Mitsumi Electric Co Ltd | 半導体集積回路 |
| JP2014086953A (ja) * | 2012-10-25 | 2014-05-12 | Rohm Co Ltd | 半導体装置、電子機器、車両 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54146243U (ja) * | 1978-03-31 | 1979-10-11 | ||
| JPS5616315A (en) * | 1979-07-18 | 1981-02-17 | Mitsubishi Electric Corp | Resetting circuit of digital device |
-
1981
- 1981-06-30 JP JP56101657A patent/JPS583424A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54146243U (ja) * | 1978-03-31 | 1979-10-11 | ||
| JPS5616315A (en) * | 1979-07-18 | 1981-02-17 | Mitsubishi Electric Corp | Resetting circuit of digital device |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60186727U (ja) * | 1984-05-18 | 1985-12-11 | 三菱電機株式会社 | 電源投入時の誤信号出力防止装置 |
| JPS62199114A (ja) * | 1986-02-27 | 1987-09-02 | Oki Electric Ind Co Ltd | アナログ・デイジタル混在型集積回路 |
| JPH02241113A (ja) * | 1989-03-14 | 1990-09-25 | Mitsubishi Electric Corp | 集積回路 |
| US6005423A (en) * | 1994-02-10 | 1999-12-21 | Xilinx, Inc. | Low current power-on reset circuit |
| US6285222B1 (en) | 1998-07-17 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Power-on reset circuit, and semiconductor device |
| JP2003069405A (ja) * | 2001-08-24 | 2003-03-07 | Toshiba Corp | 半導体装置および電源電圧制御方法 |
| JP2010258951A (ja) * | 2009-04-28 | 2010-11-11 | Mitsumi Electric Co Ltd | 半導体集積回路 |
| JP2011009917A (ja) * | 2009-06-24 | 2011-01-13 | Mitsumi Electric Co Ltd | 半導体集積回路 |
| JP2014086953A (ja) * | 2012-10-25 | 2014-05-12 | Rohm Co Ltd | 半導体装置、電子機器、車両 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH033416B2 (ja) | 1991-01-18 |
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