JPS583424A - Resetting circuit - Google Patents
Resetting circuitInfo
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- JPS583424A JPS583424A JP56101657A JP10165781A JPS583424A JP S583424 A JPS583424 A JP S583424A JP 56101657 A JP56101657 A JP 56101657A JP 10165781 A JP10165781 A JP 10165781A JP S583424 A JPS583424 A JP S583424A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
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Abstract
Description
【発明の詳細な説明】
本発明は電源接続時または電源切断時における制御対象
回路のりセント動作を簡単かつ確実に動作させるための
リセット回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a reset circuit for easily and reliably operating a controlled circuit when a power source is connected or disconnected.
リレーやモーターなどを中央処理装置(cpu )を用
いて制御しようとするシステムを考えた場合、リレーや
モーターなどの定格電圧と、CPUの定格電圧とに差が
あるために、システム内に電圧の異なった複数の電源回
路が存在している。従来のこの種のシステムのり化ノド
回路は、電源投入時に、CPUに供給されている電源の
立上がり特性を利用して、CPUにリセットをかけてい
る。ここで、複数の電源の立上がり特性はCPUの電源
のそれとは異なるために、リセットがかかる前に勝手な
動作をしてしまったり、初期のリセットがうまくかから
ないといった欠点があった。When considering a system that uses a central processing unit (CPU) to control relays, motors, etc., there is a difference between the rated voltage of the relays, motors, etc. and the rated voltage of the CPU, so there is a voltage difference within the system. There are multiple different power supply circuits. A conventional system reset circuit of this type utilizes the rising characteristics of the power supplied to the CPU to reset the CPU when the power is turned on. Here, since the start-up characteristics of the plurality of power supplies are different from those of the CPU power supply, there have been disadvantages such as arbitrary operation before the reset is applied and initial reset is not successful.
第1図は従来のこの種のシステムのブロック図で、第5
図(a)、(b)はり化ノド回路の具体例である。Figure 1 is a block diagram of a conventional system of this type.
Figures (a) and (b) are specific examples of a beam throat circuit.
第1図において、1は電源入力、2は第1の電源回路、
3はその出力、4は第2の電源回路、5はその出力、6
はリセット回路、7はその出力、8はCPU回路、9.
10はその出方’111は第1の電源回路2の出力3を
動力源とする回路、12は第2の電源回路4の出力5を
動力源とする回路である。In FIG. 1, 1 is a power input, 2 is a first power supply circuit,
3 is its output, 4 is the second power supply circuit, 5 is its output, 6
is a reset circuit, 7 is its output, 8 is a CPU circuit, 9.
10 is a circuit whose power source is the output 3 of the first power supply circuit 2, and 12 is a circuit whose power source is the output 5 of the second power supply circuit 4.
回路8 、11 、12が制御対象回路であり、リセッ
ト信号はこの制御対象回路をリセット制御するために用
いられる。電源が電源入力1に印加され、第1の電源回
路2が立上がり、その出力3によって第2の電源回路4
が立上がり、その出力5がリセット回路6およびCPU
回蕗8に印加される。リセット回路6は電源の立上がり
のある一定期間CPU回路8にリセット信号7を出力す
る。Circuits 8, 11, and 12 are circuits to be controlled, and the reset signal is used to reset and control these circuits to be controlled. Power is applied to the power supply input 1, the first power supply circuit 2 starts up, and the second power supply circuit 4 is activated by its output 3.
rises and its output 5 is sent to the reset circuit 6 and CPU
It is applied to the turntable 8. The reset circuit 6 outputs a reset signal 7 to the CPU circuit 8 for a certain period of time when the power is turned on.
第5図(a) ’ 、’ (b)はリセット回路6の具
体例を特に詳細に示した回路であって、1〜7は第1図
の1〜7と同じである。第5図(a)は微分特性を利用
し、(b)は積分特性を利用している◇(a)は5vの
電源回路4の出力をC,R1で構成される微分回路で微
分し、2個のインバータIC1,IC2と2個の抵抗R
2+ R3とで構成されるンユミノト回路に加えられる
。これにより5Vの電源出力5の立上がり時に、化カフ
に正のリセットパルスを出力している。(徒はR11と
C11とで構成される積分回路の出力をインバータIC
,、に加えることにより、5vの電源出力5の立上がり
時に化カフに正のリセットパルスを出力している。FIGS. 5(a)' and 5(b) are circuits showing specific examples of the reset circuit 6 in particular detail, and 1 to 7 are the same as 1 to 7 in FIG. 1. Figure 5 (a) uses differential characteristics, and (b) uses integral characteristics. ◇ In (a), the output of the 5V power supply circuit 4 is differentiated by a differentiation circuit composed of C and R1, Two inverters IC1, IC2 and two resistors R
2+ R3 is added to the Nyumi Noto circuit. As a result, a positive reset pulse is output to the cuff when the 5V power supply output 5 rises. (The output of the integrating circuit composed of R11 and C11 is connected to an inverter IC.
, , a positive reset pulse is output to the cuff when the 5V power supply output 5 rises.
こ6ような構成であるために、以下に述べるような不都
合点が生じた。まず、第2の電源回路4は、第1の電源
回路2によって駆動されるために、電源人力1の瞬断時
に動作が不定になる場合がある。これは出力3と出力5
とが時間的にずれを持っているためで、瞬断があった時
第1の電源回路2の出力3は不安定になるが、第2の電
源回路4の出力は安定しているかまたは出力3より遅れ
て不安定になる場合がある。このため回路12は動作を
継続しているのに、回路11は動作しなくなってしまう
ようなことが起こるからである。Due to this configuration, the following disadvantages have arisen. First, since the second power supply circuit 4 is driven by the first power supply circuit 2, its operation may become unstable when the power supply 1 is momentarily cut off. This is output 3 and output 5
This is because there is a time lag between the It may become unstable later than 3. This is because, although the circuit 12 continues to operate, the circuit 11 may stop operating.
次にリセット回路6をCPU回路8と同じ電源で駆動す
るために、リセット動作が不完全な場合が生じる。第5
図(ω、(b)は仁の種の装置に用いられているりセッ
ト回路の例であり、第8図(a) 、 (b)はそれぞ
れ第5図(a) 、 (b)の動作説明図である。第5
図(a)で説明すると、第8図(a)の■のように時間
t。Next, since the reset circuit 6 is driven by the same power source as the CPU circuit 8, the reset operation may be incomplete. Fifth
Figure (ω, (b) is an example of the set circuit used in the jinodane device, and Figures 8 (a) and (b) are explanations of the operation of Figures 5 (a) and (b), respectively. Figure 5.
To explain with reference to FIG. 8(a), the time t is as shown by ■ in FIG. 8(a).
で5Vが立上がり始め、t4で完全になったとすると、
CIRIの接続点の電位は@のようにtlまではV2ま
で立上がり、t3でOvになる微分出力となる。シュミ
ット回路の立下が鯵側のスレラン−ホールド電圧を’T
HLとすると、リセット出カフはtoから■と同様に立
上がり、微分出力OがvTHLと等しくなったt2で収
に落ちるような出力Oとなる。ここでOの電圧はピーク
で4となるが、5vに達していない。このためCPU回
路8のリセットが不完全となる場合がちる。また、5v
が立上がるまでの時間t4が微分定数τ=C1xR1よ
りも長い場合、微分出力vPはVTHLを越えない場合
が起り、リセット動作ができない場合がある。また、第
5図(b)では、第8図(b)の■のように時間toで
5vが立上がり始め、t2で完全になったとすると、C
1の充電電位は@のようになる。このときインバータI
C!、のスレッシュホールド電圧をVTRとすると、こ
の化カフはtoからは■と同様に立上がり、@がVTR
と等しくなったtlでOvに落ちるような出力Oとなる
。ここでOの電圧はピークでVRとなるが5vには達し
ていないためKCPU回路8のリセット動作が不完全と
なる場合がある。If 5V starts to rise at t4 and becomes complete at t4,
The potential at the connection point of CIRI rises to V2 until tl, as shown by @, and becomes Ov at t3, resulting in a differential output. The fall of the Schmitt circuit changes the slip run-hold voltage on the horse mackerel side to 'T'.
When HL, the reset output cuff rises from to in the same way as in ■, and becomes an output O that drops to zero at t2 when the differential output O becomes equal to vTHL. Here, the voltage of O is 4 at its peak, but it has not reached 5V. For this reason, the resetting of the CPU circuit 8 is often incomplete. Also, 5v
If the time t4 until the voltage rises is longer than the differential constant τ=C1×R1, the differential output vP may not exceed VTHL, and the reset operation may not be possible. In addition, in FIG. 5(b), if 5V starts to rise at time to and becomes complete at t2, as shown in ■ in FIG. 8(b), then C
The charging potential of 1 is like @. At this time, inverter I
C! If the threshold voltage of , is VTR, this cuff rises from to in the same way as
When tl becomes equal to , the output O falls to Ov. Here, the voltage at O reaches VR at its peak, but does not reach 5V, so the reset operation of the KCPU circuit 8 may be incomplete.
本発明はこれらの欠点を解決するために、リセット回路
に複数の電源の立上がり、立下がり特性の時間差を考慮
し、かつ各電源の電圧変動を監視する構成としたリセッ
ト回路を提供するものである〇
、以下図面により本発明の詳細な説明する。In order to solve these drawbacks, the present invention provides a reset circuit configured to take into account the time differences in the rise and fall characteristics of a plurality of power supplies and to monitor voltage fluctuations of each power supply. 〇, The present invention will be explained in detail below with reference to the drawings.
第2歯、第3図、第4図は本発明の実施例を示すブロッ
ク図で、第6図、第7図および第9図。The second tooth, FIGS. 3 and 4 are block diagrams showing embodiments of the present invention, and FIGS. 6, 7 and 9.
第10図は、それぞれ第2図、第3図、第4図の具体的
な回路例および動作説明用波形図である。第2図と第3
図において、1は電源人力、2は第1の電源回路、3は
その出力、4は第°2の電源回路、5はその出力、6は
リセット回路、7はその出力、8はCPU回路、9.1
0はその出力、11は第1の電源回路2の出力3を動力
源とする回路、12は第2の電源回路4の出力5を動力
源とする回路、l3は基準電圧源、14はその出力、1
5は電圧比較回路、16はその出力、17は別の電源入
力端子、18は遅延回路である。FIG. 10 is a waveform diagram for explaining the specific circuit example and operation of FIGS. 2, 3, and 4, respectively. Figures 2 and 3
In the figure, 1 is a power supply, 2 is a first power supply circuit, 3 is its output, 4 is a second power supply circuit, 5 is its output, 6 is a reset circuit, 7 is its output, 8 is a CPU circuit, 9.1
0 is its output, 11 is a circuit whose power source is the output 3 of the first power supply circuit 2, 12 is a circuit whose power source is the output 5 of the second power supply circuit 4, l3 is the reference voltage source, and 14 is its power source. Output, 1
5 is a voltage comparison circuit, 16 is its output, 17 is another power input terminal, and 18 is a delay circuit.
第2図の実施例の動作を説明する。電源が電源人力lに
印加され、第1の電源回路2が立上がり、その出力3に
より第2の電源回路4が立上がり、その出力5がCPU
回路8に印加される。電圧比較回路15は基準電圧源1
3の出力14と比較され、その□ 差に応じた出力1
6を出す。リセット回路6は電圧比較回路15の出力1
6に応じてCPU回路8にリセット信号7を出力する構
成になっている。The operation of the embodiment shown in FIG. 2 will be explained. Power is applied to the power supply 1, the first power supply circuit 2 starts up, its output 3 causes the second power supply circuit 4 to start up, and its output 5 powers the CPU.
applied to circuit 8. The voltage comparator circuit 15 is a reference voltage source 1
3 is compared with output 14, and output 1 according to the difference.
Roll a 6. The reset circuit 6 is the output 1 of the voltage comparator circuit 15.
6, a reset signal 7 is output to the CPU circuit 8 in response to the reset signal 7.
第6図は第2図のブロック図の具体例でおり、第9図は
その動作説明用波形図である。まず、電源が電源人力1
に印加され、30Vを出力する第1の電源回路2の出力
3が第9図■のようにtoで立上がりt4で安定になる
とすれば、5vを出力する第2の電源回路4の出力5は
@のようにt。で立上が?txで安定する。ここでトラ
ンジスタQ31のエミッタ電位ηとベース電位VBとを
比較すると、エミッタ電位V0は第1の電源回路2の出
方電圧V、がツェナーダイオードZD31のツェナー電
位v2を越えれば一定となり
■E=v2
となる0ここでベース電流を無視すれば、であるから、
トランジスタQ31のベース・エミッタ間のオン電圧を
vBEとすると、
vB< vB、 十v。FIG. 6 shows a specific example of the block diagram in FIG. 2, and FIG. 9 is a waveform diagram for explaining its operation. First, the power source is human power 1
If the output 3 of the first power supply circuit 2 which outputs 30V is applied to t like @. And stand up? Stable with tx. Here, when comparing the emitter potential η and the base potential VB of the transistor Q31, the emitter potential V0 becomes constant if the output voltage V of the first power supply circuit 2 exceeds the Zener potential v2 of the Zener diode ZD31 ■E=v2 0If we ignore the base current, then,
If the on-voltage between the base and emitter of transistor Q31 is vBE, then vB<vB, 10v.
のときトランジスタQalはOFFになっており、リレ
ーTは復旧している。次に
VB≧vBE十vE
のときはQ31はONになり、従ってリレーTは動作す
る。リレーTの接点tは復旧時には図の実線側にあるか
ら、インバータ回路■c31の入力は′L”になって出
力は“H’になる。Tリレーが動作して点線側に倒れる
と、R33・C31により形成された積分回路による時
間遅れ後、インバータ回路ICs+は反転して“L”に
なる。また、Tリレーが動作状態から復旧すると、コン
デンサC31の電荷はダイオードD32により急速に放
電されるので、を接点動作とほぼ同時にインバータ回路
IC3,の出力は′H”になる。At this time, transistor Qal is OFF, and relay T is restored. Next, when VB≧vBE−vE, Q31 is turned ON, and therefore relay T operates. Since the contact point t of the relay T is on the solid line side in the figure at the time of recovery, the input of the inverter circuit c31 becomes 'L' and the output becomes 'H'. When the T relay operates and falls to the dotted line side, after a time delay due to the integrating circuit formed by R33 and C31, the inverter circuit ICs+ is inverted and becomes "L". Furthermore, when the T relay is restored from its operating state, the charge in the capacitor C31 is rapidly discharged by the diode D32, so that the output of the inverter circuit IC3 becomes 'H' almost simultaneously with the contact operation.
従って、リセント出カフはOのような出力となる。Therefore, the recent output cuff has an output like O.
このような構成であるために、まず電源投入時のリセッ
ト動作が完全に行なわれる。すなわち、5Vの出力を出
す第2の電源回路4の出力0の安浦する時点1.は30
Vの出力を出す第1の電源回路2の出力■が安定する時
点t4よりは早いため、前記トランジスタQ31がスイ
ッチングする電圧をVREFとすると、30vの出力■
がVREFとな)る時点t2をt+ < h < ts
と設定することができる。このためリセットパルス7は
少なくともtlからt2の間は5■を維持し、R33・
C31の充電時間の遅れの後t3でOVになるため、リ
セットを完全に行なうことができる。次に、電源が瞬断
した場合には、第9図において、tsで30Vの出力■
が下り始めtsでvREFと等しくなった時にQslは
OFF Kなるため、リレーTが復旧し、前述した様に
、リセットパルスはH#になる。その後30Vがtlで
復旧し始めtsでVREFと等しくなった時、トランジ
スタQ31がONになり、Tリレーが動作するため、リ
セットパルスはtsで′L”になるC’2J’J)。こ
のため、瞬断時には30Vの電源で動作している回路1
1も、5vで動作している回路12もすべてリセットが
かかるので、動作不安定といった状態は起らない。Because of this configuration, the reset operation is completely performed when the power is turned on. That is, at the point 1 when the output of the second power supply circuit 4 which outputs 5V is 0. is 30
Since the output ■ of the first power supply circuit 2 that outputs V is earlier than the time t4 when it becomes stable, if the voltage at which the transistor Q31 switches is VREF, the output ■ of 30V is reached.
The time t2 when becomes VREF) is t+ < h < ts
can be set. Therefore, the reset pulse 7 maintains 5■ at least from tl to t2, and R33.
After the charging time of C31 is delayed, the voltage becomes OV at t3, so that the reset can be completed completely. Next, in the case of a momentary power interruption, the output of 30V at ts in Figure 9 is
When Qsl starts to fall and becomes equal to vREF at ts, Qsl turns OFF K, so relay T is restored and, as described above, the reset pulse becomes H#. After that, when 30V begins to recover at tl and becomes equal to VREF at ts, transistor Q31 turns on and the T relay operates, so the reset pulse becomes 'L' at ts (C'2J'J). , Circuit 1 operates on a 30V power supply during a momentary power outage.
1 and the circuit 12 operating at 5V are all reset, so unstable operation will not occur.
第3図は第2図の基準電圧源13として第2の電源回路
4の出力5をとったもので、その具体例−を第7図に示
す。その動作は第3図の場合と同様で、トランジスタQ
41のエミッタ電位v0とベース電位VBとは、
η=v2
となる。ただし、vわけダイオードD41の順方向電圧
降下分である。トランジスタQ41は、ベースエミッタ
間のオン電圧を−VBEとすると、VB< V、 −V
B。FIG. 3 shows the output 5 of the second power supply circuit 4 as the reference voltage source 13 in FIG. 2, and a specific example thereof is shown in FIG. Its operation is similar to that shown in Figure 3, with transistor Q
The emitter potential v0 and base potential VB of 41 are as follows: η=v2. However, this is the forward voltage drop of the v dividing diode D41. Transistor Q41 has VB<V, -V, where the on-voltage between base and emitter is -VBE.
B.
のときONになり
VB′2vE−VBE
のときOFFになるので、ONのときリセット回路6の
出カフにはv2の電位が、OFFのときはovの電位が
現われる。よって第1図と同様な効果を得ることができ
る。また第3図のような構成であると、基準電圧を別に
設ける必要がないため回路が簡単になるといった効果も
ある。′
以上の説明では第2の電源回路4は第1の電源回路2に
従続して接続されているが、別の電源入力端子17を付
加して、両電源の立上りがほぼ同時である場合には、第
4図とその具体例を示す第10図のように、比較回路1
5の一方に遅回路18を挿入すればこの効果は失なわれ
ない。また、説明中にもあるように設定電圧は抵抗の比
を変えることにより任意に設定できるといった利点もあ
る。It turns ON when VB'2vE-VBE, and turns OFF when VB'2vE-VBE, so when it is ON, the potential v2 appears at the output of the reset circuit 6, and when it is OFF, the potential ov appears. Therefore, the same effect as in FIG. 1 can be obtained. Furthermore, the configuration as shown in FIG. 3 has the effect of simplifying the circuit because there is no need to separately provide a reference voltage. ' In the above explanation, the second power supply circuit 4 is connected following the first power supply circuit 2, but if another power supply input terminal 17 is added so that both power supplies start up almost at the same time. As shown in FIG. 4 and FIG. 10 showing a specific example, the comparison circuit 1 is
This effect will not be lost if the delay circuit 18 is inserted into one side of the circuit 5. Furthermore, as mentioned in the explanation, there is also the advantage that the set voltage can be set arbitrarily by changing the ratio of the resistances.
第11図は本発明の一応用例としてのボタン電話装置の
ブロック図であり、MEは主装置、置は電話機のうちの
一つ、Lは通話路、Dは電−およびデータ路である。主
装置犯において、COは局線入力端子、COCは局線回
路、IOCは内線回路、RCは着信信号検出回路、TO
NEは音源回路、tはL IJシレー接点、POWは電
源入力端子、AvRlは第1の電源回路、CPUは制御
対象となる中央処理装置(制御回路)として動作するC
PU回路、T−POWは電話機電源供給回路、TRはデ
ータ送受信回路、BUは停電バックアップ電源回路、L
RはL IJレ−回路、SDは停電時のしリレーの自己
保持回路、AVR2は第2の電源回路、RESはリセッ
ト回路、SWは例えば各入力にモノマルチバイブレータ
を含み入力の到来後に一時的に電話機電源供給回路への
出力をオフにする制御するスイッチ回路、L−DRIV
EはCPU回路CPU0出カニヨリLリレーを駆動する
ドライブ回路、Dはダイオードであり、pはPリレーの
接点、H8I 、 H82はフックスイッチ、NETは
通話回路、Rは抵抗、AMPは増幅回路、SPはスピー
カ、AVR−Tは電話機電源回路、P−DRIVEはC
PU回路CPUの出力によ#)Pリレーを駆動するドラ
イブ回路、PRはPリレー回路、LKは局線ボタ ・
ン、PKは呼出ボタンである。FIG. 11 is a block diagram of a button telephone device as an application example of the present invention, where ME is a main device, ME is one of the telephones, L is a speech path, and D is a power and data path. In the main device, CO is the office line input terminal, COC is the office line circuit, IOC is the extension circuit, RC is the incoming signal detection circuit, and TO
NE is a sound source circuit, t is a L IJ relay contact, POW is a power input terminal, AvRl is a first power supply circuit, and CPU is a controller that operates as a central processing unit (control circuit) to be controlled.
PU circuit, T-POW is telephone power supply circuit, TR is data transmission/reception circuit, BU is power failure backup power supply circuit, L
R is the L IJ relay circuit, SD is the self-holding circuit of the relay during power outage, AVR2 is the second power supply circuit, RES is the reset circuit, and SW includes a mono-multivibrator for each input, which is used temporarily after the input arrives. A switch circuit that controls turning off the output to the telephone power supply circuit, L-DRIV
E is the drive circuit that drives the CPU circuit CPU0 output crab yori L relay, D is the diode, p is the contact of the P relay, H8I, H82 are the hook switches, NET is the communication circuit, R is the resistor, AMP is the amplifier circuit, SP is the speaker, AVR-T is the telephone power supply circuit, P-DRIVE is C
PU circuit A drive circuit that drives the P relay based on the output of the CPU, PR is the P relay circuit, and LK is the station line button.
, PK is a call button.
動作の際に、電源が電源入力端子POWに入力されると
、第1の電源回路AVR1が立上がり、第2供給回路T
−POWに電源が供給される。第2の電源回路AVR2
はリセット回路RES 、CPU回路CPUに電源を供
給し、これによりリセット回路RESはCPU回路CP
Uをリセットする。リセット後スイッチ回路SWにより
電話機電源供給回路T−POWが動作し、電話機置に電
源が供給される。リセット動作後、CPU回路CPUは
自己保持回路SDよりLリレーの動作状態を検知して、
Lリレーが自己保持中であれば、Lリレーを動作すべく
出力をL−DRIVEに出す。待機中のしリレーは動作
しており、その接点tは点線の位置にあり、内線回路I
OCに接続されている。主装置MEと各電話機置との間
のデータの授受は、〔CPU回路回路CPU−データ送
受信回路TR−タ路り→データ送受信回路TR→CPU
回路CPU )の経路で双方向で行なわれる。電話機置
は電話機電源供給回路T−POWから電源が供給される
と、電話機電源回路AVR−Tが動作しミ リセット回
路RESによりCPU回路CPUをリセットする。待機
中めPリレーは動作しておらず、Pリレーの接点pはフ
ックスイッチ側にある。ここで電話機置がオフフックす
れば、p接点とフックスイッチH8,を介して通話回路
NETが通話線りに接続され、さらに接点tを介して内
線回路IOCに接続される。呼出ボタンPKを操作する
ことにより、〔CPU回路回路CPU−データ送受信回
路TRらの呼出情報が前記データ路りにより伝送され、
主装置MEではCPU回路CPUが音源回路TONEに
より呼出音を通話路りに送出する。被呼電話機(第1図
において、電話機置は同じものが複数接続されているも
のの1つを示しており、呼出電話機と被呼電話とを区別
するために被呼電話機の回路名称に′を付けて表示する
)は、CPU回路CPU’が被呼状態を検出し、ドライ
ブ回路P −DRI■′を駆動してPリレー回路PR’
を動作させるとともに増幅回路AMP’ を動作状態と
する。これにより被呼電話機はCP’ IJシレー接点
p′→抵抗R′→増幅回路AMP’→スピーカSP’)
により呼出音が送出される。ここで被呼電話装置’がオ
フフックすれば、フックスイッチH8’2によりCPU
回路CPU’はP′リレーを復旧し、通話回路NET’
がフックスイッチH8’1を介して通話回路NET’に
接続され、フックスイッチH8’2の情報によ、り主装
置のCPU回路CPUは音源回路TONEを停止するの
で、内線通話状態となる。During operation, when power is input to the power input terminal POW, the first power supply circuit AVR1 rises and the second supply circuit T
- Power is supplied to POW. Second power supply circuit AVR2
supplies power to the reset circuit RES and the CPU circuit CPU.
Reset U. After resetting, the switch circuit SW operates the telephone power supply circuit T-POW, and power is supplied to the telephone set. After the reset operation, the CPU circuit CPU detects the operating state of the L relay from the self-holding circuit SD, and
If the L relay is self-holding, output is sent to L-DRIVE to operate the L relay. The standby relay is operating, its contact t is at the dotted line position, and the extension circuit I
Connected to OC. Data transmission and reception between the main device ME and each telephone device is carried out by [CPU circuit CPU-data transmission/reception circuit TR->data transmission/reception circuit TR->CPU
This is done bidirectionally along the path of the circuit (CPU). When power is supplied to the telephone device from the telephone power supply circuit T-POW, the telephone power supply circuit AVR-T operates and resets the CPU circuit CPU by the milli-reset circuit RES. During standby, the P relay is not operating, and the contact p of the P relay is on the hook switch side. If the telephone set goes off-hook, the telephone circuit NET is connected to the telephone line via the p contact and the hook switch H8, and is further connected to the extension circuit IOC via the contact t. By operating the call button PK, [call information of the CPU circuit CPU-data transmitting/receiving circuit TR, etc. is transmitted through the data path,
In the main device ME, the CPU circuit CPU sends a ringing tone to the communication path using the tone generator circuit TONE. Called telephone (In Figure 1, the telephone equipment shown is one of multiple identical ones connected, and to distinguish between the calling telephone and the called telephone, '' is added to the circuit name of the called telephone. ), the CPU circuit CPU' detects the called state, drives the drive circuit P-DRI', and connects the P relay circuit PR'.
At the same time, the amplifier circuit AMP' is brought into operation. As a result, the called telephone is connected to CP' IJ relay contact p' → resistor R' → amplifier circuit AMP' → speaker SP')
A ring tone is sent out. If the called telephone equipment' goes off-hook, the hook switch H8'2 causes the CPU to
Circuit CPU' restores P' relay and calls circuit NET'
is connected to the telephone call circuit NET' via the hook switch H8'1, and based on the information from the hook switch H8'2, the CPU circuit CPU of the main device stops the tone source circuit TONE, so that an extension telephone call state is established.
他の電話機はP IJシレー復旧し、待機状暢になる。The other phones will recover and go into standby status.
内線通話は双方の電話機がオフフックすれば待機、状態
となる。An extension call goes into a standby state when both phones go off-hook.
局線着信があると、着信検出回路RCが動作する。When there is an incoming call on the central office line, the incoming call detection circuit RC operates.
これにより主装置MEのCPU回路CPUは音源回路T
ONEを駆動するとともに電話装置へ局線着信状態のデ
ータを伝送する。電話装置のCPU回路CPUは、Pリ
レーおよび増幅回路AMPを動作させるので、・各電話
1m 置から局線着信音が送出される。電話装置の局線
ボタンLKの操作およびオフフッタにより、電話装置の
CPU回路CPUはP IJシレー増幅回路AMPを復
旧し、通話回路NETを通話路りへ接続するとともに局
線選択データを主装置MEに伝送する。主装置MEのC
PU回路CPLJは音源回路TONEを停止するととも
にLリレーを復旧させて、そのt接点を局線回路coc
側に向ける。また、オフフックした以外の電話装置はP
リレーと増幅回路AMPとも復旧し、待機状態になる。As a result, the CPU circuit of the main device ME is connected to the sound source circuit T.
It drives ONE and transmits data on the state of incoming calls to the central office line to the telephone device. Since the CPU circuit CPU of the telephone device operates the P relay and the amplifier circuit AMP, the central office line ring tone is transmitted from each telephone 1 m away. By operating the central office line button LK and off-footer on the telephone device, the CPU circuit of the telephone device restores the P IJ Schiller amplifier circuit AMP, connects the telephone communication circuit NET to the telephone communication path, and transmits the central telephone selection data to the main device ME. Transmit. Main device ME C
The PU circuit CPLJ stops the tone source circuit TONE, restores the L relay, and connects its T contact to the station line circuit coc.
Turn to the side. Also, any telephone device other than the off-hook
Both the relay and amplifier circuit AMP are restored and are in standby mode.
以上の動作により局−通話状態に、なる。With the above operations, the station-to-station state is established.
、 終話はオン7ンクにより電話装置は待機状態にな
り、このオンフック情報により主装置厖はLリレーを動
作させ、そのt接点が内線回路IOC側に接続され待機
状態になる。, When the call ends, the telephone device goes into a standby state due to the on-hook link, and this on-hook information causes the main unit to operate the L relay, whose T contact is connected to the extension circuit IOC side, and the telephone device goes into a standby state.
局線発信時の局線選択動作は、電話装置の局線ボタンL
Kの操作およびオフ7ノクにより、通話回路NETはフ
ックスイッチH8lとp接点により通話路りに接続され
る。主装置MEは局線選択情報によりLリレーを復旧す
るので、を接点が通話路りを局線回路COO側に接続し
、局線発信が可能な状態となる。To select a central line when making a central line call, press the central line button L on the telephone device.
By operating K and turning OFF 7, the communication circuit NET is connected to the communication path through the hook switch H8l and the p contact. Since the main device ME restores the L relay based on the office line selection information, the contact connects the communication path to the office line circuit COO side, and the state becomes possible for office line transmission.
ボタン電話装置には、ランプ点滅動作、ダイヤル動作、
堡留動作、転送動作など各種機能動作があるが、本発明
の詳細な説明には不要なので省略する。Button telephone devices include flashing lamp operation, dialing operation,
Although there are various functional operations such as a blocking operation and a transfer operation, they are not necessary for a detailed explanation of the present invention, so their description will be omitted.
以上詳細に説明したように、本発明は複数の電Iトを比
較してリセット回路を動作させているので、′市原の立
上がり、立「がり匹時間差がある場合、あるいは電源の
瞬断がある場合などにおいソリセットが確実になり、不
定動作を防ぐことができるといった利点がある。As explained in detail above, the present invention operates the reset circuit by comparing multiple power supplies. This has the advantage of ensuring reliable sled reset and preventing unstable operation.
第1図は従来のこの種の装置のブロック図、第2図、第
3図、第4図は本発明装置の実施例のブロック図、第5
図(a)、第5図(b)は従来のリセット回路の具体例
を示す回路図、第6図、第7図は本発明装置の具体的な
実施例を示す回路図、第8図(a)、第8図(b) f
4それぞれ第5図(a)、第5図(b)の実相例の動作
説明用波形図、第9図は第6図の実施例の動作説明用波
形図、第10図は本発明の他の実施例を示す回路図、第
11図は本発明の応用例を示すブロック図である。
特1杵出願人 岩崎通信機株式会社
同 l」本電信電話公社FIG. 1 is a block diagram of a conventional device of this type, FIGS. 2, 3, and 4 are block diagrams of an embodiment of the device of the present invention.
5(a) and 5(b) are circuit diagrams showing a specific example of a conventional reset circuit, FIGS. 6 and 7 are circuit diagrams showing a specific embodiment of the device of the present invention, and FIG. a), Fig. 8(b) f
4 are waveform diagrams for explaining the operation of the actual phase example shown in FIGS. 5(a) and 5(b), respectively. FIG. 9 is a waveform diagram for explaining the operation of the embodiment of FIG. 6, and FIG. FIG. 11 is a block diagram showing an example of application of the present invention. Special Applicant: Iwasaki Tsushinki Co., Ltd., Telegraph and Telephone Public Corporation
Claims (3)
の電源回路および前記第2の電源回路から電源電流の供
給をうける制御対象回路と、前記第1の電源回路の出力
電圧を一方の入力とし他方の入力を基準電圧として該一
方の入力の電圧が該基準電圧を越えたときに前記制御対
象回路へのりセント信号を出力する電圧比較回路とを備
えたリセット回路。(1) A first power supply circuit, a second power supply circuit, and the first power supply circuit.
a controlled target circuit that receives power supply current from the power supply circuit and the second power supply circuit, and the output voltage of the first power supply circuit as one input, and the other input as a reference voltage, and the voltage of the one input is and a voltage comparison circuit that outputs a positive signal to the controlled circuit when the reference voltage is exceeded.
が9とり出されることを特徴とする特許請求の範囲第1
項記載のリセット回路。(2) Claim 1, characterized in that the reference voltage is extracted by 9 from the output voltage of the second power supply circuit.
Reset circuit described in section.
環特性を有する回路を含むことを特徴とする特許請求の
範囲第1項記載のリセット回路。(3) The reset circuit according to claim 1, further comprising a circuit having a linkage characteristic in a path of the one input of the voltage comparison circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56101657A JPS583424A (en) | 1981-06-30 | 1981-06-30 | Resetting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP56101657A JPS583424A (en) | 1981-06-30 | 1981-06-30 | Resetting circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS583424A true JPS583424A (en) | 1983-01-10 |
JPH033416B2 JPH033416B2 (en) | 1991-01-18 |
Family
ID=14306445
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56101657A Granted JPS583424A (en) | 1981-06-30 | 1981-06-30 | Resetting circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS583424A (en) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
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- 1981-06-30 JP JP56101657A patent/JPS583424A/en active Granted
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Also Published As
Publication number | Publication date |
---|---|
JPH033416B2 (en) | 1991-01-18 |
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