JPS62199114A - アナログ・デイジタル混在型集積回路 - Google Patents
アナログ・デイジタル混在型集積回路Info
- Publication number
- JPS62199114A JPS62199114A JP61042150A JP4215086A JPS62199114A JP S62199114 A JPS62199114 A JP S62199114A JP 61042150 A JP61042150 A JP 61042150A JP 4215086 A JP4215086 A JP 4215086A JP S62199114 A JPS62199114 A JP S62199114A
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- JP
- Japan
- Prior art keywords
- analog
- terminal
- circuit
- ground terminal
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 14
- 101100296544 Caenorhabditis elegans pbo-5 gene Proteins 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（、産業上の利用分野）
本発明は、初期設定回路を有するアナログ・ディジタル
混在型集積回路に関するものである。
混在型集積回路に関するものである。
（従来の技術）
従来より、集積回路においては内部論理回路にに対する
初期設定回路が設けられていた。
初期設定回路が設けられていた。
第２図は従来の集積回路における初期設定回路を示す。
同図において、集積回路ＬＳ１１は、そのリセット用端
子Ｒ３Ｔが所定の閾値レベル以下の時、シュミット型の
インバータ！Ｎを介して内部論理回路ＬＧＣ１のリセッ
ト用端子ＲＥＳＥＴがハイ（Ｈ）レベルとなってリセッ
トされる。コンデンサＣ１は、抵抗Ｒ１を介して電源電
圧Ｅを受け、その端子の電位をリセット用端子Ｒ３Ｔに
与えている。
子Ｒ３Ｔが所定の閾値レベル以下の時、シュミット型の
インバータ！Ｎを介して内部論理回路ＬＧＣ１のリセッ
ト用端子ＲＥＳＥＴがハイ（Ｈ）レベルとなってリセッ
トされる。コンデンサＣ１は、抵抗Ｒ１を介して電源電
圧Ｅを受け、その端子の電位をリセット用端子Ｒ３Ｔに
与えている。
電源Ｅの投入により、リセット用端子ＲＥＳＥＴの電位
ｖ１は、次式のように変化する。
ｖ１は、次式のように変化する。
Ｖｌ ＝Ｅ （１−ε””’ ） −・・・・
−（１）この際、電位■１が、インバータＩＮの閾値に
達するまでの期間において、インバータＩＮはＨレベル
であり、内部論理回路ＬＧＣ１はリセット状態にある。
−（１）この際、電位■１が、インバータＩＮの閾値に
達するまでの期間において、インバータＩＮはＨレベル
であり、内部論理回路ＬＧＣ１はリセット状態にある。
その後、所定の時間が経過して前記閾値を越えると、ロ
ー（Ｌ）レベルとなってリセットが解除され、以後、通
常の制御動作が開始される。
ー（Ｌ）レベルとなってリセットが解除され、以後、通
常の制御動作が開始される。
（発明が解決しようとする問題点）
しかしながら、集積回路ＬＳ１１がアナログ−ディジタ
ル混在の大規模集積回路である場合には、入出力端子の
使用数が多く、また、パッケージサイズに制限があるこ
となどから、リセット用端子として割当てるための端子
がない場合が多い。そこで、前記コンデンサ、抵抗、イ
ンバータ等からなるリセット回路番全て集積回路内に内
蔵することも考えられるが、コンデンサＣ１として大容
轟のものが要求されるため、そのＬＳＩ化が困難となり
、パッケージサイズが不必要に大きくなり、また、価格
の上昇を招くという問題点があった。
ル混在の大規模集積回路である場合には、入出力端子の
使用数が多く、また、パッケージサイズに制限があるこ
となどから、リセット用端子として割当てるための端子
がない場合が多い。そこで、前記コンデンサ、抵抗、イ
ンバータ等からなるリセット回路番全て集積回路内に内
蔵することも考えられるが、コンデンサＣ１として大容
轟のものが要求されるため、そのＬＳＩ化が困難となり
、パッケージサイズが不必要に大きくなり、また、価格
の上昇を招くという問題点があった。
本発明は前記問題点を除去し、リセット用端子を設ける
ことなく、且つ不必要にパッケージを大きくすることの
ないアナログ・ディジタル混在型集積回路を提供するこ
とを目的とする。
ことなく、且つ不必要にパッケージを大きくすることの
ないアナログ・ディジタル混在型集積回路を提供するこ
とを目的とする。
（問題点を解決するための手段）
本発明では前記問題点を解決するため、電源電位と接地
電位との中間の電位となるよう設定されたアナロググラ
ンド端子を有し、該アナロググランド端子と接地端子と
の間にバイパスコンデンサを設けて使用するアナログ・
ディジタル混在型集積回路において、前記アナロググラ
ンド端子の電位と所定の閾値電圧とを比較し、該アナロ
ググランド端子の電位が閾値電圧以下の時、ロー（又は
ハイ）レベルの電圧を出力し、閾値電圧以上の時、ハイ
（又は０−）レベルの電圧を出力するレベル判定器を設
け、該レベル判定器の出力電圧をリセット信号として内
部論理回路に送出するようになした。
電位との中間の電位となるよう設定されたアナロググラ
ンド端子を有し、該アナロググランド端子と接地端子と
の間にバイパスコンデンサを設けて使用するアナログ・
ディジタル混在型集積回路において、前記アナロググラ
ンド端子の電位と所定の閾値電圧とを比較し、該アナロ
ググランド端子の電位が閾値電圧以下の時、ロー（又は
ハイ）レベルの電圧を出力し、閾値電圧以上の時、ハイ
（又は０−）レベルの電圧を出力するレベル判定器を設
け、該レベル判定器の出力電圧をリセット信号として内
部論理回路に送出するようになした。
（作 用）
本発明によれば、電源投入初期において、バイパスコン
デンサの充電時定数に基づいてその電位が上昇し、その
上昇の過程において、閾値電圧に達するまでの間、該レ
ベル判定器より内部論理回路に対するリセット信号が出
力され、更に時間が経過して閾値を越えると、リセット
信号が解除される。
デンサの充電時定数に基づいてその電位が上昇し、その
上昇の過程において、閾値電圧に達するまでの間、該レ
ベル判定器より内部論理回路に対するリセット信号が出
力され、更に時間が経過して閾値を越えると、リセット
信号が解除される。
（実施例）
第１図は、本発明の一実施例を示す回路図であって、ア
ナログ−ディジタル混在型大規模集積回路ＬＳ １２は
、アナログ信号入力端子ＡＩＭ 、電源端子Ｖｃｃ、ア
ナロググランド端子ＡＧ、 ＠源グランド端子Ｇを備え
ている。内部アナログ回路ＡＬＧは、アナログ信号入力
端子ＡＩＭとアナロググランド端子ＡＧに接続され、ま
た内部論理回路ＬＧＣ２に接続されている。電源端子Ｖ
ｃｃには電源Ｅが接続され、アナロググランド端子ＡＧ
はアナログ信号のダイナミックレンジを最大にするため
、電源端子Ｖｃｃの電位を抵抗Ｒ２、Ｒ３によって２等
分して（Ｅ／２）を受け、アナロググランド端子ＡＧと
電源グランド端子Ｇとの間には、アナロググランド用バ
イパスコンｆンサＣ２が接続されている。
ナログ−ディジタル混在型大規模集積回路ＬＳ １２は
、アナログ信号入力端子ＡＩＭ 、電源端子Ｖｃｃ、ア
ナロググランド端子ＡＧ、 ＠源グランド端子Ｇを備え
ている。内部アナログ回路ＡＬＧは、アナログ信号入力
端子ＡＩＭとアナロググランド端子ＡＧに接続され、ま
た内部論理回路ＬＧＣ２に接続されている。電源端子Ｖ
ｃｃには電源Ｅが接続され、アナロググランド端子ＡＧ
はアナログ信号のダイナミックレンジを最大にするため
、電源端子Ｖｃｃの電位を抵抗Ｒ２、Ｒ３によって２等
分して（Ｅ／２）を受け、アナロググランド端子ＡＧと
電源グランド端子Ｇとの間には、アナロググランド用バ
イパスコンｆンサＣ２が接続されている。
外付アナログ回路ＸＣＴは、その出力線がアナログ信号
入力端子ＡＩＨに接続され、入力線Ａからアナログ信号
を受ける。そして内部アナログ回路ＡＬＧと同様にアナ
ロググランド端子ＡＧに接続されている。演算増幅器Ｏ
Ｐは（−）＠子にアナロググランド端子ＡＧの電位を受
け、（＋）端子には抵抗Ｒ４，Ｒ５による電源端子ＶＣ
Ｃの分電圧と、抵抗Ｒ６を介する出力のフィードバック
電位との合成された電位を受けていて、これらはシュミ
ット回路を構成している。このシュミット回路の閾値ｖ
ｔｈ 、 ｖｔｈ−ハ、 Ｖｔｈ −ＥＲ５（Ｒ４＋Ｒ６）／ （Ｒ４Ｒ５＋Ｒ
５Ｒ６＋Ｒ６Ｒ４） ・・・・・・（２）Ｖｔｈ−
−ＥＲ５Ｒ６／ （Ｒ４Ｒ５＋Ｒ５Ｒ６＋Ｒ６Ｒ４）
・・・・・・（３）で表わされる。また
、アナロググランド端子式Ｇの電位ＶＡＧは、電源Ｅが
投入されると、次式のように変化する。
入力端子ＡＩＨに接続され、入力線Ａからアナログ信号
を受ける。そして内部アナログ回路ＡＬＧと同様にアナ
ロググランド端子ＡＧに接続されている。演算増幅器Ｏ
Ｐは（−）＠子にアナロググランド端子ＡＧの電位を受
け、（＋）端子には抵抗Ｒ４，Ｒ５による電源端子ＶＣ
Ｃの分電圧と、抵抗Ｒ６を介する出力のフィードバック
電位との合成された電位を受けていて、これらはシュミ
ット回路を構成している。このシュミット回路の閾値ｖ
ｔｈ 、 ｖｔｈ−ハ、 Ｖｔｈ −ＥＲ５（Ｒ４＋Ｒ６）／ （Ｒ４Ｒ５＋Ｒ
５Ｒ６＋Ｒ６Ｒ４） ・・・・・・（２）Ｖｔｈ−
−ＥＲ５Ｒ６／ （Ｒ４Ｒ５＋Ｒ５Ｒ６＋Ｒ６Ｒ４）
・・・・・・（３）で表わされる。また
、アナロググランド端子式Ｇの電位ＶＡＧは、電源Ｅが
投入されると、次式のように変化する。
ＶＡＧ −（ＥＲ３／ （Ｒ２＋Ｒ３） ） （１、−
ｔ（Ｒ２＋Ｒ３）／（Ｃ２Ｒ２Ｒ３） ） 、、、
、、、 （４）各閾値ｖｔｈ＋、 ｖｔｈ−は第３図
に示すように、閾値ｖｔｈ＋がアナロググランド電位Ｖ
ＡＧの定常値より若干低く、そして閾値ｖｔ１１−が電
源グランド電位ＶＧより若干高くなるよう、式（２）、
（３）における抵抗Ｒ４、Ｒ５、Ｒ６が設定しである
。
ｔ（Ｒ２＋Ｒ３）／（Ｃ２Ｒ２Ｒ３） ） 、、、
、、、 （４）各閾値ｖｔｈ＋、 ｖｔｈ−は第３図
に示すように、閾値ｖｔｈ＋がアナロググランド電位Ｖ
ＡＧの定常値より若干低く、そして閾値ｖｔ１１−が電
源グランド電位ＶＧより若干高くなるよう、式（２）、
（３）における抵抗Ｒ４、Ｒ５、Ｒ６が設定しである
。
ここで、式（２）と式（４）とが等しいとして、時間ｔ
を求めると、第３図に示ずアナロググランド電位ＶＡＧ
が、電源Ｅを投入した時点からリセット用端子ＲＥＳＥ
Ｔの電圧、即ち演算増幅器ＯＰの出力がＬレベルに至る
までの期間ＴＲを求めることができる。
を求めると、第３図に示ずアナロググランド電位ＶＡＧ
が、電源Ｅを投入した時点からリセット用端子ＲＥＳＥ
Ｔの電圧、即ち演算増幅器ＯＰの出力がＬレベルに至る
までの期間ＴＲを求めることができる。
電源投入後、前記期間ＴＲが経過するまで、演算増幅器
ＯＰの出力はＨレベルとなっており、内部論理回路ＬＧ
Ｃ２はリセットされ、そして該期間ＴＲの以後は、リセ
ットが解かれて、集積回路ＬＳ １２は通常の制御動作
が開始される。なお閾ｃｖｔｈ−は、演算増幅器ＯＰの
出力がＬレベルとなっている時にＬレベルに移行する条
件の電位であって、閾値ｖｔｈ＋とｖｔｈ−との電位差
は、電源Ｅの投入時等において、アナロググランド電位
ＶＡＧに重畳する雑音に対するマージンとして設定され
る。
ＯＰの出力はＨレベルとなっており、内部論理回路ＬＧ
Ｃ２はリセットされ、そして該期間ＴＲの以後は、リセ
ットが解かれて、集積回路ＬＳ １２は通常の制御動作
が開始される。なお閾ｃｖｔｈ−は、演算増幅器ＯＰの
出力がＬレベルとなっている時にＬレベルに移行する条
件の電位であって、閾値ｖｔｈ＋とｖｔｈ−との電位差
は、電源Ｅの投入時等において、アナロググランド電位
ＶＡＧに重畳する雑音に対するマージンとして設定され
る。
（発明の効果）
以上説明したように本発明によれば、アナロググランド
端子と接地端子との間に接続されるアナロググランド用
のバイパスコンデンサを、リセット信号作成のためのコ
ンデンサとして利用したため、リセット用端子が不要と
なり、且つコンデンサをパッケージ中に収める必要がな
く、従って、初期設定回路の集積化が可能となり、コン
パクト且つ低価格になし得る等の利点がある。
端子と接地端子との間に接続されるアナロググランド用
のバイパスコンデンサを、リセット信号作成のためのコ
ンデンサとして利用したため、リセット用端子が不要と
なり、且つコンデンサをパッケージ中に収める必要がな
く、従って、初期設定回路の集積化が可能となり、コン
パクト且つ低価格になし得る等の利点がある。
第１図は本発明の一実施例の回路を示す図、第２図は従
来の回路の一例を示す図、第３図は第１図の回路の動作
の波形図である。 Ｒ２，Ｒ３・・・抵抗、Ｃ２・・・バイパスコンデンサ
、ＯＰ・・・演算増幅器。
来の回路の一例を示す図、第３図は第１図の回路の動作
の波形図である。 Ｒ２，Ｒ３・・・抵抗、Ｃ２・・・バイパスコンデンサ
、ＯＰ・・・演算増幅器。
Claims (1)
- 【特許請求の範囲】 電源電位と接地電位との中間の電位となるよう設定され
たアナロググランド端子を有し、該アナロググランド端
子と接地端子との間にバイパスコンデンサを設けて使用
するアナログ・ディジタル混在型集積回路において、 前記アナロググランド端子の電位と所定の閾値電圧とを
比較し、該アナロググランド端子の電位が閾値電圧以下
の時、ロー（又はハイ）レベルの電圧を出力し、閾値電
圧以上の時、ハイ（又はロー）レベルの電圧を出力する
レベル判定器を設け、該レベル判定器の出力電圧をリセ
ット信号として内部論理回路に送出するようになした ことを特徴とするアナログ・ディジタル混在型集積回路
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61042150A JPS62199114A (ja) | 1986-02-27 | 1986-02-27 | アナログ・デイジタル混在型集積回路 |
| US07/017,684 US4766335A (en) | 1986-02-27 | 1987-02-24 | Analog-digital hybrid integrated circuit |
| IN158/CAL/87A IN167264B (ja) | 1986-02-27 | 1987-03-02 | |
| IN299/CAL/90A IN169806B (ja) | 1986-02-27 | 1990-04-11 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61042150A JPS62199114A (ja) | 1986-02-27 | 1986-02-27 | アナログ・デイジタル混在型集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62199114A true JPS62199114A (ja) | 1987-09-02 |
Family
ID=12627910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61042150A Pending JPS62199114A (ja) | 1986-02-27 | 1986-02-27 | アナログ・デイジタル混在型集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4766335A (ja) |
| JP (1) | JPS62199114A (ja) |
| IN (1) | IN167264B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02241113A (ja) * | 1989-03-14 | 1990-09-25 | Mitsubishi Electric Corp | 集積回路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0797721B2 (ja) * | 1987-10-08 | 1995-10-18 | 原田工業株式会社 | 自動車用アンテナ制御装置 |
| US4945261A (en) * | 1989-03-27 | 1990-07-31 | National Semiconductor Corporation | Level and edge sensitive input circuit |
| US5463333A (en) * | 1991-12-31 | 1995-10-31 | Square D Company | Proximity switches |
| US5818271A (en) * | 1996-04-16 | 1998-10-06 | Exar Corporation | Power-up/interrupt delay timer |
| US6456135B1 (en) * | 2000-09-19 | 2002-09-24 | Thomson Licensing S.A. | System and method for single pin reset a mixed signal integrated circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583424A (ja) * | 1981-06-30 | 1983-01-10 | Iwatsu Electric Co Ltd | リセット回路 |
| JPS5981717A (ja) * | 1982-11-02 | 1984-05-11 | Nec Corp | パワ−オンリセツト回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4473759A (en) * | 1982-04-22 | 1984-09-25 | Motorola, Inc. | Power sensing circuit and method |
| US4572966A (en) * | 1983-12-22 | 1986-02-25 | Rockwell International Corporation | Activity monitor, power-on clear circuit |
| US4611126A (en) * | 1984-10-04 | 1986-09-09 | Werkzeugmaschinenfabrik Oerlikon-Buehrle Ag | Power on/off reset generator |
-
1986
- 1986-02-27 JP JP61042150A patent/JPS62199114A/ja active Pending
-
1987
- 1987-02-24 US US07/017,684 patent/US4766335A/en not_active Expired - Lifetime
- 1987-03-02 IN IN158/CAL/87A patent/IN167264B/en unknown
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583424A (ja) * | 1981-06-30 | 1983-01-10 | Iwatsu Electric Co Ltd | リセット回路 |
| JPS5981717A (ja) * | 1982-11-02 | 1984-05-11 | Nec Corp | パワ−オンリセツト回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02241113A (ja) * | 1989-03-14 | 1990-09-25 | Mitsubishi Electric Corp | 集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| IN167264B (ja) | 1990-09-29 |
| US4766335A (en) | 1988-08-23 |
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