JPH0356015B2 - - Google Patents
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- JPH0356015B2 JPH0356015B2 JP56119767A JP11976781A JPH0356015B2 JP H0356015 B2 JPH0356015 B2 JP H0356015B2 JP 56119767 A JP56119767 A JP 56119767A JP 11976781 A JP11976781 A JP 11976781A JP H0356015 B2 JPH0356015 B2 JP H0356015B2
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- 230000010355 oscillation Effects 0.000 claims description 42
- 239000003990 capacitor Substances 0.000 claims description 10
- 230000007423 decrease Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
Description
【発明の詳細な説明】
この発明は、特に発振周波数特性を改善した発
振回路に関する。
振回路に関する。
パルス発生回路は、電子装置の回路動作源にな
るなど、電子回路の中では重要な回路の一つであ
る。このパルス発生回路には、種々の回路が提案
されているが、簡単な構成で高集積化が可能等の
多くの利点を有するCR発振回路が多用されてい
る。このCR発振回路(以下単に発振回路と称す
る)は、キヤパシタと抵抗の時定数に応じた周波
数のパルスを発生する回路である。このような発
振回路は、従来第1図Aに示すように電源間VDD
−VSSにNチヤネルMOSトランジスタ等からなる
電源転送ゲート回路TrN(以下単に転送ゲート回
路と称す)を備え、この転送ゲート回路TrNを介
して電源電圧が供給されるキヤパシタCxおよび
抵抗Rxの並列CR回路11によつて構成される。
さらにこのCR回路11のキヤパシタCxと抵抗Rx
の時定数に応じて発生する電圧Viに対して所定の
周波数を有するパルスVputを発生するシユミツト
ゲート回路12が設けられ、このパルスVputが転
送ゲート回路TrNのゲートに供給される。なお、
通常このような発振回路がIC化される場合、IC
内部13に対してCR回路11は1個のパツドに
外付される。このような発振回路において、電圧
ViがVSS(以下「0」レベル)であれば、シユミツ
トゲート回路12の出力電圧VputはVDD(以下
「1」レベル)となり、転送ゲート回路TrNはオ
ン、すなわち導通状態となる。したがつて、電源
電圧VDDがCR回路11へ供給され、電圧Viは
「1」レベルへ上昇する。このときの電圧Viの立
上り時間は、トランジスタTrNのオン抵抗とキヤ
パシタCxの時定数にほぼ比例する。この電圧Vi
が上昇する過程でシユミツトゲート回路12の高
レベル閾値電圧VIHを越えた瞬間に、このゲート
回路12は反転し出力電圧Vputは「1」レベルか
ら「0」レベルへ変化する。このとき、通常電圧
Viが発生する端子の負荷容量は、電圧Vputが発生
する端子の負荷容量より相当大きいため、電圧
Vputの立下りは、電圧Viの立上りに比較して瞬時
である。そして、この電圧Vput(「0」レベル)に
よつて転送ゲート回路TrNは非導通となり、電圧
Viは上昇を停止して、CR回路11のCxRx時定数
に応じて立下り始める。この電圧Viがシユミツト
ゲート回路12の低レベル閾値電圧VILを下まわ
つた瞬間に、シユミツトゲート回路12は反転し
出力電圧Vputは「0」レベルから「1」レベルへ
変化する。このときの電圧Vputの立上りも立下り
と同様に瞬時である。このような動作を繰り返す
ことよつて、所定の周波数の発振パルスを得るこ
とができる。第1図Bは、シユミツトゲート回路
14が正相動作、すなわち第1図Aに示すシユミ
ツトゲート回路12から発生するパルスの反転パ
ルスを発生する発振回路である。したがつて、転
送ゲート回路TrpはPチヤネルMOSトランジスタ
等からなる。なお、他の構成および動作は上記第
1図Aの発振回路と同様であるため説明は省略す
る。
るなど、電子回路の中では重要な回路の一つであ
る。このパルス発生回路には、種々の回路が提案
されているが、簡単な構成で高集積化が可能等の
多くの利点を有するCR発振回路が多用されてい
る。このCR発振回路(以下単に発振回路と称す
る)は、キヤパシタと抵抗の時定数に応じた周波
数のパルスを発生する回路である。このような発
振回路は、従来第1図Aに示すように電源間VDD
−VSSにNチヤネルMOSトランジスタ等からなる
電源転送ゲート回路TrN(以下単に転送ゲート回
路と称す)を備え、この転送ゲート回路TrNを介
して電源電圧が供給されるキヤパシタCxおよび
抵抗Rxの並列CR回路11によつて構成される。
さらにこのCR回路11のキヤパシタCxと抵抗Rx
の時定数に応じて発生する電圧Viに対して所定の
周波数を有するパルスVputを発生するシユミツト
ゲート回路12が設けられ、このパルスVputが転
送ゲート回路TrNのゲートに供給される。なお、
通常このような発振回路がIC化される場合、IC
内部13に対してCR回路11は1個のパツドに
外付される。このような発振回路において、電圧
ViがVSS(以下「0」レベル)であれば、シユミツ
トゲート回路12の出力電圧VputはVDD(以下
「1」レベル)となり、転送ゲート回路TrNはオ
ン、すなわち導通状態となる。したがつて、電源
電圧VDDがCR回路11へ供給され、電圧Viは
「1」レベルへ上昇する。このときの電圧Viの立
上り時間は、トランジスタTrNのオン抵抗とキヤ
パシタCxの時定数にほぼ比例する。この電圧Vi
が上昇する過程でシユミツトゲート回路12の高
レベル閾値電圧VIHを越えた瞬間に、このゲート
回路12は反転し出力電圧Vputは「1」レベルか
ら「0」レベルへ変化する。このとき、通常電圧
Viが発生する端子の負荷容量は、電圧Vputが発生
する端子の負荷容量より相当大きいため、電圧
Vputの立下りは、電圧Viの立上りに比較して瞬時
である。そして、この電圧Vput(「0」レベル)に
よつて転送ゲート回路TrNは非導通となり、電圧
Viは上昇を停止して、CR回路11のCxRx時定数
に応じて立下り始める。この電圧Viがシユミツト
ゲート回路12の低レベル閾値電圧VILを下まわ
つた瞬間に、シユミツトゲート回路12は反転し
出力電圧Vputは「0」レベルから「1」レベルへ
変化する。このときの電圧Vputの立上りも立下り
と同様に瞬時である。このような動作を繰り返す
ことよつて、所定の周波数の発振パルスを得るこ
とができる。第1図Bは、シユミツトゲート回路
14が正相動作、すなわち第1図Aに示すシユミ
ツトゲート回路12から発生するパルスの反転パ
ルスを発生する発振回路である。したがつて、転
送ゲート回路TrpはPチヤネルMOSトランジスタ
等からなる。なお、他の構成および動作は上記第
1図Aの発振回路と同様であるため説明は省略す
る。
ところで、このような発振回路は、具体的には
第2図に示すような回路構成である。すなわち、
IC内部13は、シユミツトゲート回路12また
は14の代りに複数のインバータ21〜24が直
列に接続して設けられ、この初段のインバータ2
1の入力端子とCR回路11の電圧Viを発生する
端子間に直列に抵抗R1が設けられる。さらにイ
ンバータ21の入力端子とインバータ22の出力
端子間に抵抗R2が設けられ、この抵抗R1,R2の
比率およびインバータ22の出力端子から発生す
る信号φに応じて発生する分圧電圧Vaが初段の
インバータ21の入力端子に供給される。そして
インバータ22の出力端子から発生する信号φが
電源VDDをCR回路11へ供給するPチヤネル
MOSトランジスタ等からなる転送ゲート回路Trp
のゲートへ供給される。
第2図に示すような回路構成である。すなわち、
IC内部13は、シユミツトゲート回路12また
は14の代りに複数のインバータ21〜24が直
列に接続して設けられ、この初段のインバータ2
1の入力端子とCR回路11の電圧Viを発生する
端子間に直列に抵抗R1が設けられる。さらにイ
ンバータ21の入力端子とインバータ22の出力
端子間に抵抗R2が設けられ、この抵抗R1,R2の
比率およびインバータ22の出力端子から発生す
る信号φに応じて発生する分圧電圧Vaが初段の
インバータ21の入力端子に供給される。そして
インバータ22の出力端子から発生する信号φが
電源VDDをCR回路11へ供給するPチヤネル
MOSトランジスタ等からなる転送ゲート回路Trp
のゲートへ供給される。
このような発振回路において、いま電圧Viが減
少し始め、インバータ21,22の出力信号がそ
れぞれ「0」レベル、「1」レベルとした場合、
電圧Viが第3図に示すように低レベル閾値電圧
VILまで下がつた瞬間、インバータ21,22は
反転する。このときの電圧VILは、 VIL=R1+R2/R2・Vth1−R1/R2・VDD ……(1) となり、ここで R1,R2……抵抗R1,R2の各抵抗値 Vth1……インバータ21の閾値電圧 である。したがつて、インバータ22の出力信号
φは「0」レベルとなり、出力段のインバータ2
4の出力信号Vputは「1」レベルから「0」レベ
ルへ瞬時に変化し、転送ゲート回路Trpは導通状
態となる。この転送ゲート回路Trpによつて、CR
回路11へ電源VDDが供給され、電圧Viは上昇し
始める。この電圧Viが、第3図に示すように高レ
ベル閾値電圧VIHまで上がつた瞬間、インバータ
21,22は反転し、それぞれの出力信号は
「1」レベルから「0」レベル、「0」レベルから
「1」レベルへ変化する。このときの電圧VIHは VIH=R1+R2/R2・Vth1 ……(2) となる。したがつて出力段のインバータ24の出
力信号Vputは「0」レベルから「1」レベルへ瞬
時に変化し、転送ゲート回路Trpは非導通状態と
なる。この転送ゲート回路Trpによつて、CR回路
11への電源電圧VDD供給は停止され、電圧Viは
減少し始める。このような動作が繰り返されるこ
とによつて、出力段のインバータ24から第3図
に示すようなパルスVputが発生する。
少し始め、インバータ21,22の出力信号がそ
れぞれ「0」レベル、「1」レベルとした場合、
電圧Viが第3図に示すように低レベル閾値電圧
VILまで下がつた瞬間、インバータ21,22は
反転する。このときの電圧VILは、 VIL=R1+R2/R2・Vth1−R1/R2・VDD ……(1) となり、ここで R1,R2……抵抗R1,R2の各抵抗値 Vth1……インバータ21の閾値電圧 である。したがつて、インバータ22の出力信号
φは「0」レベルとなり、出力段のインバータ2
4の出力信号Vputは「1」レベルから「0」レベ
ルへ瞬時に変化し、転送ゲート回路Trpは導通状
態となる。この転送ゲート回路Trpによつて、CR
回路11へ電源VDDが供給され、電圧Viは上昇し
始める。この電圧Viが、第3図に示すように高レ
ベル閾値電圧VIHまで上がつた瞬間、インバータ
21,22は反転し、それぞれの出力信号は
「1」レベルから「0」レベル、「0」レベルから
「1」レベルへ変化する。このときの電圧VIHは VIH=R1+R2/R2・Vth1 ……(2) となる。したがつて出力段のインバータ24の出
力信号Vputは「0」レベルから「1」レベルへ瞬
時に変化し、転送ゲート回路Trpは非導通状態と
なる。この転送ゲート回路Trpによつて、CR回路
11への電源電圧VDD供給は停止され、電圧Viは
減少し始める。このような動作が繰り返されるこ
とによつて、出力段のインバータ24から第3図
に示すようなパルスVputが発生する。
ところで、このように発生されるパルスVputの
周期T、すなわち第3図に示す期間T1と期間T2
を求めると、まず電圧Viが低レベル閾値電圧VIL
まで下がり、そのとき反転してインバータ22,
24の各出力信号φ、Vputが「0」レベル(VSS)
になつた場合、第4図Aに示す如く信号φ(「0」)
が転送ゲート回路Trpのゲートに供給され、この
ゲート回路Trpは導通状態となり、電圧Viは上昇
し始める。このような場合、第4図Bに示すよう
な等価回路が成立する。すなわち、インバータ2
1の反転動作に対応するスイツチSWがオンし、
転送ゲート回路Trpのオン抵抗を抵抗RSとした場
合、電源電圧VDDに応じて電流「i1+i2」が抵抗
RSを介して、CR回路11のキヤパシタCX、抵抗
RXおよび抵抗R1,R2へ流れる。このときの電圧
VDD・電流「i1+i2」の関係式は下記のようにな
る。すなわち、 VDD={i1(t)+i2(t)}・RS+1/CX∫i1(t)dt+VIL=
{i1(t)+i2(t)}・RS+Rfi2(t)……(3) ただし、 Rf=(1/RX+1/R1+R2)-1 ……(4) である。このとき、初期値は、 i1(0)+i2(0)=VDD−VIL/RS ……(5) i2(0)=VIL/Rf ……(6) となる。したがつて、上記式(3)、(4)、(5)、(6)より
i2(t)は となり、ここで τ1=CX・RS・Rf/RS+Rf ……(8) である。さらに、電圧VIHは VIH=Rf・i2(T1) ……(9) であるから、上記式(7)、(8)より期間T1は T1= τ1・lo(Rf・VDD)/(RS+R)−VIL/(Rf・VDD
)/(RS+Rf)−VIH……(10) となる。次に電圧Viが期間T1後高レベル閾値電
圧VIHにまで上がり、インバータ22,24の各
出力信号φ,Vputが「1」レベル(VDD)になつ
た場合、第5図Aに示す如く信号φ(「1」)が転
送ゲート回路Trpのゲートに供給され、このゲー
ト回路Trpは非導通状態となり、電圧Viは減少し
始める。このような場合、第5図Bに示すような
等価回路が成立する。すなわち、スイツチSWが
オンし、電源電圧VDDに応じて電流「i3+i4」が抵
抗R1,R2を介して、CR回路11の抵抗RXおよび
キヤパシタCXそれぞれへ分流する。このとき、
電流i3が抵抗RXへ、また電流i4がキヤパシタCXへ
流れるとした場合、電圧VDD・電流「i3+i4」の関
係式は下記の様になる。すなわち、 VDD={i3(t)+i4(t)}・(R1+R2) +i3(t)・RX ……(11) i3(t)・RX=1/CX∫i4(t)dt……(12) となる。このとき、初期値は、 i3(0)+i4(0)=VDD−VIH/R1+R2……(13
) i3(0)=VIH/RX ……(14) となる。したがつて、上記式(11)、(12)、(13)、
(14)よりi3(t)は、 となり、ここで τ2=CX・(R1+R2)・RX/R1+R2+RX=CX・Rf……
(16) である。さらに、電圧VILは VIL=RX・i3(T2) ……(17) であるから、上記式(15)、(16)より期間T2は T2=τ2・ loVIH−(RX・VDD)/(R1+R2+RX)/VIL−(RX・V
DD)/(R1+R2+RX) ……(18) となる。したがつて、上記式(10)、(18)よりパル
スVputの周期Tが求められ、それによつて周波数
は =1/T=1/T1+T2……(19) となる。このようにパルスの周波数は、電源電
圧VDD、電圧VIH,VILに依存しているもので、こ
の電圧VIH,VILは上記式(1)、(2)よりインバータ2
1の閾値電圧Vth1に依存している。したがつて、
もし電圧Vth1が電圧VDDの変動に対して比例関係
があるとすれば、周波数は電源電圧VDDと無関
係に一定値となる。しかしながら、インバータ2
1の閾値電圧Vth1は、インバータを構成するPチ
ヤネルまたはNチヤネルMOSトランジスタの抵
抗が電圧VDDによつて変化するため、実際には電
圧VDDの変化に対して比例関係を有していない。
したがつて電圧VIH,VILも電圧VDDの変化に対し
て比例関係がなく、従来の発振回路では、それか
ら発生するパルスの周波数が電源電圧VDDの変
化に対して変動し、不安定となる欠点がある。
周期T、すなわち第3図に示す期間T1と期間T2
を求めると、まず電圧Viが低レベル閾値電圧VIL
まで下がり、そのとき反転してインバータ22,
24の各出力信号φ、Vputが「0」レベル(VSS)
になつた場合、第4図Aに示す如く信号φ(「0」)
が転送ゲート回路Trpのゲートに供給され、この
ゲート回路Trpは導通状態となり、電圧Viは上昇
し始める。このような場合、第4図Bに示すよう
な等価回路が成立する。すなわち、インバータ2
1の反転動作に対応するスイツチSWがオンし、
転送ゲート回路Trpのオン抵抗を抵抗RSとした場
合、電源電圧VDDに応じて電流「i1+i2」が抵抗
RSを介して、CR回路11のキヤパシタCX、抵抗
RXおよび抵抗R1,R2へ流れる。このときの電圧
VDD・電流「i1+i2」の関係式は下記のようにな
る。すなわち、 VDD={i1(t)+i2(t)}・RS+1/CX∫i1(t)dt+VIL=
{i1(t)+i2(t)}・RS+Rfi2(t)……(3) ただし、 Rf=(1/RX+1/R1+R2)-1 ……(4) である。このとき、初期値は、 i1(0)+i2(0)=VDD−VIL/RS ……(5) i2(0)=VIL/Rf ……(6) となる。したがつて、上記式(3)、(4)、(5)、(6)より
i2(t)は となり、ここで τ1=CX・RS・Rf/RS+Rf ……(8) である。さらに、電圧VIHは VIH=Rf・i2(T1) ……(9) であるから、上記式(7)、(8)より期間T1は T1= τ1・lo(Rf・VDD)/(RS+R)−VIL/(Rf・VDD
)/(RS+Rf)−VIH……(10) となる。次に電圧Viが期間T1後高レベル閾値電
圧VIHにまで上がり、インバータ22,24の各
出力信号φ,Vputが「1」レベル(VDD)になつ
た場合、第5図Aに示す如く信号φ(「1」)が転
送ゲート回路Trpのゲートに供給され、このゲー
ト回路Trpは非導通状態となり、電圧Viは減少し
始める。このような場合、第5図Bに示すような
等価回路が成立する。すなわち、スイツチSWが
オンし、電源電圧VDDに応じて電流「i3+i4」が抵
抗R1,R2を介して、CR回路11の抵抗RXおよび
キヤパシタCXそれぞれへ分流する。このとき、
電流i3が抵抗RXへ、また電流i4がキヤパシタCXへ
流れるとした場合、電圧VDD・電流「i3+i4」の関
係式は下記の様になる。すなわち、 VDD={i3(t)+i4(t)}・(R1+R2) +i3(t)・RX ……(11) i3(t)・RX=1/CX∫i4(t)dt……(12) となる。このとき、初期値は、 i3(0)+i4(0)=VDD−VIH/R1+R2……(13
) i3(0)=VIH/RX ……(14) となる。したがつて、上記式(11)、(12)、(13)、
(14)よりi3(t)は、 となり、ここで τ2=CX・(R1+R2)・RX/R1+R2+RX=CX・Rf……
(16) である。さらに、電圧VILは VIL=RX・i3(T2) ……(17) であるから、上記式(15)、(16)より期間T2は T2=τ2・ loVIH−(RX・VDD)/(R1+R2+RX)/VIL−(RX・V
DD)/(R1+R2+RX) ……(18) となる。したがつて、上記式(10)、(18)よりパル
スVputの周期Tが求められ、それによつて周波数
は =1/T=1/T1+T2……(19) となる。このようにパルスの周波数は、電源電
圧VDD、電圧VIH,VILに依存しているもので、こ
の電圧VIH,VILは上記式(1)、(2)よりインバータ2
1の閾値電圧Vth1に依存している。したがつて、
もし電圧Vth1が電圧VDDの変動に対して比例関係
があるとすれば、周波数は電源電圧VDDと無関
係に一定値となる。しかしながら、インバータ2
1の閾値電圧Vth1は、インバータを構成するPチ
ヤネルまたはNチヤネルMOSトランジスタの抵
抗が電圧VDDによつて変化するため、実際には電
圧VDDの変化に対して比例関係を有していない。
したがつて電圧VIH,VILも電圧VDDの変化に対し
て比例関係がなく、従来の発振回路では、それか
ら発生するパルスの周波数が電源電圧VDDの変
化に対して変動し、不安定となる欠点がある。
この発明は、上記の事情を鑑みてなされたもの
で、電源電圧の変化に対する影響をなくすことに
よつて安定な周波数特性を有するパルスを発生す
る発振回路を提供することを目的とする。
で、電源電圧の変化に対する影響をなくすことに
よつて安定な周波数特性を有するパルスを発生す
る発振回路を提供することを目的とする。
以下図面を参照してこの発明の一実施例につい
て説明する。第6図はその実施例に係る発振回路
の構成を示すもので、まず上記第2図に示した発
振回路のインバータ21,22の代りに例えば演
算増幅回路から成る比較回路61が設けられてい
る。の比較回路としての演算増幅回路61は、入
力インピーダンスが大きいMOSトランジスタ回
路型、例えば特願昭53−108769号に示される如き
回路で、その一方の入力端子(「+側」)には上記
直列接続の抵抗R1,R2の比率および演算増幅回
路61の出力信号φに応じて発生する分圧電圧
Vaが供給される。ここで、抵抗R1,R2は、演算
増幅回路61と共に、いわばシユミツト回路を構
成し、そのヒステリシス特性(閾値電圧)を決定
するための抵抗である。さらにその他方入力端子
(「−」側)には、電源間VDD−VSSに設けられる
基準電圧発生回路を例えば直列接続の抵抗R3,
R4で構成してその各抵抗比率に応じて発生する
分圧電圧である基準電圧Vbが供給される。そし
てこの演算増幅回路61の出力端子から上記Pチ
ヤネルMOSトランジスタ等からなる転送ゲート
回路Trpのゲートに信号φが供給される。なお、
他の構成は、上記第2図に示した発振回路と全く
同様であるため、同一符号を付して説明は省略す
る。
て説明する。第6図はその実施例に係る発振回路
の構成を示すもので、まず上記第2図に示した発
振回路のインバータ21,22の代りに例えば演
算増幅回路から成る比較回路61が設けられてい
る。の比較回路としての演算増幅回路61は、入
力インピーダンスが大きいMOSトランジスタ回
路型、例えば特願昭53−108769号に示される如き
回路で、その一方の入力端子(「+側」)には上記
直列接続の抵抗R1,R2の比率および演算増幅回
路61の出力信号φに応じて発生する分圧電圧
Vaが供給される。ここで、抵抗R1,R2は、演算
増幅回路61と共に、いわばシユミツト回路を構
成し、そのヒステリシス特性(閾値電圧)を決定
するための抵抗である。さらにその他方入力端子
(「−」側)には、電源間VDD−VSSに設けられる
基準電圧発生回路を例えば直列接続の抵抗R3,
R4で構成してその各抵抗比率に応じて発生する
分圧電圧である基準電圧Vbが供給される。そし
てこの演算増幅回路61の出力端子から上記Pチ
ヤネルMOSトランジスタ等からなる転送ゲート
回路Trpのゲートに信号φが供給される。なお、
他の構成は、上記第2図に示した発振回路と全く
同様であるため、同一符号を付して説明は省略す
る。
このような発振回路において、いま仮に電圧Vi
が減少し始めると、演算増幅回路61の正
(「+」)側の入力電圧Vaが減少し始める。この電
圧Viすなわち電圧Vaが演算増幅回路61の低レ
ベル閾値電圧VILまで低下すると、その出力信号
φは「0」レベルになる。すなわち、上記第4図
A,Bに示すような回路動作がなされ、転送ゲー
ト回路Trpのゲートに信号(「0」)が供給され、
このゲート回路Trpは導通状態となる。したがつ
て、CR回路11に電源VDDが供給され、電圧Vi
は上昇し始める。このとき、低レベル閾値電圧
VILは、下記のように表現される。すなわち、 VIL=R1+R2/R2・Vb−R1/R2・VDD =(R1+R2/R2・R4/R3+R4−R1/R2)・VDD……(2
0) となる。さらに、電圧Vi、すなわち電圧Vaが演
算増幅回路61の高レベル閾値電圧VIHまで上昇
すると、その出力信号φは「1」レベルに変化す
る。すなわち、上記第5図A,Bに示すような回
路動作がなされ、転送ゲート回路Trpのゲートに
信号φ(「1」)が供給され、このゲート回路Trp
は非導通状態となる。したがつて、CR回路11
への電源VDD供給は停止され、電圧Viは減少し始
める。このとき、高レベル閾値電圧VIHは、下記
のように表現される。すなわち、 VIH=R1+R2/R2・Vb =R1+R2/R2・R4/R3+R4・VDD ……(21) となる。このような、回路動作が繰り返し行なわ
れることによつて、上記第3図に示すようなパル
スVputが出力段のインバータ24から発生する。
ところで、このときのパルスVputの周期T、すな
わち第3図に示す期間T1,T2をそれぞれ求める
と、下記のように表現される。すなわち、上記式
(10)、(18)より T1=τ1・lo(Rf/(RS+Rf))−((R1+R2)
/R2)・(R4/(R3+R4))+R1/R2/(Rf(RS+Rf)
)−((R1+R2)/R2)・(R4/(R3+R4))……(22
) T2=τ2・lo((R1+R2)/R2)・(R4/(R3+R
4))−(RX/(R1+R2+RX))/((R1+R2)/R2)
・(R4/(R3+R4))−R1/R2−(RX/(R1+R2+RX)
)……(23) となり、したがつて期間T1,T2は T1=K1・τ1 ……(24) T2=K2・τ2 ……(25) と表現され、K1,K2は定数である。上記式
(24)、(25)より、パルスVputの周波数は =1/T=1/T1+T2=1/K1・τ1+K2・τ2 ……(26) となる。したがつて、上記式(20)、(21)より閾
値電圧VRL,VIHは電源電圧VDDに対して比例関係
にあり、上記式(26)より周波数は電源電圧
VDDと無関係な定数であり、電源電圧VDDの変動
に対して安定である。
が減少し始めると、演算増幅回路61の正
(「+」)側の入力電圧Vaが減少し始める。この電
圧Viすなわち電圧Vaが演算増幅回路61の低レ
ベル閾値電圧VILまで低下すると、その出力信号
φは「0」レベルになる。すなわち、上記第4図
A,Bに示すような回路動作がなされ、転送ゲー
ト回路Trpのゲートに信号(「0」)が供給され、
このゲート回路Trpは導通状態となる。したがつ
て、CR回路11に電源VDDが供給され、電圧Vi
は上昇し始める。このとき、低レベル閾値電圧
VILは、下記のように表現される。すなわち、 VIL=R1+R2/R2・Vb−R1/R2・VDD =(R1+R2/R2・R4/R3+R4−R1/R2)・VDD……(2
0) となる。さらに、電圧Vi、すなわち電圧Vaが演
算増幅回路61の高レベル閾値電圧VIHまで上昇
すると、その出力信号φは「1」レベルに変化す
る。すなわち、上記第5図A,Bに示すような回
路動作がなされ、転送ゲート回路Trpのゲートに
信号φ(「1」)が供給され、このゲート回路Trp
は非導通状態となる。したがつて、CR回路11
への電源VDD供給は停止され、電圧Viは減少し始
める。このとき、高レベル閾値電圧VIHは、下記
のように表現される。すなわち、 VIH=R1+R2/R2・Vb =R1+R2/R2・R4/R3+R4・VDD ……(21) となる。このような、回路動作が繰り返し行なわ
れることによつて、上記第3図に示すようなパル
スVputが出力段のインバータ24から発生する。
ところで、このときのパルスVputの周期T、すな
わち第3図に示す期間T1,T2をそれぞれ求める
と、下記のように表現される。すなわち、上記式
(10)、(18)より T1=τ1・lo(Rf/(RS+Rf))−((R1+R2)
/R2)・(R4/(R3+R4))+R1/R2/(Rf(RS+Rf)
)−((R1+R2)/R2)・(R4/(R3+R4))……(22
) T2=τ2・lo((R1+R2)/R2)・(R4/(R3+R
4))−(RX/(R1+R2+RX))/((R1+R2)/R2)
・(R4/(R3+R4))−R1/R2−(RX/(R1+R2+RX)
)……(23) となり、したがつて期間T1,T2は T1=K1・τ1 ……(24) T2=K2・τ2 ……(25) と表現され、K1,K2は定数である。上記式
(24)、(25)より、パルスVputの周波数は =1/T=1/T1+T2=1/K1・τ1+K2・τ2 ……(26) となる。したがつて、上記式(20)、(21)より閾
値電圧VRL,VIHは電源電圧VDDに対して比例関係
にあり、上記式(26)より周波数は電源電圧
VDDと無関係な定数であり、電源電圧VDDの変動
に対して安定である。
第7図は、上記第6図に示した発振回路に発振
停止機能を付加した発振回路の構成を示すもの
で、演算増幅回路61の負(「1」)側入力端子に
供給される基準電圧Vbを発生する基準電圧発生
回路において、電源間VDD−VSSに抵抗R3,R4と
直列接続したNチヤネルMOSトランジスタから
なる転送ゲート回路TrNが設けられる。この転送
ゲート回路TrNのゲートには、発振停止信号sが
インバータ81を介して供給される。またこの信
号sは、ノアゲート回路82の一方の入力端子に
供給され、その他方の入力端子には演算増幅回路
61の出力信号φが供給される。そしてこのノア
ゲート回路82の出力信号がインバータ83を介
してCR回路11への電源VDD供給を制御する転
送ゲート回路Trpのゲートに供給される。なお、
他の構成は、上記第6図の発振回路と同様である
ため同一符号を付して説明は省略する。
停止機能を付加した発振回路の構成を示すもの
で、演算増幅回路61の負(「1」)側入力端子に
供給される基準電圧Vbを発生する基準電圧発生
回路において、電源間VDD−VSSに抵抗R3,R4と
直列接続したNチヤネルMOSトランジスタから
なる転送ゲート回路TrNが設けられる。この転送
ゲート回路TrNのゲートには、発振停止信号sが
インバータ81を介して供給される。またこの信
号sは、ノアゲート回路82の一方の入力端子に
供給され、その他方の入力端子には演算増幅回路
61の出力信号φが供給される。そしてこのノア
ゲート回路82の出力信号がインバータ83を介
してCR回路11への電源VDD供給を制御する転
送ゲート回路Trpのゲートに供給される。なお、
他の構成は、上記第6図の発振回路と同様である
ため同一符号を付して説明は省略する。
このような発振回路において、いま電圧Viが上
記式(20)に示す低レベル閾値電圧VILまで低下
すると、上記と同様に演算増幅回路61の出力信
号φは「0」レベルとなり、この信号φ(「0」)
がノアゲート回路82、インバータ83を介して
転送ゲート回路Trpのゲートに供給される。した
がつて、転送ゲート回路Trpは導通状態となり、
CR回路11に電源VDDが供給され、電圧Viは上
昇し始める。この電圧Viが上記式(21)に示す高
レベル閾値電圧VIHまで上がると、演算増幅回路
61の出力信号φは「0」レベルから「1」レベ
ルへ変化し、この信号φ(「1」)がノアゲート回
路82、インバータ83を介して転送ゲート回路
Trpのゲートに供給される。したがつて、転送ゲ
ート回路Trpは非導通状態となり、CR回路11へ
の電源VDD供給は停止され、電圧Viは減少し始め
る。このような動作が繰り返されることによつ
て、出力段のインバータ24からパルスVputが発
生する。ところで、このように発振動作を行なう
発振回路に発振停止信号s(「1」レベル)がノア
ゲート回路82、インバータ83を介して転送ゲ
ート回路Trpのゲートに供給され、このゲート回
路Trpは非導通状態となる。したがつて、演算増
幅回路61の出力信号φとは無関係に、CR回路
11への電源VDD供給は停止され、電圧Viが減少
する。また同時に発振停止信号sはインバータ8
1の入力端子に供給され、このインバータ81の
出力信号(「0」レベル)が転送ゲート回路TrN
のゲートに供給され、このゲート回路TrNは非導
通状態となる。したがつて、基準電圧Vbの発生
が停止され、不必要な電源消費を防止できる。な
お、発振回路が正常動作、すなわち発振動作中の
発振停止信号sは「0」レベルである。
記式(20)に示す低レベル閾値電圧VILまで低下
すると、上記と同様に演算増幅回路61の出力信
号φは「0」レベルとなり、この信号φ(「0」)
がノアゲート回路82、インバータ83を介して
転送ゲート回路Trpのゲートに供給される。した
がつて、転送ゲート回路Trpは導通状態となり、
CR回路11に電源VDDが供給され、電圧Viは上
昇し始める。この電圧Viが上記式(21)に示す高
レベル閾値電圧VIHまで上がると、演算増幅回路
61の出力信号φは「0」レベルから「1」レベ
ルへ変化し、この信号φ(「1」)がノアゲート回
路82、インバータ83を介して転送ゲート回路
Trpのゲートに供給される。したがつて、転送ゲ
ート回路Trpは非導通状態となり、CR回路11へ
の電源VDD供給は停止され、電圧Viは減少し始め
る。このような動作が繰り返されることによつ
て、出力段のインバータ24からパルスVputが発
生する。ところで、このように発振動作を行なう
発振回路に発振停止信号s(「1」レベル)がノア
ゲート回路82、インバータ83を介して転送ゲ
ート回路Trpのゲートに供給され、このゲート回
路Trpは非導通状態となる。したがつて、演算増
幅回路61の出力信号φとは無関係に、CR回路
11への電源VDD供給は停止され、電圧Viが減少
する。また同時に発振停止信号sはインバータ8
1の入力端子に供給され、このインバータ81の
出力信号(「0」レベル)が転送ゲート回路TrN
のゲートに供給され、このゲート回路TrNは非導
通状態となる。したがつて、基準電圧Vbの発生
が停止され、不必要な電源消費を防止できる。な
お、発振回路が正常動作、すなわち発振動作中の
発振停止信号sは「0」レベルである。
なお、上記実施例において、上記比較回路は演
算増幅回路に限らず、例えば差動増幅回路など比
較機能を有する回路であればよい。
算増幅回路に限らず、例えば差動増幅回路など比
較機能を有する回路であればよい。
以上詳述したように、この発明によればCR回
路の時定数に応じて発生する電圧の変化を制御
し、この変化する電圧と基準電圧の比較結果に応
じてパルス信号を発生する比較回路を設けること
によつて、電源電圧の変動に対して安定な周波数
を有するパルス信号を発生することができる。さ
らに発振停止時に上記基準電圧の発生を停止する
手段を設けることによつて、不必要な電源消費を
防止できる発振回路を提供することができる。
路の時定数に応じて発生する電圧の変化を制御
し、この変化する電圧と基準電圧の比較結果に応
じてパルス信号を発生する比較回路を設けること
によつて、電源電圧の変動に対して安定な周波数
を有するパルス信号を発生することができる。さ
らに発振停止時に上記基準電圧の発生を停止する
手段を設けることによつて、不必要な電源消費を
防止できる発振回路を提供することができる。
第1図A,Bは従来の発振回路の概略的構成
図、第2図は従来の発振回路の具体的構成図、第
3図はそのタイミングチヤートを示す図、第4図
A,Bおよび第5図A,Bは従来の発振回路の動
作を説明する図、第6図はこの発明の一実施例に
係る発振回路の構成図、第7図はこの発明のさら
に他の実施例に係る発振回路の構成図である。 12,14……シユミツトゲート回路、21〜
24,81,83……インバータ、61……比較
回路、82……ノアゲート、Trp,TrN……転送
ゲート回路、CX……キヤパシタ、RX,R1〜R4,
RS……抵抗。
図、第2図は従来の発振回路の具体的構成図、第
3図はそのタイミングチヤートを示す図、第4図
A,Bおよび第5図A,Bは従来の発振回路の動
作を説明する図、第6図はこの発明の一実施例に
係る発振回路の構成図、第7図はこの発明のさら
に他の実施例に係る発振回路の構成図である。 12,14……シユミツトゲート回路、21〜
24,81,83……インバータ、61……比較
回路、82……ノアゲート、Trp,TrN……転送
ゲート回路、CX……キヤパシタ、RX,R1〜R4,
RS……抵抗。
Claims (1)
- 【特許請求の範囲】 1 キヤパシタと抵抗を並例接続してなるCR回
路と、 電源間に前記CR回路と直列接続された電源転
送ゲート回路と、 この電源転送ゲート回路と前記CR回路との接
続点に第1の抵抗手段を介して接続された第1の
入力端子を有し、かつ第2の入力端子および出力
端子のそれぞれを有する電圧比較回路と、 この電圧比較回路の前記第1の入力端子と前記
出力端子との間に設けられて、前記電圧比較回路
及び前記第1の抵抗手段と共に構成するシユミツ
ト回路のヒステリシス特性を決定するための第2
の抵抗手段と、 前記電源間に接続された抵抗分圧回路を有し、
この抵抗分圧回路の抵抗比率及び前記電源間の電
圧値に基づいた所定の基準電圧を出力する基準電
圧発生回路と、 この基準電圧発生回路から出力される前記基準
電圧を前記電圧比較回路の前記第2の入力端子に
供給する基準電圧供給手段と、 この基準電圧供給手段からの前記基準電圧と前
記第1の入力端子に入力される入力電圧との差に
応じて前記電圧比較回路の前記出力端子から出力
される出力信号により前記電源転送ゲート回路の
ゲートを制御するための出力信号転送手段とを具
備したことを特徴とする発振回路。 2 キヤパシタと抵抗を並列接続してなるCR回
路と、 電源間に前記CR回路と直列接続された第1の
電源転送ゲート回路と、 この第1の電源転送ゲート回路と前記CR回路
との接続点に第1の抵抗手段を介して接続された
第1の入力端子を有し、かつ第2の入力端子およ
び出力端子のそれぞれを有する電圧比較回路と、 この電圧比較回路の前記第1の入力端子と出力
端子との間に設けられて、前記電圧比較回路及び
前記第1の抵抗手段と共に構成するシユミツト回
路のヒステリシス特性を決定するための第2の抵
抗手段と、 前記電源間に直列に接続された抵抗分圧回路お
よび第2の電源転送ゲート回路を有する基準電圧
回路と、 前記第2の電源転送ゲート回路のゲート制御に
応じて前記抵抗分圧回路の抵抗比率及び前記電源
間の電圧値に基づいて前記基準電圧発生回路から
出力される所定の基準電圧を前記電圧比較回路の
前記第2の入力端子に供給する基準電圧供給手段
と、 前記第2の電源転送ゲート回路のゲート制御を
行なうための発振停止信号を転送する第1の信号
転送手段と、 前記基準電圧供給手段からの前記基準電圧と前
記第1の入力端子に入力される入力電圧との差に
応じて前記電圧比較回路の前記出力端子から出力
される出力信号および前記第1の信号転送手段に
より転送される前記発振停止信号の少なくとも一
方の信号を前記第1の電源転送ゲート回路のゲー
トに転送するための第2の信号転送手段とを具備
したことを特徴とする発振回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56119767A JPS5820026A (ja) | 1981-07-30 | 1981-07-30 | 発振回路 |
US06/402,223 US4535305A (en) | 1981-07-30 | 1982-07-27 | Transmission gate relaxation oscillator having comparator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56119767A JPS5820026A (ja) | 1981-07-30 | 1981-07-30 | 発振回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5820026A JPS5820026A (ja) | 1983-02-05 |
JPH0356015B2 true JPH0356015B2 (ja) | 1991-08-27 |
Family
ID=14769680
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56119767A Granted JPS5820026A (ja) | 1981-07-30 | 1981-07-30 | 発振回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5820026A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5841313A (en) * | 1995-08-30 | 1998-11-24 | Cherry Semiconductor Corporation | Switch with programmable delay |
US5793241A (en) * | 1995-11-30 | 1998-08-11 | Cherry Semiconductor Corporation | High speed active op-amp clamp |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4874156A (ja) * | 1971-12-29 | 1973-10-05 | ||
JPS48102960A (ja) * | 1972-04-06 | 1973-12-24 | ||
JPS52139348A (en) * | 1976-05-17 | 1977-11-21 | Hitachi Ltd | Oscillation circuit |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52124152U (ja) * | 1976-03-18 | 1977-09-21 |
-
1981
- 1981-07-30 JP JP56119767A patent/JPS5820026A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4874156A (ja) * | 1971-12-29 | 1973-10-05 | ||
JPS48102960A (ja) * | 1972-04-06 | 1973-12-24 | ||
JPS52139348A (en) * | 1976-05-17 | 1977-11-21 | Hitachi Ltd | Oscillation circuit |
Also Published As
Publication number | Publication date |
---|---|
JPS5820026A (ja) | 1983-02-05 |
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