JPH08272491A - 電圧検出回路 - Google Patents
電圧検出回路Info
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- JPH08272491A JPH08272491A JP7075116A JP7511695A JPH08272491A JP H08272491 A JPH08272491 A JP H08272491A JP 7075116 A JP7075116 A JP 7075116A JP 7511695 A JP7511695 A JP 7511695A JP H08272491 A JPH08272491 A JP H08272491A
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- circuit
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Abstract
(57)【要約】
【目的】消費電流が少なく、占有面積が小さく、かつマ
イクロコンピュータの動作安全性をも保証するマイクロ
コンピュータに内蔵される電圧検出回路を提供する。 【構成】遅延回路６をＭＯＳＦＥＴで構成し、クロック
ＣＫ１とクロックＣＫ２の遅延差をマイクロコンピュー
タのＣＰＵの動作限界値に対応させてクロックＣＫ１の
立ち下がりでサンプリングした後クロックＣＫ２の立上
がりでラッチする。この構成により、遅延回路の出力が
ラッチできなかった場合、電源電圧が低下していると判
断することができる。
イクロコンピュータの動作安全性をも保証するマイクロ
コンピュータに内蔵される電圧検出回路を提供する。 【構成】遅延回路６をＭＯＳＦＥＴで構成し、クロック
ＣＫ１とクロックＣＫ２の遅延差をマイクロコンピュー
タのＣＰＵの動作限界値に対応させてクロックＣＫ１の
立ち下がりでサンプリングした後クロックＣＫ２の立上
がりでラッチする。この構成により、遅延回路の出力が
ラッチできなかった場合、電源電圧が低下していると判
断することができる。
Description
【０００１】
【産業上の利用分野】本発明は電圧検出回路に関し、特
に半導体基板上に構成されたマイクロコンピュータに内
蔵される電圧検出回路に関する。
に半導体基板上に構成されたマイクロコンピュータに内
蔵される電圧検出回路に関する。
【０００２】
【従来の技術】電源電圧の動作範囲の広い電子機器、電
池を電源とする小型電子機器または携帯用電子機器に使
用されるマイクロコンピュータ（以下マイコンと略記）
においては、多くの場合、アプリケーションを制御する
ためのＣＰＵ（中央処理装置）処理能力を最大限に利用
すべくマイコンの動作速度を最大にする。この状態で電
源電圧が低下した場合、暴走等の予期せぬ動作を回避す
るために電源電圧の低下を検出してマイコンのＣＰＵの
処理スピードを切替えたり、種々のデータを退避してバ
ックアップモードに移行することがしばしば要求され
る。
池を電源とする小型電子機器または携帯用電子機器に使
用されるマイクロコンピュータ（以下マイコンと略記）
においては、多くの場合、アプリケーションを制御する
ためのＣＰＵ（中央処理装置）処理能力を最大限に利用
すべくマイコンの動作速度を最大にする。この状態で電
源電圧が低下した場合、暴走等の予期せぬ動作を回避す
るために電源電圧の低下を検出してマイコンのＣＰＵの
処理スピードを切替えたり、種々のデータを退避してバ
ックアップモードに移行することがしばしば要求され
る。
【０００３】また一方で、上述の電子機器の小型化が進
む中でマイコンの周辺回路を同一基板上に取り込む傾向
にあり電源電圧検出回路を内蔵したマイコンも数多く存
在する。例えば、この種の電源電圧検出回路は特開平３
−２０６７８号公報に開示されている。
む中でマイコンの周辺回路を同一基板上に取り込む傾向
にあり電源電圧検出回路を内蔵したマイコンも数多く存
在する。例えば、この種の電源電圧検出回路は特開平３
−２０６７８号公報に開示されている。
【０００４】この種のマイコンに内蔵される電源電圧検
出回路（以下検出回路と略記）について図面を参照して
以下に説明する。
出回路（以下検出回路と略記）について図面を参照して
以下に説明する。
【０００５】図７は従来の検出回路のブロック図であ
る。
る。
【０００６】図７を参照すると、従来の検出回路７１は
電源電圧ＶＤＤと基準電圧ＶＲＥＦを入力とし、検出信
号７２を検出する構成である。電源電圧ＶＤＤと基準電
圧ＶＲＥＦとを比較し、電源電圧ＶＤＤが所定の値以下
に低下すると検出信号７２がアクティブとなる。検出信
号７２の出力論理レベルはレジスタ７３に記憶される。
ＣＰＵ（図示してない）は、このレジスタ７３の値を読
み出すことにより、現在の電源電圧ＶＤＤが所定の値を
下回っているか否かの判断を行なうことができる。また
場合によっては、検出信号７２を割り込みユニット（図
示していない）への入力信号として利用することもでき
る。この場合は、割り込みユニットを介して電源電圧Ｖ
ＤＤの低下を即座にＣＰＵへ伝えられるので、直ちに適
切な処理に移行できる。
電源電圧ＶＤＤと基準電圧ＶＲＥＦを入力とし、検出信
号７２を検出する構成である。電源電圧ＶＤＤと基準電
圧ＶＲＥＦとを比較し、電源電圧ＶＤＤが所定の値以下
に低下すると検出信号７２がアクティブとなる。検出信
号７２の出力論理レベルはレジスタ７３に記憶される。
ＣＰＵ（図示してない）は、このレジスタ７３の値を読
み出すことにより、現在の電源電圧ＶＤＤが所定の値を
下回っているか否かの判断を行なうことができる。また
場合によっては、検出信号７２を割り込みユニット（図
示していない）への入力信号として利用することもでき
る。この場合は、割り込みユニットを介して電源電圧Ｖ
ＤＤの低下を即座にＣＰＵへ伝えられるので、直ちに適
切な処理に移行できる。
【０００７】図８は、検出回路７１の具体的な回路構成
図である。
図である。
【０００８】図８を参照すると、この検出回路７１は、
直列接続された抵抗素子Ｒ１及びＲ２により電源電圧Ｖ
ＤＤが分圧される構成で、得られた分圧電位節点７５の
電位は、比較器７４の非反転入力端子に印加され、基準
電圧ＶＲＥＦと比較される。
直列接続された抵抗素子Ｒ１及びＲ２により電源電圧Ｖ
ＤＤが分圧される構成で、得られた分圧電位節点７５の
電位は、比較器７４の非反転入力端子に印加され、基準
電圧ＶＲＥＦと比較される。
【０００９】電源電圧ＶＤＤが低下して分圧電圧が基準
電圧ＶＲＥＦを下回ると、比較器７４の出力が反転し検
出信号７６を出力する。また、基準電圧ＶＲＥＦは、通
常マイコン内部で発生し、トランジスタの閾値電圧また
はダイオードの順方向立上り電圧等を利用して発生す
る。
電圧ＶＲＥＦを下回ると、比較器７４の出力が反転し検
出信号７６を出力する。また、基準電圧ＶＲＥＦは、通
常マイコン内部で発生し、トランジスタの閾値電圧また
はダイオードの順方向立上り電圧等を利用して発生す
る。
【００１０】また、上述した電池を電源とする小型電子
機器等に使用されるマイコンは、長時間動作を確保する
ために低消費電流であることが要求される。図８に示す
検出回路では、電源端子から抵抗素子Ｒ１，Ｒ２を介し
て接地端子に向かって直流電流パスが存在するために定
常的に電流が流れてしまう。この問題を解決するための
検出回路として、例えば、前述の特開平３−２０６７８
号公報に開示されているように、抵抗素子を用いず容量
素子を用いて分圧電圧を発生させ、分圧電圧を発生させ
るのに直流電流パスが定常的に形成されないよう改善が
成されている。
機器等に使用されるマイコンは、長時間動作を確保する
ために低消費電流であることが要求される。図８に示す
検出回路では、電源端子から抵抗素子Ｒ１，Ｒ２を介し
て接地端子に向かって直流電流パスが存在するために定
常的に電流が流れてしまう。この問題を解決するための
検出回路として、例えば、前述の特開平３−２０６７８
号公報に開示されているように、抵抗素子を用いず容量
素子を用いて分圧電圧を発生させ、分圧電圧を発生させ
るのに直流電流パスが定常的に形成されないよう改善が
成されている。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
た従来の検出回路をマイコンに内蔵する場合には、いく
つかの問題点が存在する。先ず第一に分圧電圧を発生さ
せるための抵抗素子を半導体基板上に形成する場合、消
費電流を抑えるために抵抗値は１００ｋΩ程度にする必
要があるが、トランジスタの微細化が進んでも抵抗素子
の実面積は小さくならない。従って、検出回路のチップ
面積に対する比率は、増加してしまう。このことは、分
圧電圧の発生源に容量素子を使用しても同じことが言え
る。特に容量素子を用いた場合には、浮遊容量及び回路
上の分布容量を無視できる範囲で形成しなければなら
ず、従って大幅な面積の増大を招く。
た従来の検出回路をマイコンに内蔵する場合には、いく
つかの問題点が存在する。先ず第一に分圧電圧を発生さ
せるための抵抗素子を半導体基板上に形成する場合、消
費電流を抑えるために抵抗値は１００ｋΩ程度にする必
要があるが、トランジスタの微細化が進んでも抵抗素子
の実面積は小さくならない。従って、検出回路のチップ
面積に対する比率は、増加してしまう。このことは、分
圧電圧の発生源に容量素子を使用しても同じことが言え
る。特に容量素子を用いた場合には、浮遊容量及び回路
上の分布容量を無視できる範囲で形成しなければなら
ず、従って大幅な面積の増大を招く。
【００１２】第二に、比較器７４は、通常カレントミラ
ー型の差動検出回路及び差動検出信号の増幅回路より構
成されるが、この回路自体に直流電流パスが存在するた
め、分圧発生回路の直流電流パスをなくしても検出回路
全体の消費電流はさほど小さくならない。
ー型の差動検出回路及び差動検出信号の増幅回路より構
成されるが、この回路自体に直流電流パスが存在するた
め、分圧発生回路の直流電流パスをなくしても検出回路
全体の消費電流はさほど小さくならない。
【００１３】第三に、従来の検出回路では、電源電圧Ｖ
ＤＤの検出電圧がばらついてしまうために、電源電圧Ｖ
ＤＤに対するマイコンの動作安全性を保証したことにな
らない。特に、検出電圧のばらつき要因としては、抵抗
または容量を形成する際の製造ばらつきによる分圧電圧
のばらつき、トランジスタまたはダイオードを形成する
際の製造ばらつきによる基準電圧ＶＲＥＦのばらつき及
び比較器の精度ばらつき等複数の要因が存在する。検出
電圧のばらつきのある程度まで抑えることは、技術的に
は可能であるが結果的にチップ面積の増大を招かざるを
得ない。したがって、本発明の目的は、消費電流の低減
及び占有面積の低減を図ると同時に、マイコンの動作安
全性をも保証し得る電圧検出回路を提供することにあ
る。
ＤＤの検出電圧がばらついてしまうために、電源電圧Ｖ
ＤＤに対するマイコンの動作安全性を保証したことにな
らない。特に、検出電圧のばらつき要因としては、抵抗
または容量を形成する際の製造ばらつきによる分圧電圧
のばらつき、トランジスタまたはダイオードを形成する
際の製造ばらつきによる基準電圧ＶＲＥＦのばらつき及
び比較器の精度ばらつき等複数の要因が存在する。検出
電圧のばらつきのある程度まで抑えることは、技術的に
は可能であるが結果的にチップ面積の増大を招かざるを
得ない。したがって、本発明の目的は、消費電流の低減
及び占有面積の低減を図ると同時に、マイコンの動作安
全性をも保証し得る電圧検出回路を提供することにあ
る。
【００１４】
【課題を解決するための手段】本発明の電圧検出回路
は、半導体基板上に構成されるトランジスタを含みシス
テムクロックを受けて動作するマイクロコンピュータの
ＣＰＵと、前記トランジスタと同一特性を有するトラン
ジスタで構成される信号遅延回路と、この信号遅延回路
に入力され前記信号遅延回路の出力を所定の期間サンプ
リングするためのクロック発生手段と、前記信号遅延回
路の出力をラッチするラッチ手段とを備え、前記信号遅
延回路および前記ラッチ手段のそれぞれが前記クロック
発生手段の出力を受けて動作し、前記所定の期間が前記
ＣＰＵの前記システムクロックの動作限界値に対応する
構成である。
は、半導体基板上に構成されるトランジスタを含みシス
テムクロックを受けて動作するマイクロコンピュータの
ＣＰＵと、前記トランジスタと同一特性を有するトラン
ジスタで構成される信号遅延回路と、この信号遅延回路
に入力され前記信号遅延回路の出力を所定の期間サンプ
リングするためのクロック発生手段と、前記信号遅延回
路の出力をラッチするラッチ手段とを備え、前記信号遅
延回路および前記ラッチ手段のそれぞれが前記クロック
発生手段の出力を受けて動作し、前記所定の期間が前記
ＣＰＵの前記システムクロックの動作限界値に対応する
構成である。
【００１５】また本発明の電圧検出回路の前記クロック
発生手段は前記信号遅延回路を駆動する第１のクロック
信号と前記ラッチ手段を駆動する第２のクロック信号と
から成り、前記第１のクロック信号と前記第２のクロッ
ク信号との出力遅延差が前記所定の期間に対応する構成
とすることもできる。
発生手段は前記信号遅延回路を駆動する第１のクロック
信号と前記ラッチ手段を駆動する第２のクロック信号と
から成り、前記第１のクロック信号と前記第２のクロッ
ク信号との出力遅延差が前記所定の期間に対応する構成
とすることもできる。
【００１６】さらにまた、本発明の電圧検出回路の前記
信号遅延回路は複数のトランスファーゲートを備える構
成とすることもできる。
信号遅延回路は複数のトランスファーゲートを備える構
成とすることもできる。
【００１７】またさらに、本発明の電圧検出回路の前記
信号遅延回路は複数のインバータを備える構成とするこ
ともできる。
信号遅延回路は複数のインバータを備える構成とするこ
ともできる。
【００１８】さらに、本発明の電圧検出回路の前記ラッ
チ手段はＤタイプフリップフロップの構成とすることも
できる。
チ手段はＤタイプフリップフロップの構成とすることも
できる。
【００１９】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明の第１の実施例の電圧検出回路の構
成図である。
する。図１は本発明の第１の実施例の電圧検出回路の構
成図である。
【００２０】図１を参照すると、この実施例の電圧検出
回路１００は、システムクロックＣＬＫがハイレベルの
期間に１単位の処理を行なうＣＰＵ２４と、ＣＰＵ２４
の動作限界のクロック値２６を受け非重複の２相クロッ
クＣＫ１とクロックＣＫ２とで所定のサンプリング期間
を設定するクロック発生手段２５と、このサンプリング
期間中に動作する信号遅延回路６と、このサンプリング
期間のクロックＣＫ２のタイミングで信号遅延回路６の
出力をラッチし検出信号２を出力するラッチ２３とを備
える。
回路１００は、システムクロックＣＬＫがハイレベルの
期間に１単位の処理を行なうＣＰＵ２４と、ＣＰＵ２４
の動作限界のクロック値２６を受け非重複の２相クロッ
クＣＫ１とクロックＣＫ２とで所定のサンプリング期間
を設定するクロック発生手段２５と、このサンプリング
期間中に動作する信号遅延回路６と、このサンプリング
期間のクロックＣＫ２のタイミングで信号遅延回路６の
出力をラッチし検出信号２を出力するラッチ２３とを備
える。
【００２１】信号遅延回路６は、ＭＯＳＦＥＴより構成
され、その詳細図を図２に示す。
され、その詳細図を図２に示す。
【００２２】図２を併せて参照すると、この遅延回路６
は、Ｎ−ｃｈ及びＰ−ｃｈのＭＯＳＦＥＴで構成されて
おり、Ｎ−ｃｈＭＯＳＦＥＴ（以下Ｎ−ｃｈＴｒと略
記）７とＰ−ｃｈＭＯＳＦＥＴ（以下Ｐ−ｃｈＴｒと略
記）８とを並列接続するトランスファーゲート２２を直
列に多段接続する構成である。さらに、これらのトラン
スファーゲート２２を構成するＮ−ｃｈＴｒ７のゲート
は電源電圧ＶＤＤに接続され、Ｐ−ｃｈＴｒ８のゲート
は接地されている。
は、Ｎ−ｃｈ及びＰ−ｃｈのＭＯＳＦＥＴで構成されて
おり、Ｎ−ｃｈＭＯＳＦＥＴ（以下Ｎ−ｃｈＴｒと略
記）７とＰ−ｃｈＭＯＳＦＥＴ（以下Ｐ−ｃｈＴｒと略
記）８とを並列接続するトランスファーゲート２２を直
列に多段接続する構成である。さらに、これらのトラン
スファーゲート２２を構成するＮ−ｃｈＴｒ７のゲート
は電源電圧ＶＤＤに接続され、Ｐ−ｃｈＴｒ８のゲート
は接地されている。
【００２３】また、各々のトランスファーゲート２２の
節点（９〜１３）には、クロックＣＫ１をゲート入力と
するＮ−ｃｈＴｒ（１５〜１９）が接続されている。
節点（９〜１３）には、クロックＣＫ１をゲート入力と
するＮ−ｃｈＴｒ（１５〜１９）が接続されている。
【００２４】この信号遅延信号６は、クロックＣＫ１が
ハイレベルにあるとき、Ｐ−ｃｈＴｒ２１はオフし、Ｎ
−ｃｈＴｒ（１５〜１９）が全てオンするので、節点
（９〜１３）はＧＮＤ電位となり、出力信号ＯＵＴはハ
イレベルになる。次にクロックＣＫ１がロウレベルにな
ると、Ｎ−ｃｈＴｒ（１５〜１９）は全てオフし、Ｐ−
ｃｈＴｒ２１がオンするので、節点（９〜１３）はＰ−
ｃｈＴｒ２１に近い側より順次電源電圧ＶＤＤまで充電
され、一定時間の遅延をもって出力信号ＯＵＴがハイレ
ベルからロウレベルに変化する。
ハイレベルにあるとき、Ｐ−ｃｈＴｒ２１はオフし、Ｎ
−ｃｈＴｒ（１５〜１９）が全てオンするので、節点
（９〜１３）はＧＮＤ電位となり、出力信号ＯＵＴはハ
イレベルになる。次にクロックＣＫ１がロウレベルにな
ると、Ｎ−ｃｈＴｒ（１５〜１９）は全てオフし、Ｐ−
ｃｈＴｒ２１がオンするので、節点（９〜１３）はＰ−
ｃｈＴｒ２１に近い側より順次電源電圧ＶＤＤまで充電
され、一定時間の遅延をもって出力信号ＯＵＴがハイレ
ベルからロウレベルに変化する。
【００２５】この信号回路６の遅延時間は、主にトラン
ジスタの抵抗成分及び容量成分により決定されるが、抵
抗成分は電源電圧ＶＤＤと強い相関があり、より単純化
したトランジスタモデルにおいては、抵抗成分は電源電
圧ＶＤＤのほぼ逆数に比例する。このことにより、この
遅延回路６は電源電圧ＶＤＤの動作依存度を遅延時間に
換算したものと見なすことができる。
ジスタの抵抗成分及び容量成分により決定されるが、抵
抗成分は電源電圧ＶＤＤと強い相関があり、より単純化
したトランジスタモデルにおいては、抵抗成分は電源電
圧ＶＤＤのほぼ逆数に比例する。このことにより、この
遅延回路６は電源電圧ＶＤＤの動作依存度を遅延時間に
換算したものと見なすことができる。
【００２６】次に図１と図３を参照して本発明の第１の
実施例の検出回路の動作を説明する。
実施例の検出回路の動作を説明する。
【００２７】クロックＣＫ１がハイレベル時、遅延回路
６の出力信号ＯＵＴはハイレベルとなっており、謂わば
リセット状態となっている。クロックＣＫ１がロウレベ
ルになると、Ｐ−ｃｈＴｒ２１がオンし節点９及至節点
１３はＰ−ｃｈＴｒ２１に近い側より順次電源電圧ＶＤ
Ｄまで充電される。その後、遅延回路６の出力信号ＯＵ
Ｔの論理レベルは、クロックＣＫ２の立ち上がりでラッ
チされる。
６の出力信号ＯＵＴはハイレベルとなっており、謂わば
リセット状態となっている。クロックＣＫ１がロウレベ
ルになると、Ｐ−ｃｈＴｒ２１がオンし節点９及至節点
１３はＰ−ｃｈＴｒ２１に近い側より順次電源電圧ＶＤ
Ｄまで充電される。その後、遅延回路６の出力信号ＯＵ
Ｔの論理レベルは、クロックＣＫ２の立ち上がりでラッ
チされる。
【００２８】さらに、マイコン内のＣＰＵ２４も遅延回
路６と同種のトランジスタで半導体基板上に構成されて
いるのでマイコンの動作限界周波数に対応する信号の遅
延時間の電源電圧依存性は、遅延回路６の電源電圧依存
性と同等になる（図４参照）。この遅延回路６における
遅延時間は、マイコンの動作可能周波数の逆数（すなわ
ちクロックＣＫ１およびＣＫ２の各々のハイレベル幅）
より長めに設定される。
路６と同種のトランジスタで半導体基板上に構成されて
いるのでマイコンの動作限界周波数に対応する信号の遅
延時間の電源電圧依存性は、遅延回路６の電源電圧依存
性と同等になる（図４参照）。この遅延回路６における
遅延時間は、マイコンの動作可能周波数の逆数（すなわ
ちクロックＣＫ１およびＣＫ２の各々のハイレベル幅）
より長めに設定される。
【００２９】従って、クロックＣＫ１の立ち下がりから
クロックＣＫ２の立ち下がりまでをサンプリング期間と
して、クロックＣＫ２の立ち下がり時にラッチ２３がロ
ウレベルをラッチしたならば遅延回路６における遅延時
間は、サンプリング時間よりも短かったことになる。逆
に、もしＣＫ２の立ち下がり時にラッチ２３がハイレベ
ルをラッチしたならば、遅延回路６における遅延時間
は、サンプリング時間よりも長かったことになる。
クロックＣＫ２の立ち下がりまでをサンプリング期間と
して、クロックＣＫ２の立ち下がり時にラッチ２３がロ
ウレベルをラッチしたならば遅延回路６における遅延時
間は、サンプリング時間よりも短かったことになる。逆
に、もしＣＫ２の立ち下がり時にラッチ２３がハイレベ
ルをラッチしたならば、遅延回路６における遅延時間
は、サンプリング時間よりも長かったことになる。
【００３０】例えば、クロックＣＫ１およびＣＫ２のそ
れぞれによるハイレベル幅は１００（ｎｓ）で、電源電
圧ＶＤＤがｂ（Ｖ）とｃ（Ｖ）の間にある時は、マイコ
ンは電源電圧ＶＤＤに対して安定動作をしている。この
時、遅延回路６の遅延時間よりもサンプリング時間の方
が長いので、Ｄラッチ２３はロウレベルをラッチする。
一方、電源電圧ＶＤＤが更に低下しａ（Ｖ）とｂ（Ｖ）
の間になると、遅延回路６の遅延時間はもはやサンプリ
ング時間を越えてしまい、ラッチ２３はロウレベルをラ
ッチすることができずハイレベルをラッチする。この電
圧範囲は、マイコンの安定動作に対しクリティカルな領
域であり、ラッチ２３の出力である検出信号２がハイレ
ベルになったことをＣＰＵ２４が読み出すことにより、
電源電圧が低下したことのを判定でき、マイコンの暴走
等予期せぬ状態に陥る事無く適切な処置に移行できる。
れぞれによるハイレベル幅は１００（ｎｓ）で、電源電
圧ＶＤＤがｂ（Ｖ）とｃ（Ｖ）の間にある時は、マイコ
ンは電源電圧ＶＤＤに対して安定動作をしている。この
時、遅延回路６の遅延時間よりもサンプリング時間の方
が長いので、Ｄラッチ２３はロウレベルをラッチする。
一方、電源電圧ＶＤＤが更に低下しａ（Ｖ）とｂ（Ｖ）
の間になると、遅延回路６の遅延時間はもはやサンプリ
ング時間を越えてしまい、ラッチ２３はロウレベルをラ
ッチすることができずハイレベルをラッチする。この電
圧範囲は、マイコンの安定動作に対しクリティカルな領
域であり、ラッチ２３の出力である検出信号２がハイレ
ベルになったことをＣＰＵ２４が読み出すことにより、
電源電圧が低下したことのを判定でき、マイコンの暴走
等予期せぬ状態に陥る事無く適切な処置に移行できる。
【００３１】次に、本発明の第２の実施例の電圧検出回
路について説明する。
路について説明する。
【００３２】図５は、本発明の第２の実施例の電圧検出
回路の遅延回路の構成を示す図である。
回路の遅延回路の構成を示す図である。
【００３３】この実施例は、第１の実施例の電圧検出回
路１００の遅延回路６の回路構成のトランスファーゲー
ト２２をインバータ３１に置き換えて偶数段直列接続
し、インバータ３１のゲート遅延を利用して遅延回路を
構成する以外は、第１の実施例の電圧検出回路と同じ構
成要素を有しその構成要素には同一参照符号を付して図
示してある。
路１００の遅延回路６の回路構成のトランスファーゲー
ト２２をインバータ３１に置き換えて偶数段直列接続
し、インバータ３１のゲート遅延を利用して遅延回路を
構成する以外は、第１の実施例の電圧検出回路と同じ構
成要素を有しその構成要素には同一参照符号を付して図
示してある。
【００３４】インバータ３１はその構成要素のＰ−ｃｈ
ＴｒおよびＮ−ｃｈＴｒも第１の実施例のマイコンのＣ
ＰＵと同じトランジスタにより構成されているので、こ
の遅延回路も第１の実施例にて説明した様にマイコン内
部の信号遅延時間の電源電圧依存性を正確に反映してい
る。
ＴｒおよびＮ−ｃｈＴｒも第１の実施例のマイコンのＣ
ＰＵと同じトランジスタにより構成されているので、こ
の遅延回路も第１の実施例にて説明した様にマイコン内
部の信号遅延時間の電源電圧依存性を正確に反映してい
る。
【００３５】図６は、図５に示す第２の実施例の電圧検
出回路の動作を示すタイミング図である。
出回路の動作を示すタイミング図である。
【００３６】クロックＣＫ１の立ち下がりからクロック
ＣＫ２の立ち下がりまでをサンプリング期間とし、出力
信号ＯＵＴをクロックＣＫ２の立ち下がりでラッチする
のは、前述した第１の実施例と同様である。この実施例
においても、クロックＣＫ２の立ち下がり時に出力信号
ＯＵＴの論理レベルがハイレベルであった場合、前述し
た第１の実施例と同じ理由で電源電圧ＶＤＤが低下して
いると判断することができる。本実施例によれば、図２
に示す第１の実施例と比較して、より少ない素子数で構
成でき更に回路面積を縮少することができる。
ＣＫ２の立ち下がりまでをサンプリング期間とし、出力
信号ＯＵＴをクロックＣＫ２の立ち下がりでラッチする
のは、前述した第１の実施例と同様である。この実施例
においても、クロックＣＫ２の立ち下がり時に出力信号
ＯＵＴの論理レベルがハイレベルであった場合、前述し
た第１の実施例と同じ理由で電源電圧ＶＤＤが低下して
いると判断することができる。本実施例によれば、図２
に示す第１の実施例と比較して、より少ない素子数で構
成でき更に回路面積を縮少することができる。
【００３７】尚、第１の実施例および第２の実施例のそ
れぞれにおいて検出信号２を割り込みユニットへの入力
信号として利用することができる。この場合は、割り込
みユニットを介して電源電圧ＶＤＤの低下を即座にＣＰ
Ｕへ伝えられるので、直ちに適切な処置に移行できる。
れぞれにおいて検出信号２を割り込みユニットへの入力
信号として利用することができる。この場合は、割り込
みユニットを介して電源電圧ＶＤＤの低下を即座にＣＰ
Ｕへ伝えられるので、直ちに適切な処置に移行できる。
【００３８】また、これらの実施例ではシステムクロッ
クとして非重複の２相クロックを例に取り説明したが、
２相以外のクロックを有するＣＰＵの場合でも本発明の
本質を何ら損なうものではない事は明らかである。
クとして非重複の２相クロックを例に取り説明したが、
２相以外のクロックを有するＣＰＵの場合でも本発明の
本質を何ら損なうものではない事は明らかである。
【００３９】
【発明の効果】本願における発明のうち代表的なものに
よって得られる効果を説明すれば、下記のとうりであ
る。
よって得られる効果を説明すれば、下記のとうりであ
る。
【００４０】すなわち、抵抗素子または容量素子を使用
していないために、実面積が非常に小さく微細加工技術
の進歩に伴うチップ面積の縮少化の妨げにならない。特
に、図８における比較器７４のような複雑な回路を使用
しないので、従来の検出回路と比べ、５分の１程度のチ
ップ占有面積で実現できる効果を有する。
していないために、実面積が非常に小さく微細加工技術
の進歩に伴うチップ面積の縮少化の妨げにならない。特
に、図８における比較器７４のような複雑な回路を使用
しないので、従来の検出回路と比べ、５分の１程度のチ
ップ占有面積で実現できる効果を有する。
【００４１】また、直流電流パスを持たないために、検
出回路全体の消費電流がなく回路の消費電力を減少させ
る効果もある。
出回路全体の消費電流がなく回路の消費電力を減少させ
る効果もある。
【００４２】さらにまた、本検出回路内の遅延回路によ
り得られる遅延時間の電源電圧依存性は、本検出回路を
内蔵するマイコン内部の信号遅延時間の電源電圧依存性
と同等であり、このことは言い替えると、製造プロセス
のばらつき等によるマイコン個々の限界動作周波数ばら
つきを自動的に合わせ込んでいることになる。従って、
電源電圧低下によるマイコンの動作安定性を完全に保証
することが可能となる効果をも有する。
り得られる遅延時間の電源電圧依存性は、本検出回路を
内蔵するマイコン内部の信号遅延時間の電源電圧依存性
と同等であり、このことは言い替えると、製造プロセス
のばらつき等によるマイコン個々の限界動作周波数ばら
つきを自動的に合わせ込んでいることになる。従って、
電源電圧低下によるマイコンの動作安定性を完全に保証
することが可能となる効果をも有する。
【図１】本発明の第１の実施例の電圧検出回路の構成図
である。
である。
【図２】本発明の第１の実施例の電圧検出回路の信号遅
延回路の回路構成図である。
延回路の回路構成図である。
【図３】本発明の第１の実施例の動作を説明するための
タイミング図である。
タイミング図である。
【図４】本発明の第１の実施例の動作説明するための特
性図である。
性図である。
【図５】本発明の第２の実施例の電圧検出回路の信号遅
延回路の回路構成図である。
延回路の回路構成図である。
【図６】本発明の第２の実施例の動作を説明するための
タイミング図である。
タイミング図である。
【図７】従来の電源電圧検出回路の構成図である。
【図８】検出回路７１の具体的な回路構成図である。
２，７２，７６ 検出信号 ９〜１３ 節点 ６ 遅延回路 ７，１５〜１９ Ｎ−ｃｈＭＯＳＦＥＴ ８，２１ Ｐ−ｃｈＭＯＳＦＥＴ ２２ トランスファーゲート ２３ ラッチ ２４ ＣＰＵ ２５ クロック発生手段 ２６ システムクロック ２７ ＣＰＵの動作限界値 ３０ ＮＯＲゲート ３１ インバータ ７１，１００ 電圧検出回路 ７３ レジスタ ７４ 比較器 ７５ 節点 ７７ 基準電圧発生器 Ｒ１，Ｒ２ 抵抗素子 ＶＤＤ 電源電圧 ＶＲＥＦ 基準電圧 ＣＫ１，ＣＫ２ クロック
Claims (5)
- 【請求項１】 半導体基板上に構成されるトランジスタ
を含みシステムクロックを受けて動作するマイクロコン
ピュータのＣＰＵと、前記トランジスタと同一特性を有
するトランジスタで構成される信号遅延回路と、この信
号遅延回路に入力され前記信号遅延回路の出力を所定の
期間サンプリングするためのクロック発生手段と、前記
信号遅延回路の出力をラッチするラッチ手段とを備え、
前記信号遅延回路および前記ラッチ手段のそれぞれが前
記クロック発生手段の出力を受けて動作し、前記所定の
期間が前記ＣＰＵの前記システムクロックの動作限界値
に対応することを特徴とする電圧検出回路。 - 【請求項２】 前記クロック発生手段は前記信号遅延回
路を駆動する第１のクロック信号と前記ラッチ手段を駆
動する第２のクロック信号とから成り、前記第１のクロ
ック信号と前記第２のクロック信号との出力遅延差が前
記所定の期間に対応することを特徴とする請求項１記載
の電圧検出回路。 - 【請求項３】 前記信号遅延回路は複数のトランスファ
ーゲートを備える請求項１または２記載の電圧検出回
路。 - 【請求項４】 前記信号遅延回路は複数のインバータを
備える請求項１または２記載の電圧検出回路。 - 【請求項５】 前記ラッチ手段はＤタイプフリップフロ
ップである請求項１，２，３または４記載の電圧検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075116A JP2616573B2 (ja) | 1995-03-31 | 1995-03-31 | 電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075116A JP2616573B2 (ja) | 1995-03-31 | 1995-03-31 | 電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08272491A true JPH08272491A (ja) | 1996-10-18 |
| JP2616573B2 JP2616573B2 (ja) | 1997-06-04 |
Family
ID=13566906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7075116A Expired - Fee Related JP2616573B2 (ja) | 1995-03-31 | 1995-03-31 | 電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616573B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103825594A (zh) * | 2014-03-27 | 2014-05-28 | 广东九博电子科技有限公司 | 基于fpga网管系统的掉电检测电路及检测方法 |
| US9344073B2 (en) | 2013-12-16 | 2016-05-17 | Fujitsu Limited | Semiconductor device |
-
1995
- 1995-03-31 JP JP7075116A patent/JP2616573B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9344073B2 (en) | 2013-12-16 | 2016-05-17 | Fujitsu Limited | Semiconductor device |
| CN103825594A (zh) * | 2014-03-27 | 2014-05-28 | 广东九博电子科技有限公司 | 基于fpga网管系统的掉电检测电路及检测方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2616573B2 (ja) | 1997-06-04 |
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