JP2648040B2 - 基板電位供給回路 - Google Patents
基板電位供給回路Info
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- JP2648040B2 JP2648040B2 JP3094619A JP9461991A JP2648040B2 JP 2648040 B2 JP2648040 B2 JP 2648040B2 JP 3094619 A JP3094619 A JP 3094619A JP 9461991 A JP9461991 A JP 9461991A JP 2648040 B2 JP2648040 B2 JP 2648040B2
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- Japan
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- potential
- pmos transistor
- capacitor
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- input
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Description
【０００１】
【産業上の利用分野】本発明は基板電位供給回路に関
し、特に、半導体集積回路に対する基板電位供給回路に
関する。
し、特に、半導体集積回路に対する基板電位供給回路に
関する。
【０００２】
【従来の技術】従来の基板電位供給回路は、その一例が
図２に示されるように、ＣＭＯＳインバータ８と、ＰＭ
ＯＳトランジスタ９〜１１と、容量１２および１３とを
備えて構成されており、ハイ・レベレまたはロウ・レベ
ルのパルス信号１０３の入力に対応して動作している。
図２において、入力信号１０３がロウ・レベルからハイ
・レベルに転移すると、容量１２の蓄積される電荷の移
動により、節点Ａの電位がハイ・レベルになり、これに
伴ないＰＭＯＳトランジスタ９がオン状態となると、節
点Ａの電位はＰＭＯＳトランジスタ９のしきい値電圧Ｖ
T9のレベルまで低下する。次に、入力信号１０３がハイ
・レベルからロウ・レベルに転移すると、節点Ａの電位
は、容量１２の電荷の移動により或る負のレベル迄低下
し、これに伴ないＰＭＯＳトランジスタ１１がオン状態
となり、この時、ＣＭＯＳインバータ８の出力信号１０
４を介して容量１３の電荷が移動し、節点Ｂの電位がハ
イ・レベルとなるが、ＰＭＯＳトランジスタ１１がオン
状態にあるため、この電位レベルは接地電位レベル迄低
下する。そして、再度入力信号１０３がハイ・レベルに
転移すると、容量１２の電荷の移動により、節点Ａの電
位も上昇し、ＰＭＯＳトランジスタ１１はオフ状態に移
行する。この時点において、ＣＭＯＳインバータ８の出
力信号１０４（入力信号１０３の反転信号）はロウ・レ
ベルよりハイ・レベルに変化するため、容量１２の電荷
が移動して節点Ｂの電位は負の電位迄低下し、従って、
ＰＭＯＳトランジスタ１０はオン状態になって、基板電
位ＶSUBは、節点Ｂの電位に引かれて負のレベルに低下
する。この一連の動作を繰返すことにより、基盤電位Ｖ
SUB は、節点Ｂの電位よりＰＭＯＳトランジスタ１０の
しきい値電圧ＶT10 まで低下し、半導体集積回路の基板
に所定の負電圧を供給するとが可能となる。
図２に示されるように、ＣＭＯＳインバータ８と、ＰＭ
ＯＳトランジスタ９〜１１と、容量１２および１３とを
備えて構成されており、ハイ・レベレまたはロウ・レベ
ルのパルス信号１０３の入力に対応して動作している。
図２において、入力信号１０３がロウ・レベルからハイ
・レベルに転移すると、容量１２の蓄積される電荷の移
動により、節点Ａの電位がハイ・レベルになり、これに
伴ないＰＭＯＳトランジスタ９がオン状態となると、節
点Ａの電位はＰＭＯＳトランジスタ９のしきい値電圧Ｖ
T9のレベルまで低下する。次に、入力信号１０３がハイ
・レベルからロウ・レベルに転移すると、節点Ａの電位
は、容量１２の電荷の移動により或る負のレベル迄低下
し、これに伴ないＰＭＯＳトランジスタ１１がオン状態
となり、この時、ＣＭＯＳインバータ８の出力信号１０
４を介して容量１３の電荷が移動し、節点Ｂの電位がハ
イ・レベルとなるが、ＰＭＯＳトランジスタ１１がオン
状態にあるため、この電位レベルは接地電位レベル迄低
下する。そして、再度入力信号１０３がハイ・レベルに
転移すると、容量１２の電荷の移動により、節点Ａの電
位も上昇し、ＰＭＯＳトランジスタ１１はオフ状態に移
行する。この時点において、ＣＭＯＳインバータ８の出
力信号１０４（入力信号１０３の反転信号）はロウ・レ
ベルよりハイ・レベルに変化するため、容量１２の電荷
が移動して節点Ｂの電位は負の電位迄低下し、従って、
ＰＭＯＳトランジスタ１０はオン状態になって、基板電
位ＶSUBは、節点Ｂの電位に引かれて負のレベルに低下
する。この一連の動作を繰返すことにより、基盤電位Ｖ
SUB は、節点Ｂの電位よりＰＭＯＳトランジスタ１０の
しきい値電圧ＶT10 まで低下し、半導体集積回路の基板
に所定の負電圧を供給するとが可能となる。
【０００３】
【発明が解決しようとする課題】上述した従来の基板電
位供給回路においては、接点Ａの電位レベルは容量１２
の電荷の移動により決定されるため、電位の設定状態と
してはフローティング状態にあり、何等かの要因により
節点Ａの電位が低下する場合には、ＰＭＯＳトランジス
タ１１がオン状態のままに推移して基板電位ＶSUB と接
地電位が短絡し、基板に対して、安定した負電圧を供給
することが不可能になる可能性があるという欠点があ
る。
位供給回路においては、接点Ａの電位レベルは容量１２
の電荷の移動により決定されるため、電位の設定状態と
してはフローティング状態にあり、何等かの要因により
節点Ａの電位が低下する場合には、ＰＭＯＳトランジス
タ１１がオン状態のままに推移して基板電位ＶSUB と接
地電位が短絡し、基板に対して、安定した負電圧を供給
することが不可能になる可能性があるという欠点があ
る。
【０００４】
【課題を解決するための手段】本発明の基板電位供給回
路は、ハイ・レベルまたはロウ・レベルの、それぞれの
レベルをとるパルス信号を入力信号として、この入力信
号の反転信号を出力するＣＭＯＳインバータと、ゲート
およびドレインが共に接地電位に接続され、前記入力信
号が第１の容量を介してソースに入力される第１のＰＭ
ＯＳトランジスタと、ドレインが接地電位に接続され、
前記入力信号が前記第１の容量を介してソースに入力さ
れる第２のＰＭＯＳトランジスタと、ゲートとドレイン
が連結されて、共に前記第２のＰＭＯＳトランジスタの
ゲートに接続されるとともに、前記反転信号が第２の容
量を介してゲートに入力されて、ソースより所定の基板
電位が出力される第３のＰＭＯＳトランジスタと、ソー
スが前記第３のＰＭＯＳトランジスタのドレインおよび
ゲートに接続され、ドレインが接地電位に接続されると
ともに、前記入力信号が前記第１の容量を介してソース
に入力される第４のＰＭＯＳトランジスタと、を備えて
構成される。
路は、ハイ・レベルまたはロウ・レベルの、それぞれの
レベルをとるパルス信号を入力信号として、この入力信
号の反転信号を出力するＣＭＯＳインバータと、ゲート
およびドレインが共に接地電位に接続され、前記入力信
号が第１の容量を介してソースに入力される第１のＰＭ
ＯＳトランジスタと、ドレインが接地電位に接続され、
前記入力信号が前記第１の容量を介してソースに入力さ
れる第２のＰＭＯＳトランジスタと、ゲートとドレイン
が連結されて、共に前記第２のＰＭＯＳトランジスタの
ゲートに接続されるとともに、前記反転信号が第２の容
量を介してゲートに入力されて、ソースより所定の基板
電位が出力される第３のＰＭＯＳトランジスタと、ソー
スが前記第３のＰＭＯＳトランジスタのドレインおよび
ゲートに接続され、ドレインが接地電位に接続されると
ともに、前記入力信号が前記第１の容量を介してソース
に入力される第４のＰＭＯＳトランジスタと、を備えて
構成される。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、ＣＭＯＳ
インバータ１と、ＰＭＯＳトランジスタ２〜５と、容量
６および７とを備えて構成される。
である。図１に示されるように、本実施例は、ＣＭＯＳ
インバータ１と、ＰＭＯＳトランジスタ２〜５と、容量
６および７とを備えて構成される。
【０００７】図１において、入力信号１０１がロウ・レ
ベルからハイ・レベルに転移すると、節点Ａにおける電
位は、容量６の電荷の移動によりハイ・レベルに上昇し
ようとするが、節点Ａの電位がＰＭＯＳトランジスタ２
のしきい値電圧ＶT2以上になると、ＰＭＯＳトランジス
タ２はオン状態となり、節点Ａの電位は、ＰＭＯＳトラ
ンジスタ２のしきい値電圧ＶT2以上の電位となることは
ない。
ベルからハイ・レベルに転移すると、節点Ａにおける電
位は、容量６の電荷の移動によりハイ・レベルに上昇し
ようとするが、節点Ａの電位がＰＭＯＳトランジスタ２
のしきい値電圧ＶT2以上になると、ＰＭＯＳトランジス
タ２はオン状態となり、節点Ａの電位は、ＰＭＯＳトラ
ンジスタ２のしきい値電圧ＶT2以上の電位となることは
ない。
【０００８】次に、入力信号１０１がハイ・レベルから
ロウ・レベルに転移すると、容量７の電荷が移動し、節
点Ａの電位は負のレベル迄低下し、これに伴ないＰＭＯ
Ｓトランジスタ５オン状態となる。この時点において、
ＣＭＯＳインバータ１の出力信号１０２はロウ・レベル
からハイ・レベルに変化するため、容量７の電荷の移動
により節点Ａの電位はハイ・レベルに上昇しようとする
が、ＰＭＯＳトランジスタ５がオン状態にあるため、こ
のＰＭＯＳトランジスタ５により接地電位レベル迄引下
げられてしまう。そして、再度入力信号１０１がロウ・
レベルからハイ・レベルに転移すると、容量６の電荷の
移動分だけ節点Ａの電位は上昇するが、ＣＭＯＳインバ
ータ１の出力信号１０２がハイ・レベルからロウ・レベ
ルに変化するため、節点Ａの電位は、容量７の電荷の移
動により接地電位レベルから負の電位レベルに低下し、
ＰＭＯＳトランジスタ３がオン状態となって、節点Ａの
電位は接地電位レベルとなり、ＰＭＯＳトランジスタ５
はオフ状態となる。この時点においては、節点Ａの電位
はロウ・レベルとなり、ＰＭＯＳトランジスタ４はオン
状態となって、基板電位ＶSUB は、節点Ａの電位レベル
に引かれて負の電位レベルとなる。従って、ＰＭＯＳト
ランジスタ４および５は、同時にオン状態となることが
なく、基板電位ＶSUB と接地電位とが短絡する状態があ
り得ないために、この一連の動作を繰返すことにより、
半導体集積回路の基板に対して、常時安定した負電位の
基板電位を供給し続けることができる。これにより、メ
モリおよびマイクロコンピュータ等の安定した動作を実
現することが可能となる。
ロウ・レベルに転移すると、容量７の電荷が移動し、節
点Ａの電位は負のレベル迄低下し、これに伴ないＰＭＯ
Ｓトランジスタ５オン状態となる。この時点において、
ＣＭＯＳインバータ１の出力信号１０２はロウ・レベル
からハイ・レベルに変化するため、容量７の電荷の移動
により節点Ａの電位はハイ・レベルに上昇しようとする
が、ＰＭＯＳトランジスタ５がオン状態にあるため、こ
のＰＭＯＳトランジスタ５により接地電位レベル迄引下
げられてしまう。そして、再度入力信号１０１がロウ・
レベルからハイ・レベルに転移すると、容量６の電荷の
移動分だけ節点Ａの電位は上昇するが、ＣＭＯＳインバ
ータ１の出力信号１０２がハイ・レベルからロウ・レベ
ルに変化するため、節点Ａの電位は、容量７の電荷の移
動により接地電位レベルから負の電位レベルに低下し、
ＰＭＯＳトランジスタ３がオン状態となって、節点Ａの
電位は接地電位レベルとなり、ＰＭＯＳトランジスタ５
はオフ状態となる。この時点においては、節点Ａの電位
はロウ・レベルとなり、ＰＭＯＳトランジスタ４はオン
状態となって、基板電位ＶSUB は、節点Ａの電位レベル
に引かれて負の電位レベルとなる。従って、ＰＭＯＳト
ランジスタ４および５は、同時にオン状態となることが
なく、基板電位ＶSUB と接地電位とが短絡する状態があ
り得ないために、この一連の動作を繰返すことにより、
半導体集積回路の基板に対して、常時安定した負電位の
基板電位を供給し続けることができる。これにより、メ
モリおよびマイクロコンピュータ等の安定した動作を実
現することが可能となる。
【０００９】
【発明の効果】以上説明したように、本発明は、ゲート
に、基板電位を引くＰＭＯＳトランジスタのゲート電位
が入力され、ソースが、基板電位と接地点を短絡させな
いＰＭＯＳトランジスタのゲートに接続されるととも
に、ドレインが接地されるＰＭＯＳトランジスタを新た
に付加することにより、基板電位と接地点との短絡の可
能性を排除することが可能となり、基板電位を安定に供
給することができるという効果がある。
に、基板電位を引くＰＭＯＳトランジスタのゲート電位
が入力され、ソースが、基板電位と接地点を短絡させな
いＰＭＯＳトランジスタのゲートに接続されるととも
に、ドレインが接地されるＰＭＯＳトランジスタを新た
に付加することにより、基板電位と接地点との短絡の可
能性を排除することが可能となり、基板電位を安定に供
給することができるという効果がある。
【００１０】
【００１１】
【００１２】
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例における動作の一例を示す流れ図であ
る。
る。
１，８ ＣＭＯＳインバータ ２〜５，９〜１１ ＰＭＯＳトランジスタ ６，７，１２，１３ 容量
Claims (1)
- 【請求項１】 ハイ・レベルまたはロウ・レベルの、そ
れぞれのレベルをとるパルス信号を入力信号として、こ
の入力信号の反転信号を出力するＣＭＯＳインバータ
と、 ゲートおよびドレインが共に接地電位に接続され、前記
入力信号が第１の容量を介してソースに入力される第１
のＰＭＯＳトランジスタと、 ドレインが接地電位に接続され、前記入力信号が前記第
１の容量を介してソースに入力される第２のＰＭＯＳト
ランジスタと、 ゲートとドレインが連結されて、共に前記第２のＰＭＯ
Ｓトランジスタのゲートに接続されるとともに、前記反
転信号が第２の容量を介してゲートに入力されて、ソー
スより所定の基板電位が出力される第３のＰＭＯＳトラ
ンジスタと、 ソースが前記第３のＰＭＯＳトランジスタのドレインお
よびゲートに接続され、ドレインが接地電位に接続され
るとともに、前記入力信号が前記第１の容量を介してソ
ースに入力される第４のＰＭＯＳトランジスタと、 を備えることを特徴とする基板電位供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094619A JP2648040B2 (ja) | 1991-04-25 | 1991-04-25 | 基板電位供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094619A JP2648040B2 (ja) | 1991-04-25 | 1991-04-25 | 基板電位供給回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206839A JPH05206839A (ja) | 1993-08-13 |
| JP2648040B2 true JP2648040B2 (ja) | 1997-08-27 |
Family
ID=14115279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3094619A Expired - Lifetime JP2648040B2 (ja) | 1991-04-25 | 1991-04-25 | 基板電位供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2648040B2 (ja) |
-
1991
- 1991-04-25 JP JP3094619A patent/JP2648040B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05206839A (ja) | 1993-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970401 |