JP3255781B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、負荷容量を駆動する出
力バッファ回路を備えた半導体集積回路装置に関するも
のである。

【０００２】

【従来の技術】従来、半導体集積回路装置における出力
バッファ回路としては、例えば特開平２−１１９４４３
号公報、及び特開平２−２６６７１４号公報に記載され
るものがあり、その構成を図を用いて説明する。図２
は、前記文献に記載された従来の半導体集積回路装置に
おける出力バッファ回路の回路図である。この出力バッ
ファ回路は、入力端子ＩＮからの入力電圧Ｖｉｎを反転
して制御電圧ＶＮ１を制御ノードＮ１へ出力するインバ
ータ１を備えている。インバータ１は、電源電位ＶＤＤ
と接地電位ＶＳＳとの間に直列接続されたＰチャネル型
ＭＯＳトランジスタ（以下、ＰＭＯＳという）及びＮチ
ャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）
で構成されている。

【０００３】インバータ１の出力側の制御ノードＮ１
は、出力用ＰＭＯＳ２及び出力用ＮＭＯＳ３の各ゲート
に接続され、このＮＭＯＳ２が電源電位ＶＤＤと出力端
子ＯＵＴとの間に接続され、さらにこのＰＭＯＳ３が出
力端子ＯＵＴと接地電位ＶＳＳとの間に接続されてい
る。制御ノードＮ１と出力端子ＯＵＴとの間には、負帰
還用のコンデンサ４が接続されている。出力端子ＯＵＴ
には、その出力電圧Ｖｏｕｔによって駆動される負荷容
量ＣＬが接続されている。この種の出力バッファ回路で
は、入力電圧Ｖｉｎが入力端子ＩＮに入力されると、そ
れがインバータ１で反転されて制御電圧ＶＮ１が制御ノ
ードＮ１へ出力される。この制御電圧ＶＮ１により、出
力用のＰＭＯＳ２及びＮＭＯＳ３が駆動され、それらの
ＰＭＯＳ２またはＮＭＯＳ３が相補的にオン，オフ動作
する。そして、出力端子ＯＵＴから出力電圧Ｖｏｕｔが
出力され、負荷容量ＣＬに印加される。この際、出力電
圧Ｖｏｕｔが、コンデンサ４を介して制御ノードＮ１へ
負帰還されるので、制御電圧ＶＮ１の立ち上り及び立ち
下り波形が緩慢になる。

【０００４】ここで、図２の出力バッファ回路におい
て、コンデンサ４が設けられていない場合を考えてみ
る。図３は、図２のコンデンサ４を除去した入出力波形
図である。なお、図３中のＶｉｎは入力端子ＩＮの入力
電圧、Ｖｏｕｔｌは低負荷容量時の出力電圧、及びＶｏ
ｕｔｈは高負荷容量時の出力電圧である。図２の出力バ
ッファ回路において、コンデンサ４が設けられていない
場合、入力端子ＩＮに入力電圧Ｖｉｎが入力されると、
それがインバータ１で反転され、このインバータ１の出
力側の制御ノードＮ１の制御電圧ＶＮ１によって出力用
のＰＭＯＳ２またはＮＭＯＳ３が相補的にオン，オフ動
作する。すると、出力端子ＯＵＴの出力電圧Ｖｏｕｔｌ
またはＶｏｕｔｈによって負荷容量ＣＬが駆動される。

【０００５】負荷容量ＣＬを駆動するため、ＰＭＯＳ２
及びＮＯＭＳ３のスイッチングによって該負荷容量ＣＬ
を充放電すると、電源電位ＶＤＤ及び接地電位ＶＳＳの
ふらつき（スイッチングノイズ）が発生したり、あるい
はリンギングや、隣接する他の信号へのクロストークノ
イズが発生する。特に、小さな負荷容量ＣＬのときの出
力電圧Ｖｏｕｔｌは、大きな負荷容量ＣＬのときの出力
電圧Ｖｏｕｔｈに比べて立ち下り及び立ち上り波形が鋭
くなるため、クロストークノイズの発生がより問題とな
り、該出力バッファ回路を搭載した半導体集積回路装置
の誤動作の原因となる。そこで、前記文献の技術では、
図２に示すように、制御ノードＮ１と出力端子ＯＵＴと
の間に負帰還用のコンデンサ４を設けている。このとき
の出力立ち下り波形及び出力立ち上り波形を図４及び図
５に示す。

【０００６】図４及び図５では、横軸に時間Ｔ１〜Ｔ
３，Ｔ４〜Ｔ５、縦軸に電圧がとられている。Ｖｏｕｔ
１，Ｖｏｕｔ２，Ｖｏｕｔ３，Ｖｏｕｔ４，Ｖｏｕｔ
５，Ｖｏｕｔ６は、負荷容量ＣＬが１０ｐＦ，５０ｐ
Ｆ，１００ｐＦ，２００ｐＦ，３００ｐＦ，４００ｐＦ
のときの各出力電圧である。ＶＮ１１，ＶＮ１２，ＶＮ
１３，ＶＮ１４，ＶＮ１５，ＶＮ１６は、負荷容量ＣＬ
が１０ｐＦ，５０ｐＦ，１００ｐＦ，２００ｐＦ，３０
０ｐＦ，４００ｐＦのときの制御ノードＮ１の各制御電
圧である。

【０００７】図４において、入力電圧Ｖｉｎが立ち下る
と、それがインバータ１で反転されて制御電圧ＶＮ１
１，ＶＮ１２，ＶＮ１３，ＶＮ１４，ＶＮ１５，ＶＮ１
６が立ち上り、それが出力用のＰＭＯＳ２及びＮＭＯＳ
３によって反転されて出力電圧Ｖｏｕｔ１，Ｖｏｕｔ
２，Ｖｏｕｔ３，Ｖｏｕｔ４，Ｖｏｕｔ５，Ｖｏｕｔ６
が立ち下る。また、図５において、入力電圧Ｖｉｎが立
ち上ると、それがインバータ１で反転されて制御電圧Ｖ
Ｎ１１，ＶＮ１２，ＶＮ１３，ＶＮ１４，ＶＮ１５，Ｖ
Ｎ１６が立ち下り、さらにそれが出力用のＰＭＯＳ２及
びＮＭＯＳ３によって反転され、出力電圧Ｖｏｕｔ１，
Ｖｏｕｔ２，Ｖｏｕｔ３，Ｖｏｕｔ４，Ｖｏｕｔ５，Ｖ
ｏｕｔ６が立ち上る。ここで、出力用のＰＭＯＳ２及び
ＮＭＯＳ３のゲート信号となる制御電圧ＶＮ１１，ＶＮ
１２，ＶＮ１３，ＶＮ１４，ＶＮ１５，ＶＮ１６は、立
ち下りまたは立ち上り時において、時間Ｔ１とＴ３、Ｔ
４とＴ６の傾斜が同等であり、時間Ｔ２，Ｔ５では負帰
還用のコンデンサ４による効果で平坦となる。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路装置における出力バッファ回路では、制
御電圧ＶＮ１１，ＶＮ１２，ＶＮ１３，ＶＮ１４，ＶＮ
１５，ＶＮ１６及び出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２，
Ｖｏｕｔ３，Ｖｏｕｔ４，Ｖｏｕｔ５，Ｖｏｕｔ６の立
ち上り時間や立ち下り時間が負荷容量ＣＬの大きさによ
って異なる。そのため、負荷容量ＣＬが小さくなって出
力波形が急峻になると、クロストークノイズ等が発生し
て誤動作の原因となる。従って、負帰還用のコンデンサ
４を効率よく用い、出力波形の立ち上り時間及び立ち下
り時間が負荷容量ＣＬの大きさに依存せずに、しかも出
力遅延時間を大きくすることなく、出力バッファ回路が
負荷容量ＣＬを駆動する際に発生するスイッチングノイ
ズ、リンギング、あるいはクロストークノイズを抑制す
ることが困難であった。

【０００９】本発明は、前記従来技術が持っていた課題
として、負帰還用のコンデンサを効率よく用い、出力バ
ッファ回路が負荷容量を駆動する際に発生するスイッチ
ングノイズ、リンギング、あるいはクロストークノイズ
を抑制することが困難な点について解決した、半導体集
積回路装置における出力バッファ回路を提供するもので
ある。

【００１０】

【課題を解決するための手段】本発明は、前記課題を解
決するために、出力バッファ回路に、第１の電源電位と
制御ノードとの間に接続され入力電圧によってオン，オ
フ動作するインバータ用の第１のトランジスタと、前記
制御ノードと第２の電源電位との間に接続され前記入力
電圧により前記第１のトランジスタに対して相補的にオ
ン，オフ動作する前記インバータ用の第２のトランジス
タと、前記出力端子と前記第２の電源電位との間に接続
され前記制御ノードの電圧によりオン，オフ動作する第
２の出力トランジスタと、前記制御ノードと前記出力端
子との間に接続された負帰還用のコンデンサと、前記第
１のトランジスタと前記制御ノードとの間に直列接続さ
れる第１の抵抗素子と、前記制御ノードと前記第２のト
ランジスタとの間に直列接続される第２の抵抗素子と、
前記第２の抵抗素子に並列接続され前記制御ノードの電
圧によりオン，オフ動作する第４のトランジスタとを、
設けている。また、本発明では、さらに、前記第１の電
源電位と出力端子との間に接続され前記制御ノードの電
圧によって前記第２の出力トランジスタに対して相補的
にオン，オフ動作する第１の出力トランジスタと、前記
第１の抵抗素子に並列接続され前記制御ノードの電圧に
よって前記第４のトランジスタに対して相補的にオン，
オフ動作する第３のトランジスタとを設けている。

【００１１】

【作用】本発明によれば、以上のように半導体集積回路
装置における出力バッファ回路を構成したので、入力電
圧は、第１及び第２のトランジスタで構成されるインバ
ータで反転されて制御ノードへ出力される。この制御ノ
ードの電圧は、第１及び第２の出力トランジスタで反転
され、出力端子から出力電圧が出力されて容量負荷が駆
動される。この際、出力端子の出力電圧がコンデンサを
介して制御ノードへ負帰還される。そして、第３及び第
４のトランジスタにより、制御ノードの電圧がある電位
まで比較的速く変化し、その後、第１及び第２の抵抗素
子により、該制御ノードの電圧が緩やかに変化する。こ
れにより、コンデンサの負帰還効果が効率よく得られ、
異なる負荷容量においても出力波形の立ち上り時間及び
立ち下り時間を一定に保てる。従って、前記課題を解決
できるのである。

【００１２】

【実施例】図１は、本発明の実施例を示す半導体集積回
路装置における出力バッファ回路の回路図である。この
出力バッファ回路は、半導体集積回路装置内からの入力
電圧Ｖｉｎを入力する入力端子ＩＮを有し、入力端子Ｉ
Ｎにはインバータを構成する第１のトランジスタとして
ＰＭＯＳ１１、及び第２のトランジスタとしてＮＭＯＳ
１２の各ゲートが接続されている。ＰＭＯＳ１１のソー
スは第１の電源電位としての電源電位ＶＤＤに接続さ
れ、ＮＭＯＳ１２のソースが第２の電源電位としての接
地電位ＶＳＳに接続されている。ＰＭＯＳ１１のドレイ
ンは、第１の抵抗素子としてオン抵抗値の大きなＰＭＯ
Ｓ１３のソースに接続され、ＰＭＯＳ１３のゲートが接
地電位ＶＳＳに、ドレインが制御電圧ＶＮ２の制御ノー
ドＮ２に、それぞれ接続されている。制御ノードＮ２に
は、第２の抵抗素子としてのオン抵抗値の大きなＮＭＯ
Ｓ１４のドレインが接続され、ＮＭＯＳ１４のゲートが
電源電位ＶＤＤに、ソースがＮＭＯＳ１２のドレイン
に、それぞれ接続されている。また、ＰＭＯＳ１１のド
レインには、第３のトランジスタとしてＰＭＯＳ１５の
ソースが接続され、ＰＭＯＳ１５のゲート及びドレイン
が制御ノードＮ２に接続されている。制御ノードＮ２に
は、第４のトランジスタとしてのＮＭＯＳ１６のドレイ
ン及びゲートが接続され、ＮＭＯＳ１６のソースがＮＭ
ＯＳ１２のドレインに接続されている。

【００１３】制御ノードＮ２には、“Ｈ”レベル出力用
の第１の出力トランジスタとしてＰＭＯＳ１７のゲート
と“Ｌ”レベル出力用の第２の出力トランジスタとして
ＮＭＯＳ１８のゲートとが接続されている。ＰＭＯＳ１
７のソースは電源電位ＶＤＤに接続され、そのドレイン
が出力電圧Ｖｏｕｔ用の出力端子ＯＵＴに接続されてい
る。出力端子ＯＵＴは、ＮＭＯＳ１８のドレインに接続
され、そのソースが接地電位ＶＳＳに接続されている。
制御ノードＮ２と、負荷容量ＣＬが接続される出力端子
ＯＵＴとの間には、帰還用のコンデンサ１９が接続され
ている。

【００１４】図６は図１の出力バッファ回路の出力立ち
下り波形図、及び図７は図１の出力バッファ回路の出力
立ち上り波形図であり、これらの図を参照しつつ、図１
の出力バッファ回路の出力立ち下り動作（ａ）、及び出
力立ち上り動作（ｂ）を説明する。なお、図６及び図７
では、横軸に時間Ｔ１〜Ｔ３，Ｔ４〜Ｔ６がとられ、縦
軸に電圧がとられている。Ｖｉｎは入力端子ＩＮの入力
電圧、ＶＮ２ｌは低負荷容量時の制御ノードＮ２の制御
電圧、ＶＮ２ｈは高負荷容量時の制御ノードＮ２の制御
電圧、Ｖｏｕｔｌは低負荷容量時の出力電圧、Ｖｏｕｔ
ｈは高負荷容量時の出力電圧である。

【００１５】（ａ） 出力立ち下り動作（図６） 初期値は入力電圧Ｖｉｎが“Ｈ”レベルであるため、そ
れがＰＭＯＳ１１及びＮＭＯＳ１２からなるインバータ
で反転され、さらにそれが出力用のＰＭＯＳ１７及びＮ
ＭＯＳ１８で反転されるため、出力電圧Ｖｏｕｔｌ，Ｖ
ｏｕｔｈも“Ｈ”レベルとなる。時間Ｔ１において、入
力電圧Ｖｉｎが“Ｈ”レベルから“Ｌ”レベルへ変化す
ると、それがＰＭＯＳ１１及びＮＭＯＳ１２からなるイ
ンバータで反転され、制御ノードＮ２の制御電圧ＶＮ２
１，ＶＮ２ｈが“Ｌ”レベルから“Ｈ”レベルへ変化し
ようとする。また、このとき制御電圧ＶＮ２ｌ，ＶＮ２
ｈが“Ｌ”レベルであるため、ＰＭＯＳ１５がオン状態
であり、ＰＭＯＳ１３，１５の経路により、制御電圧Ｖ
Ｎ２ｌ，ＶＮ２ｈが“Ｈ”レベルへ変化しようとする。
時間Ｔ２において、制御電圧ＶＮ２ｌ，ＶＮ２ｈが上昇
するにつれて、ＰＭＯＳ１５がオフ状態となる。そし
て、出力電圧Ｖｏｕｔｌ，Ｖｏｕｔｈが“Ｈ”レベルか
ら“Ｌ”レベルへと変化し始めるため、コンデンサ１９
の負帰還効果により、制御電圧ＶＮ２ｌ，ＶＮ２ｈは時
間Ｔ１のときに比べて波形がなめらかになる。

【００１６】時間Ｔ３において、出力電圧Ｖｏｕｔｌ，
Ｖｏｕｔｈが“Ｌ”レベルとなると、コンデンサ１９の
効果がうすれ、ＰＭＯＳ１３により制御電圧ＶＮ２ｌ，
ＶＮ２ｈを“Ｈ”レベルへと変化させる。ここで、低負
荷容量時と高負荷容量時の制御電圧ＶＮ２ｌ，ＶＮ２ｈ
の変化を比較すると、時間Ｔ１では双方の制御電圧ＶＮ
２ｌ，ＶＮ２ｈが同じように変化する。ところが、時間
Ｔ２において、低負荷容量時は出力電圧Ｖｏｕｔｌが速
く変化し始めるため、低負荷容量時の制御電圧ＶＮ２ｌ
が高負荷容量時に比べて低い電圧でなめらかになる。こ
れにより、低負荷容量時の出力電圧Ｖｏｕｔｌの“Ｈ”
レベルから“Ｌ”レベルへの変化の時間（立ち下り時
間）が、高負荷容量時に近づく。

【００１７】（ｂ） 出力立ち上り動作（図７） 時間Ｔ４において、初期値は入力電圧Ｖｉｎが“Ｌ”レ
ベルであるため、それがＰＭＯＳ１１及びＮＭＯＳ１２
からなるインバータで反転され、さらにそれが出力用Ｐ
ＭＯＳ１７及びＮＭＯＳ１８で反転され、出力電圧Ｖｏ
ｕｔｌ，Ｖｏｕｔｈも“Ｌ”レベルとなる。入力電圧Ｖ
ｉｎが“Ｌ”レベルから“Ｈ”レベルへ変化すると、Ｐ
ＭＯＳ１１及びＮＭＯＳ１２の反転動作によって制御電
圧ＶＮ２ｌ，ＶＮ２ｈが“Ｈ”レベルから“Ｌ”レベル
へ変化しようとする。ところが、このとき制御電圧ＶＮ
２ｌ，ＶＮ２ｈが“Ｈ”レベルであるため、ＮＭＯＳ１
６がオン状態であり、ＮＭＯＳ１４，１６の経路によ
り、制御電圧ＶＮ２ｌ，ＶＮ２ｈが“Ｌ”レベルへ変化
しようとする。

【００１８】時刻Ｔ５において、制御電圧ＶＮ２ｌ，Ｖ
Ｎ２ｈが下降するにつれ、ＮＭＯＳ１６がオフ状態とな
る。そして、出力電圧Ｖｏｕｔｌ，Ｖｏｕｔｈが“Ｌ”
レベルから“Ｈ”レベルへと変化し始めるため、コンデ
ンサ１９の負帰還効果により、制御電圧ＶＮ２ｌ，ＶＮ
２ｈの波形が時間Ｔ３のときに比べてなめらかになる。
時間Ｔ６において、出力電圧Ｖｏｕｔｌ，Ｖｏｕｔｈが
“Ｈ”レベルとなると、コンデンサ１９の効果がうす
れ、ＮＭＯＳ１４により制御電圧ＶＮ２ｌ，ＶＮ２ｈを
“Ｌ”レベルへと変化させる。ここで、低負荷容量時の
制御電圧ＶＮ２ｌと高負荷容量時の制御電圧ＶＮ２ｈと
の変化を比較すると、時間Ｔ４では双方とも同じように
変化する。しかし、時間Ｔ５において、低負荷容量時は
出力電圧Ｖｏｕｔｌが速く変化し始めるため、該低負荷
容量時の制御電圧ＶＮ２ｌは高負荷容量時に比べて高い
電圧でなめらかになる。これにより、低負荷容量時の出
力電圧Ｖｏｕｔｌの“Ｌ”レベルから“Ｈ”レベルへの
変化の時間（立ち上り時間）が高負荷容量時に近づく。
以上のように、負荷容量ＣＬを駆動する出力用のＰＭＯ
Ｓ１７及びＮＭＯＳ１８の制御電圧（即ち、ゲート電
圧）ＶＮ２ｌ，ＶＮ２ｈの変化を、負荷容量ＣＬの大き
さによって変えることができるため、異なる負荷容量Ｃ
Ｌにおいて出力波形の立ち下り及び立ち上り時間が一定
に保たれる。そのため、特に低負荷容量時において隣接
する他の信号へのクロストークノイズを抑制できる。し
かも、負荷容量ＣＬへの充放電も従来回路と比べ、低速
に行われるため、スイッチングノイズや、リンギングも
抑制することができる。従って、これらによる半導体集
積回路装置の誤動作を防止できる。

【００１９】図８は、負荷容量ＣＬを１０ｐＦ，５０ｐ
Ｆ，１００ｐＦ，２００ｐＦ，３００ｐＦに変えたとき
の図６に対応する図１の出力立ち下り波形図である。同
様に、図９は、負荷容量ＣＬを１０ｐＦ，５０ｐＦ，１
００ｐＦ，２００ｐＦ，３００ｐＦと変えたときの図７
に対応する図１の出力立ち上り波形図である。Ｖｏｕｔ
１，Ｖｏｕｔ２，Ｖｏｕｔ３，Ｖｏｕｔ４，Ｖｏｕｔ
５，は、負荷容量ＣＬが１０ｐＦ，５０ｐＦ，１００ｐ
Ｆ，２００ｐＦ，３００ｐＦのときの各出力電圧であ
る。ＶＮ２１，ＶＮ２２，ＶＮ２３，ＶＮ２４，ＶＮ２
５は、負荷容量ＣＬが１０ｐＦ，５０ｐＦ，１００ｐ
Ｆ，２００ｐＦ，３００ｐＦのときの制御ノードＮ２に
おける各制御電圧である。

【００２０】図８及び図９に示すように、出力用のＰＭ
ＯＳ１７及びＮＭＯＳ１８のゲート電圧となる制御電圧
ＶＮ２１，ＶＮ２２，ＶＮ２３，ＶＮ２４，ＶＮ２５
は、出力波形立ち下り及び立ち上り時において時間Ｔ１
とＴ３での傾斜が異なり、同様に時間Ｔ４とＴ６での傾
斜が異なる。時間Ｔ１とＴ４ではＰＭＯ１５とＮＭＯＳ
１６による効果であり、時間Ｔ３とＴ６の変化はＰＭＯ
Ｓ１３とＮＭＯＳ１４による効果である。時間Ｔ１，Ｔ
４の方が時間Ｔ３，Ｔ６に比べて動作が速い。また、時
間Ｔ２，Ｔ５はコンデンサ１９による負帰還効果であ
る。

【００２１】本実施例では、出力波形の立ち上り時間及
び立ち下り時間が負荷容量ＣＬに依存せずに動作させる
ため、コンデンサ１９を介して出力用のＰＭＯＳ１７及
びＮＭＯＳ１８の制御電圧ＶＮ２の変化を制御する回路
構成にしている。即ち、コンデンサ１９の負帰還効果を
効率よく得るために、出力用のＰＭＯＳ１７及びＮＭＯ
Ｓ１８の制御電圧ＶＮ２の変化をＰＭＯＳ１３及びＮＭ
ＯＳ１４のオン抵抗値によって緩やかにしている。とこ
ろが、ＰＭＯＳ１３及びＮＭＯＳ１４の効果により、出
力波形が鈍ってしまい遅延時間が大きくなる。そこで、
遅延時間が大きくならないように、ＰＭＯＳ１５及びＮ
ＭＯＳ１６により、制御電圧ＶＮ２をある電位（例え
ば、出力用のＰＭＯＳ１７及びＮＭＯＳ１８の閾値電圧
付近）までは、出力波形が鈍くならない程度に比較的速
く変化させて遅延時間を小さくしている。その後、前記
のＰＭＯＳ１３及びＮＭＯＳ１４によって制御電圧ＶＮ
２の変化を鈍らせ、コンデンサ１９の負帰還効果を効率
よく得るようにしている。また、第１の抵抗素子をＰＭ
ＯＳ１３、第２の抵抗素子をＮＭＯＳ１４で構成したの
で、出力バッファ回路の他の回路をＭＯＳトランジスタ
等を用いて構成することにより、高集積化が可能とな
る。

【００２２】なお、本発明は上記実施例に限定されな
い。例えば、図１においてＰＭＯＳをＮＭＯＳに、ＮＭ
ＯＳをＰＭＯＳに代えたり、それに応じて電源電位ＶＤ
Ｄと接地電位ＶＳＳの極性を代えたり、あるいはＰＭＯ
Ｓ１３及びＮＭＯＳ１４を他の抵抗素子で構成する等、
種々の変形が可能である。

【００２３】図１０は本発明の他の実施例を説明するた
めの、半導体集積回路装置における出力バッファ回路の
回路図である。図１０に示した出力バッファ回路は、図
１に示した出力バッファ回路と同様に、入力端子ＩＮを
有し、入力端子ＩＮにはインバータを構成する第１のト
ランジスタとしてＰＭＯＳ２１、及び第２のトランジス
タとしてＮＭＯＳＳ２２の各ゲートが接続されている。
ＰＭＯＳ２１のソースは第１の電源電位として電源電位
ＶＤＤに接続され、ＮＭＯＳ２２のソースが第２の電源
電位として接地電位ＶＳＳに接続されている。ＰＭＯＳ
２１のドレインは、第１の抵抗素子としてオン抵抗値の
大きなＰＭＯＳ２３のソースに接続され、ＰＭＯＳ２３
のゲートが接地電位ＶＳＳに、ドレインが制御電圧ＶＮ
２の制御ノードＮ３に、それぞれ接続されている。制御
ノードＮ３には、第２の抵抗素子としてオン抵抗値の大
きなＮＭＯＳ２４のドレインが接続され、ＮＭＯＳ２４
のゲートが電源電位ＶＤＤに、ソースがＮＭＯＳ２２の
ドレインに、それぞれ接続されている。また、制御ノー
ドＮ３には、第４のトランジスタとしてＮＭＯＳ２５の
ドレイン及びゲートが接続され、ＮＭＯＳ２５のソース
がＮＭＯＳ２２のドレインに接続されている。

【００２４】制御ノードＮ３には、“Ｌ”レベル出力用
の第２の出力トランジスタとしてのＮＭＯＳ２６のゲー
トが接続されている。出力端子ＯＵＴは、ＮＭＯＳ２６
のドレインに接続され、そのソースが接地電位ＶＳＳに
接続されている。また、制御ノードＮ３と、負荷容量Ｃ
Ｌが接続される出力端子ＯＵＴとの間には、帰還用のコ
ンデンサ２７が接続されている。出力端子ＯＵＴは外部
に負荷容量ＣＬが接続され、電源電位との間に抵抗Ｒ１
が、接地電位との間に抵抗Ｒ２が各々接続されている。

【００２５】図１１は図１０の出力バッファ回路の出力
立ち下り波形図、及び図１２は図１０の出力バッファ回
路の出力立ち上り波形図である。基本的な動作は、図１
に示した出力バッファ回路と同様であり、相違点として
は、出力端子ＯＵＴの“Ｈ”レベルは外部抵抗Ｒ１及び
Ｒ２により設定される点である。また、ＮＭＯＳ２６の
しきい値が約０．７〜０．８Ｖであるため、制御ノード
Ｎ３の“Ｌ”レベルから“Ｈ”レベルへ、ある電位まで
速やかに動作させる必要がないため、図１に示した出力
バッファ回路のＰＭＯＳ１５は削除している。

【００２６】図１１及び図１２に示すように、本発明の
他の実施例においても、出力端子ＯＵＴをコンデンサＣ
Ｌを介してＮＭＯＳ２６のゲートと接続することによ
り、動作時にＮＭＯＳ２６のゲート電位を制御しながら
動作するため、立ち上り／立ち下り時間が外部に接続さ
れる負荷容量に依存せずに動作することが可能となる。
また、波形が緩やかになるため、同時スイッチングノイ
ズ、クロストークノイズを低減できる。また、ＮＭＯＳ
２５を設けＮＭＯＳ２６のゲート電位をしきい値付近ま
で鋭く動作させることにより、立ち上がり時の遅延時間
を速くすることができる。尚、ＰＭＯＳ２３、ＮＭＯＳ
２４、コンデンサ２７は負帰還がかかり易いように、適
宜設定することができる。

【００２７】

【発明の効果】以上詳細に説明したように、本発明によ
れば、第１及び第２の抵抗素子を設けたので、第１及び
第２の出力トランジスタを制御する制御ノードの電圧の
変化が緩やかになる。この際、出力波形の変化が緩やか
になって遅延時間が大きくなるが、第４のトランジスタ
や第３のトランジスタを設けたので、制御ノードの電圧
をある電位まで比較的速く変化させることができ、その
後、該制御ノードの電圧変化が第１及び第２の抵抗素子
によって緩やかになる。そのため、コンデンサの負帰還
効果を効率よく得られる。従って、異なる負荷容量にお
いても、出力波形の立ち上り時間及び立ち下り時間がほ
ぼ一定に保たれるので、出力バッファ回路が負荷容量を
駆動する際に発生するスイッチングノイズ、リンギン
グ、または隣接する他の信号へのクロストークノイズを
的確に抑制でき、これによる半導体集積回路装置の誤動
作を防止できる。そして、第１及び第２の抵抗素子の抵
抗値を大きくし、コンデンサの容量値を大きく設定すれ
ば、より顕著な効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施例を示す半導体集積回路装置にお
ける出力バッファ回路の回路図である。

【図２】従来の半導体集積回路装置における出力バッフ
ァ回路の回路図である。

【図３】図２の出力バッファ回路からコンデンサ４を除
去したときの入出力波形図である。

【図４】図２の出力バッファ回路における出力立ち下り
波形図である。

【図５】図２の出力バッファ回路における出力立ち上り
波形図である。

【図６】図１の出力バッファ回路における出力立ち下り
波形図である。

【図７】図１の出力バッファ回路における出力立ち上り
波形図である。

【図８】図１の出力バッファ回路における出力立ち下り
波形図である。

【図９】図１の出力バッファ回路における出力立ち上り
波形図である。

【図１０】本発明の他の実施例を示す出力バッファ回路
の回路図である。

【図１１】図１０の出力バッファ回路における出力立ち
下り波形図である。

【図１２】図１０の出力バッファ回路における出力立ち
上り波形図である。

【符号の説明】

１１、２１ ＰＭＯＳ（第１のトランジスタ） １２、２２ ＮＭＯＳ（第２のトランジスタ） １３、２３ ＰＭＯＳ（第１の抵抗素子） １４、２４ ＮＭＯＳ（第２の抵抗素子） １５ ＰＭＯＳ（第３のトランジスタ） １６、２５ ＮＭＯＳ（第４のトランジスタ） １７ ＰＭＯＳ（第１の出力トランジスタ） １８、２６ ＮＭＯＳ（第２の出力トランジスタ） １９、２７ コンデンサ Ｎ２、Ｎ３ 制御ノード ＶＤＤ 電源電位 Ｖｉｎ 入力電圧 ＶＮ２ 制御電圧 Ｖｏｕｔ 出力電圧 ＶＳＳ 接地電位

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 17/00 - 17/70 H03K 19/00 - 19/00 103 H03K 19/092 - 19/096

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 第１の電源電位と制御ノードとの間に接
   続され、入力端子に入力される入力電圧によってオン，
   オフ動作する第１のトランジスタと、 前記制御ノードと第２の電源電位との間に接続され前記
   入力電圧により前記第１のトランジスタに対して相補的
   にオン，オフ動作する第２のトランジスタと、 出力端子と前記第２の電源電位との間に接続され前記制
   御ノードの電圧によりオン，オフ動作する第２の出力ト
   ランジスタと、 前記制御ノードと前記出力端子との間に接続されたコン
   デンサと、 前記第１のトランジスタと前記制御ノードとの間に直列
   接続される第１の抵抗素子と、 前記制御ノードと前記第２のトランジスタとの間に直列
   接続される第２の抵抗素子と、 前記第２の抵抗素子に並列接続され前記制御ノードの電
   圧によりオン，オフ動作する第４のトランジスタとを設
   けたことを特徴とする半導体集積回路装置。
2. 【請求項２】 前記第１の電源電位と前記出力端子との
   間に接続され前記制御ノードの電圧により前記第２の出
   力トランジスタに対して相補的にオン，オフ動作する第
   １の出力トランジスタと、 前記第１の抵抗素子に並列接続され前記制御ノードの電
   圧により前記第４のトランジスタに対して相補的にオ
   ン，オフ動作する第３のトランジスタとを設けたことを
   特徴とする請求項１記載の半導体集積回路装置。
3. 【請求項３】 前記第１の抵抗素子を、ゲートが前記第
   ２の電源電位に接続されたＰチャネル型ＭＯＳトランジ
   スタで構成し、前記第２の抵抗素子を、ゲートが前記第
   １の電源電位に接続されたＮチャネル型ＭＯＳトランジ
   スタで構成したことを特徴とする請求項１または２記載
   の半導体集積回路装置。