KR100275105B1 - 저전력회로 - Google Patents

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Abstract

본 발명은 프리차지 회로의 스윙 전압을 감소시켜 전체 전력 소모를 줄이고, 안정적인 출력 전압을 보장하는 저전력 회로를 제공하기 위한 것으로, 이를 위해 본 발명은 다수의 워드라인 신호에 응답하여 비트라인을 구동하는 이벨류에이션부 및 상기 워드라인 신호와 클락 신호에 응답하여 풀-다운 구동하는 풀-다운부를 포함하는 반도체 회로에 있어서, 프리차지 신호에 응답하여 제1 노드를 공급 전압으로 프리차지하기 위한 프리차지 수단; 상기 제1 노드에 연결되며, 이벨류에이션이 발생하는 상기 비트라인의 스윙 전압 폭을 줄이기 위한 스윙 전압 드롭 수단; 및 풀-스윙의 안정적인 출력 전압을 출력하기 위한 출력 수단을 더 포함하여 이루어지되, 상기 스윙 전압 드롭 수단은, 게이트로 상기 프리차지 신호를 입력받고, 상기 공급전압과 제2 노드 사이에 연결되는 제1 엔모스트랜지스터; 상기 제1 노드와 상기 비트라인 사이에 직렬 연결되면서, 상기 공급전압 및 상기 제2 노드의 신호를 게이트로 각각 입력받는 제2 엔모스트랜지스터 및 제3 엔모스트랜지스터를 포함하고, 상기 출력 수단은, 게이트로 상기 출력 전압을 피드백 입력받고, 상기 공급전압과 상기 제1 노드 사이에 연결되는 제1 피모스트랜지스터; 및 상기 제1 노드를 입력으로 받아 반전하여 상기 출력 전압으로 출력하는 반전 수단을 포함한다.

Description

저전력 회로{CIRCUIT FOR LOW POWER}
본 발명은 반도체 회로에 관한 것으로서, 특히 프리차지(precharge) 및 이벨류에이션(evaluation) 구조의 저전력 회로에 관한 것이다.
일반적으로, PLA(Programmable Logic Array)와 메모리 등의 회로는 대부분 프리차지 및 이벨류에이션 구조를 가지며, 이러한 구조는 전체 칩의 소비 전력에 중요한 요인으로 작용한다.
또한, CMOS(Complementary Metal Oxide Semiconductor, 이하 CMOS라 함) 회로에서의 전력 소모는 거의 대부분이 입력의 스위칭(Switching) 동안에 발생하는 동적 전력 손실(dynamic power dissipation)이다. 즉, 전력 소모는 피모스트랜지스터를 통하여 "0"에서 공급전압 레벨인 "VDD"까지 천이될 때 CMOS 회로의 출력 로드 커패시터(Output Load Capacitor, CL)가 차지(charge)되면서 발생한다. 이런 포지티브(positive) 천이가 발생할 때의 전력을 수식으로 표현하면 "CL× VDD 2"인데, 이때 이중의 반(1/2 CL× VDD 2)은 출력 로드 커패시터에 저장되고, 나머지는 풀-업 피모스트랜지스터에 의해 소비된다. 또한, 출력 전압이 "VDD"에서 "0"으로 변하는 네거티브(negative) 천이일때는 공급전압(VDD)으로부터의 전력 인가는 없으나, 출력 로드 커패시터에 저장된 전력(1/2 CL× VDD 2)이 풀-다운 엔모스트랜지스터를 통해 소비된다. 만약, 이러한 출력 전압의 천이가 일정 클락 레이트(FCLK)를 가지면서 발생한다고 하면, "CL × VDD2 × FCLK" 만큼의 전력을 소비한다고 할 수 있다.
도 1은 프리차지-이벨류에이션 구조를 포함하는 종래의 회로도로서, 클락신호(PHI)에 응답하여, 비트라인(Bit_Line) 및 디바이스의 출력 전압(Vout)을 프리차지하는 프리차지부(100), 비트라인(Bit_Line) 및 출력 전압에 접속되고, 다수의 워드라인 신호(VWORD1내지 VWORDn)에 응답하여 비트라인 및 출력 전압을 구동하는 이벨류에이션부(110) 및 워드라인 신호와 클락 신호(PHI)에 응답하여 풀-다운 구동하는 풀-다운부(120)로 이루어진다.
이러한 종래의 회로는, 프리차지 신호(PHI)가 변화할 때마다 비트라인의 전압을 차지하고, 워드라인 신호에 따라 디스차지하는 동작을 반복적으로 수행함으로써 전류 및 전력 소모가 증가되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 프리차지 회로의 스윙 전압을 감소시켜 전체 전력 소모를 줄이고, 안정적인 출력 전압을 보장하는 저전력 회로를 제공하는데 그 목적이 있다.
도 1은 프리차지-이벨류에이션 구조를 포함하는 종래의 회로도.
도 2는 본 발명의 일실시예에 따른 프리차지-이벨류에이션 구조를 포함하는 본 발명의 회로도.
도 3은 본 발명의 시뮬레이션 한 결과를 나타내는 파형도.
* 도면의 주요 부분에 대한 설명
200 :프리차지부 210 : 출력부
220 : 스윙 전압 드롭부 230 : 이벨류에이션부
240 : 풀-다운부
상기 목적을 달성하기 위한 본 발명은, 다수의 워드라인 신호에 응답하여 비트라인을 구동하는 이벨류에이션부 및 상기 워드라인 신호와 클락 신호에 응답하여 풀-다운 구동하는 풀-다운부를 포함하는 반도체 회로에 있어서, 프리차지 신호에 응답하여 제1 노드를 공급 전압으로 프리차지하기 위한 프리차지 수단; 상기 제1 노드에 연결되며, 이벨류에이션이 발생하는 상기 비트라인의 스윙 전압 폭을 줄이기 위한 스윙 전압 드롭 수단; 및 풀-스윙의 안정적인 출력 전압을 출력하기 위한 출력 수단을 더 포함하여 이루어지되, 상기 스윙 전압 드롭 수단은, 게이트로 상기 프리차지 신호를 입력받고, 상기 공급전압과 제2 노드 사이에 연결되는 제1 엔모스트랜지스터; 상기 제1 노드와 상기 비트라인 사이에 직렬 연결되면서, 상기 공급전압 및 상기 제2 노드의 신호를 게이트로 각각 입력받는 제2 엔모스트랜지스터 및 제3 엔모스트랜지스터를 포함하고, 상기 출력 수단은, 게이트로 상기 출력 전압을 피드백 입력받고, 상기 공급전압과 상기 제1 노드 사이에 연결되는 제1 피모스트랜지스터; 및 상기 제1 노드를 입력으로 받아 반전하여 상기 출력 전압으로 출력하는 반전 수단을 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 살펴본다.
디지털 CMOS 회로의 전력 소비는 아래 수학식 1에서 표현되듯이 크게 3가지 요인에 의해 기인된다.
PAVG= Ps + Pshort-circuit + Pleakage
Ps=CL* VDD2* FCLK
여기서 PAVG는 소모되는 전체 전력 소모량, Ps는 입력의 스위칭 동안 발생하는 동적 전력 소모량, Pshort-circuit는 단락 회로에 의해 소모되는 전력 소모량, Pleakage는 누설 전류에 의해 소모되는 정적 전력 소모량을 각각 나타낸다.
전체 전력 소모량을 이루는 3 가지 요인 중 스위칭에 의한 전력소비가 대부분을 차지하며, 이때 전력 소모량은 상기 수학식 1에서 보여지듯 공급 전압(VDD)의 제곱에 비례해서 증가한다.
본 발명은 역으로 공급 전압을 낮출 경우 전력 소모량을 2차 함수적으로 줄일 수 있다는 점에 착안하여, 본 발명에서는 두 개의 엔모스트랜지스터를 통해 비트라인의 최대 전압 스윙(Maximum Voltage Swing)을 "VDD-(VTN3+VTN5)"로 제한함으로써, 전력 소비를 종래의 기술에 비해 약 "(VDD-(VTN3+VTN5))/VDD"의 비율로 줄인다.
도 2는 본 발명의 일실시예에 따른 프리차지-이벨류에이션 구조를 포함하는 본 발명의 회로도로서, 제1 노드(amp)를 공급 전압(VDD)으로 프리차지하는 프리차지부(200), 이벨류에이션이 발생하는 비트라인(Bit_Line)의 스윙 전압 폭을 줄이는 스윙 전압 드롭부(swing voltage drop, 220), 출력 전압(V(out))을 풀-스윙(full-swing)하는 출력부(210), 다수의 워드라인 신호에 응답하여 비트라인을 구동하는 이벨류에이션부(230) 및 워드라인 신호와 클락 신호(PHI)에 응답하여 풀-다운 구동하는 풀-다운부(240)로 이루어진다.
스윙 전압 드롭부(220)는 게이트로 반전된 클락신호(PHI_b)를 입력받고, 공급전압(VDD)과 제2 노드(Step1) 사이에 연결되는 엔모스트랜지스터(M4)와, 제1 노드(amp)와 비트라인(Bit_Line) 사이에 직렬 연결되며 자신의 게이트로 공급전압(VDD) 및 제2 노드(Step1)의 전압을 각기 입력받는 두 개의 엔모스트랜지스터(M3 및 M5)를 사용해서 스윙 전압을 줄인다.
그러나, 엔모스트랜지스터를 사용하여 스윙 전압을 줄일 경우에 발생하는 문제점, 즉 출력 신호 "하이(high)"의 잡음 마진(noise margin)이 스윙 전압을 낮추기 위해서 사용된 엔모스트랜지스터의 문턱 전압(VT) 만큼 감소하며, 이 문턱 전압의 합이 공급 전압(VDD)에 육박할 경우는 잡음 마진이 거의 OV에 이르게 되는 문제와, 또한 출력 신호의 전압이 공급 전압(VDD)까지 상승하지 않음으로써 출력 신호가 "하이" 일 때, 다음 단에 연결된 스테틱(static) 게이트의 엔모스트랜지스터를 약하게 턴-온하여 정적 전력 소비가 증가하고 전체 회로의 동작 특성이 저하 되는 문제점을 극복하고, 보상하기 위한 출력부(210)는, 공급 전압(VDD)과 제1 노드(amp) 사이에 연결되고, 게이트로 출력 전압(V(out))을 피드백 입력받는 피모스트랜지스터(M2) 및 제1 노드(amp)의 전압레벨을 입력받아 반전한 후 출력 전압(V(out))으로 출력하는 인버터(G1)로 구성된다. 여기서, 피모스트랜지스터(M2)의 저항값은 엔모스트랜지스터(M3)의 저항값보다 충분히 높아야 한다.
도 3은 본 발명의 시뮬레이션 한 결과를 나타내는 파형도로서, 이를 참조하여 회로 동작을 살펴본다.
엔모스트랜지스터(M3 및 M5)를 통해 비트라인(Bit_Line)의 프리차지 전압을"VDD-(VTN3+VTN5)"로 낮추고, 피모스트랜지스터(M1) 및 엔모스트랜지스터(M4)는 클락신호이자 프리차지 신호인 "PHI"에 의해서 프리차지 동안(즉, PHI ="0" 동안) 출력부(210)의 인버터(G1)의 입력을 공급 전압(VDD)까지 레벨-업시키고, 비트라인(Bit_line)의 전압을 "VDD-(VTN3+VTN5)"로 유지한다.
만약, 이벨류에이션 기간 동안(즉, PHI="1" 동안) VWORD가 "하이"로 입력되면, 비트라인(Bit_Line)의 전압은 급속히 떨어지고, 제2 노드(Step1) 지점의 전압이 1.75mV까지 떨어져 엔모스트랜지스터(M3)가 충분히 턴-온되어 인버터(G1)의 입력 노드인 제1 노드(amp)의 전위를 급속히 낮추어 출력 전압(V(out))으로 전달한다. 또한 피모스트랜지스터(M2)는 프리차지가 끝난 후 이벨류에이션 기간이 시작 되고, VWORD의 입력이 "하이"로 되기 전까지 인버터(G1)의 입력 노드인 제1 노드(amp)의 전위를 안정화 시켜 전체 회로의 불안정한 동작을 막아 준다.
따라서, 높은 커패시턴스 값을 가진 비트라인의 스윙 전압을 줄여 전력 소비를 적게 하고, 출력 전압(V(out))의 입력 노드인 제1 노드(Amp)의 전압 드롭을 빠르게 하여 신호 처리의 속도를 향상 시키는 본 발명에서 제안된 회로는 PLA 및 메모리의 프리차지 로직에 사용되어 질 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, 프리차지 회로의 스윙 전압을 감소시키며, 회로의 공급 전압이 감소될 때 생기는 문제점인 잡음 마진 부족 및 프리차지 회로 다음 단과의 인터페이스(Interface)에서 전압 레벨 차이로 발생하는 동작의 불안정성을 해결하기 위한 보상회로를 추가함으로써, 성능에는 영향을 주지 않으면서 스윙 전압을 감소 시켜 전력 소비를 획기적으로 줄일 수 있는 효과가 있다. 예를 들어, 비트라인의 스윙 전압을 엔모스트랜지스터의 약 2VT만큼 낮춤으로써 공급전압이 5V인 회로에서의 전력 소비를 종래 회로에 비해 약 3/5 정도 감소할 수 있어, PLA와 Memory 와 같은 Bit-line의 capacitance가 크고, 전력 소비가 많은 회로에 적용하면 상당히 좋은 효과를 얻을 수 있다.

Claims (3)

  1. 다수의 워드라인 신호에 응답하여 비트라인을 구동하는 이벨류에이션부 및 상기 워드라인 신호와 클락 신호에 응답하여 풀-다운 구동하는 풀-다운부를 포함하는 반도체 회로에 있어서,
    프리차지 신호에 응답하여 제1 노드를 공급 전압으로 프리차지하기 위한 프리차지 수단;
    상기 제1 노드에 연결되며, 이벨류에이션이 발생하는 상기 비트라인의 스윙 전압 폭을 줄이기 위한 스윙 전압 드롭 수단; 및
    풀-스윙의 안정적인 출력 전압을 출력하기 위한 출력 수단을 더 포함하여 이루어지되,
    상기 스윙 전압 드롭 수단은,
    게이트로 상기 프리차지 신호를 입력받고, 상기 공급전압과 제2 노드 사이에 연결되는 제1 엔모스트랜지스터;
    상기 제1 노드와 상기 비트라인 사이에 직렬 연결되면서, 상기 공급전압 및 상기 제2 노드의 신호를 게이트로 각각 입력받는 제2 엔모스트랜지스터 및 제3 엔모스트랜지스터를 포함하고,
    상기 출력 수단은,
    게이트로 상기 출력 전압을 피드백 입력받고, 상기 공급전압과 상기 제1 노드 사이에 연결되는 제1 피모스트랜지스터; 및
    상기 제1 노드를 입력으로 받아 반전하여 상기 출력 전압으로 출력하는 반전 수단
    을 포함하여 이루어지는 것을 특징으로 하는 반도체 회로.
  2. 제 1 항에 있어서, 상기 프리차지 수단은,
    게이트로 상기 프리차지 신호를 입력받고, 상기 공급전압과 상기 제1 노드 사이에 연결되는 제2 피모스트랜지스터를 포함하는 반도체 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 피모스트랜지스터의 저항값은 상기 제2 엔모스트랜지스터의 저항값보다 상대적으로 높은 것을 특징으로 하는 반도체 회로.
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