JP3455561B2 - 信号遅延回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路に内蔵
される信号遅延回路に関する。

【０００２】

【従来の技術】図１３は従来の信号遅延回路の構成を示
している。入力信号Ｓ01はインバータ11で反転され、そ
の反転信号Ｓ02は抵抗12の一端に供給される。この抵抗
12の他端と接地電位との間には容量13が接続されてお
り、上記抵抗12と容量13の接続点の信号Ｓ03がインバー
タ14に供給される。このインバータ14の出力信号Ｓ04は
インバータ15に供給され、さらにこのインバータ15の出
力信号Ｓ05がインバータ16で反転されることによって遅
延された出力信号Ｓ06が得られる。

【０００３】この信号遅延回路における遅延時間は、抵
抗12と容量13の値に応じた時定数とインバータ14の回路
閾値電圧ＶthＣとで決定される。なお、上記各インバー
タとして例えば、ＰチャネルとＮチャネルのＭＯＳトラ
ンジスタからなるＣＭＯＳインバータが使用される。

【０００４】図１４は上記従来の信号遅延回路における
各信号の電圧波形及び電流波形を示すタイミングチャー
トである。以下、この図１４を用いて上記従来回路の動
作を説明する。なお、上記各インバータには電源電圧Ｖ
DDと接地電圧ＧＮＤがそれぞれ供給されているとする。

【０００５】まず、初期状態では入力信号Ｓ01がＶDDレ
ベルになっており、信号Ｓ02、Ｓ03、Ｓ05はそれぞれＧ
ＮＤレベル、信号Ｓ04、Ｓ06はそれぞれＶDDレベルにな
っている。この状態から入力信号Ｓ01がＶDDレベルから
ＧＮＤレベルに反転する。するとインバータ11の出力信
号Ｓ02がＧＮＤレベルからＶDDレベルに反転し、この信
号Ｓ02によって容量13が抵抗12を介して充電され始め
る。従って、この後、信号Ｓ03の電位は、抵抗12の値Ｒ
１と容量13の値Ｃ１に応じた時定数で順次上昇してい
く。そして、信号Ｓ03の電位がインバータ14の回路閾値
電圧ＶthＣを越えるまでの期間ではインバータ14の出力
信号Ｓ04の電位は十分に低下せず、ＶthＣを越えた後に
低下する。信号Ｓ04が急速に低下を開始した後にインバ
ータ15の出力信号Ｓ05がＶDDレベルに反転し、さらにイ
ンバータ16の出力信号Ｓ06がＧＮＤレベルに反転する。

【０００６】一方、入力信号Ｓ01がＧＮＤレベルからＶ
DDレベルに反転すると、インバータ11の出力信号Ｓ02は
今度はＶDDレベルからＧＮＤレベルに反転し、容量13は
抵抗12を介してＧＮＤレベルに向かって放電され始め
る。この後、信号Ｓ03の電位は、抵抗12の値Ｒ１と容量
13の値Ｃ１に応じた時定数で順次降下していく。そし
て、信号Ｓ03の電位がインバータ14のＶthＣに到達する
までの期間ではインバータ14の出力信号Ｓ04の電位は十
分には上昇せず、ＶthＣに到達した後に急速に上昇を開
始する。信号Ｓ04が急速に上昇を開始した後にインバー
タ15の出力信号Ｓ05がＧＮＤレベルに反転し、さらにイ
ンバータ16の出力信号Ｓ06がＶDDレベルに反転する。

【０００７】このように従来回路では、抵抗12と容量13
とからなる時定数回路を用いて立上がり時及び立下がり
時にそれぞれ信号波形を鈍らせることによって信号遅延
を行うようにしており、それぞれの遅延時間は抵抗12の
値Ｒ１と容量13の値Ｃ１の調整により任意の値に設定す
ることができる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来回路では、波形を鈍らせた信号Ｓ03が供給されるイン
バータ14における消費電流が大きくなるという不都合が
ある。すなわち、図１４に示すように、信号Ｓ03がＧＮ
Ｄレベルから上昇を開始する時点からインバータ14には
ＶDDとＧＮＤとの間に貫通電流ｉが流れ始める。そし
て、信号Ｓ03の電位がインバータ14のＶthＣと一致した
時に最も大きな電流が流れ、さらに信号Ｓ03の電位がＶ
thＣからＶDDレベルに十分に近ずく間でもこの貫通電流
は流れ続ける。このような電流は信号Ｓ03がＶDDレベル
から低下する際にも流れる。

【０００９】ところで、電池を電源として使用している
システムが多い電卓、時計に代表される１チップ・マイ
クロコンピュータでは、上記のような電源と接地間の貫
通電流の増加はシステム全体の消費電流の増加を招き、
電池の寿命を短くしてしまう。特にこの信号遅延回路を
逓倍回路等に用いた場合、システム全体の消費電流に対
して信号遅延回路の貫通電流による消費電流の増加が無
視できなくなる。また、このような消費電流の増加は同
時に電源ノイズを発生させ、このノイズによりインバー
タの回路閾値電圧ＶthＣの変動等、各種誤動作の原因を
生じさせる。

【００１０】従来、上記のような貫通電流を最小限に押
さえるために、図１３中のインバータ14を構成するＭＯ
Ｓトランジスタのチャネルコンダクタンスｇｍを小さく
押さえるような設計が行われる。しかし、この場合に
は、インバータ14の駆動能力が小さくなってしまうとい
う問題が発生する。さらにインバータ14の入力信号であ
る信号Ｓ03の電位変化が緩やかであるために、このイン
バータ14の出力信号Ｓ04の電位変化も遅くなってしま
う。このため、インバータ14の入力が変化してから出力
が変化するまでの時間（信号伝播遅延時間）が大きくな
り、全体の信号遅延時間が抵抗12と容量13とに応じて設
定される所望の遅延時間よりも大きくなってしまう等の
誤差が顕著に現れる。

【００１１】ここで、上記インバータ14のＶthＣが遅延
時間に及ぼす影響について考えて見る。

【００１２】図１５は信号Ｓ02がＶDDレベルに立上がる
際に、インバータ14のＶthＣにばらつきが存在する場合
にその出力信号Ｓ04の変化を示したタイミングチャート
である。なお、回路定数の設定に当たっては、インバー
タ14のＶthＣの設計値を 0.5ＶDDとし、これが0.44ＶDD
と0.56ＶDDにずれた場合をそれぞれ示している。なお、
インバータ14そのものにおける信号伝播遅延時間は抵抗
12と容量13とによって作り出される遅延時間に比べて非
常に小さいと考え、この信号伝播遅延時間は実質的に無
いものとして取り扱う。

【００１３】いま、ＶthＣが設計値である 0.5ＶDDの場
合に、信号Ｓ02がＧＮＤレベルからＶDDレベルに変化
し、信号Ｓ03がインバータ14のＶthＣに到達し、さらに
インバータ14の出力信号Ｓ04がＶDDレベルからＧＮＤレ
ベルに反転するまでの時間をｂとすると、ＶthＣが0.44
ＶDDにずれた場合のこれに相当する時間ａは上記時間ｂ
よりも短くなり、他方、ＶthＣが0.56ＶDDにずれた場合
のこれに相当する時間ｃは上記時間ｂよりも長くなる。

【００１４】ここでは、インバータ14のＶthＣが 0.5Ｖ
DDとなるように回路定数の設定を行っているので、遅延
時間の狙い値はｂとなるように設計してある。しかし、
インバータ14のＶthＣが設計値からずれた場合には遅延
時間も変化してしまう。

【００１５】同様に、図１６は信号Ｓ02が立下がる際に
インバータ14のＶthＣにばらつきが存在する場合のイン
バータ14の出力信号Ｓ04の変化を示したタイミングチャ
ートである。この例もインバータ14のＶthＣの設計値を
0.5ＶDDとし、これが0.44ＶDDと0.56ＶDDにずれた場合
をそれぞれ示している。

【００１６】ＶthＣが設計値である 0.5ＶDDの場合に、
信号Ｓ02がＶDDレベルからＧＮＤレベルに変化し、信号
Ｓ03がインバータ14のＶthＣに到達し、さらにインバー
タ14の出力信号Ｓ04がＧＮＤレベルからＶDDレベルに反
転するまでの時間をｅとすると、ＶthＣが0.44ＶDDにず
れた場合にこれに相当する時間ｄは上記時間ｅよりも短
くなり、他方、ＶthＣが0.56ＶDDにずれた場合にこれに
相当する時間ｆは上記時間ｅよりも長くなる。すなわ
ち、この場合にも、インバータ14のＶthＣが設計値から
ずれた場合には遅延時間も変化してしまう。

【００１７】次にインバータのＶthＣの設計値からのず
れと遅延時間のずれとの関係について説明する。前記の
ようにインバータのＶthＣは、インバータを構成するＰ
チャネル及びＮチャネルＭＯＳトランジスタの閾値電圧
ＶthＰ、ＶthＮによって決定される。いま、Ｐチャネ
ル、Ｎチャネル両ＭＯＳトランジスタのゲート酸化膜の
誘電率をεｏｘ、ゲート酸化膜の膜厚をｔｏｘ、両ＭＯ
Ｓトランジスタのチャネル幅をそれぞれＷＰ、ＷＮ、チ
ャネル長をＬＰ、ＬＮ、両ＭＯＳトランジスタのチャネ
ル中のキャリア移動度をμＰ、μＮとすると、ＶthＣは
一般に次式で与えられる。

【００１８】

【数１】 前記のようにインバータ14のＶthＣを 0.5ＶDDにするた
めに、ＫＰとＫＮが等しくなるようにＷＰ、ＷＮ及びＬ
Ｐ、ＬＮを設計する。いま、ＫＰ＝ＫＮとして上記１式
を変形すると、次の２式が得られる。

【００１９】

【数２】 この２式において、ＶDDを５Ｖ、ＶthＰのセンター値を
−１Ｖ、ＶthＮのセンター値を１Ｖ、ＶthＰとＶthＮの
ばらつきをそれぞれ±０．３Ｖとした場合、ＶthＣはセ
ンター値が２．５Ｖでばらつきが±０．３Ｖとなる。こ
れはＶthＣが 0.5ＶDDを中心に0.44ＶDDから0.56ＶDDの
範囲でばらつくことになる。従って、図１５、図１６で
はそれぞれＶthＣとして 0.5ＶDDの他に0.44ＶDDと0.56
ＶDDの３通りの場合を示した。

【００２０】次にＶthＣの変化に伴う遅延時間の設計値
からの誤差を求める。ここで、設計値上でのＶthＣをｇ
ＶDD（ただし、０＜ｇ＜１）、インバータ14を構成する
ＭＯＳトランジスタのＶthＰ及びＶthＮがばらついた結
果、変動するＶthＣをｈＶDD（ただし、０＜ｈ＜１）と
し、信号Ｓ02の立上がり時における遅延時間の設計値か
らの誤差をＰ（％）、信号Ｓ02の立下がり時における遅
延時間の設計値からの誤差をＤ（％）とする。

【００２１】また、容量13がＶDDレベルに充電されてい
る状態から放電が行われる際の遅延時間のうちインバー
タ14のＶthＣがｇＶDDの場合をｔ３、ｈＶDDの場合をｔ
４とし、容量13がＧＮＤレベルに放電されている状態か
ら充電が行われる際の遅延時間のうちインバータ14のＶ
thＣがｇＶDDの場合をｔ１、ｈＶDDの場合をｔ２とする
と、容量の充放電の特性により次の式が成立する。

【００２２】

【数３】 また、上記４式と６式から次の１１式が成立し、上記８
式と１０式から次の１２式が成立する。

【００２３】

【数４】 すなわち、インバータ14のＶthＣが 0.5ＶDDを中心に0.
44ＶDDと0.56ＶDDの範囲で変動した場合についてＰ
（％）とＤ（％）を求めると、ＶthＣが0.44ＶDDの場合
にＰは−１６．３（％）、Ｄは１８．４（％）となり、
ＶthＣが0.56ＶDDの場合にＰは１８．４（％）、Ｄは−
１６．３（％）となる。

【００２４】従って、遅延時間のばらつきを予め決めら
れた仕様の中に収めるには、インバータ14を構成するＭ
ＯＳトランジスタの閾値電圧ＶthＰ、ＶthＮの製造ばら
つきに対する許容誤差範囲を狭めなければならない。し
かし、これは製造歩留まりを下げることにつながり、製
造コストを著しく増大させるために好ましくない。

【００２５】図１７は図１３に示す従来回路において、
抵抗12と容量13との接続点の信号Ｓ03にノイズが混入し
た場合の波形図である。この信号Ｓ03は、前記のように
インバータ14のＶthＣ近傍における変化が他のインバー
タと比べて緩やかなため、ノイズマージンがほとんど無
い状態が時間的に非常に長くなる。このため、図１７に
示すようにほんのわずかなノイズでもインバータ14で反
転され、その出力信号Ｓ04にヒゲ状のパルスが発生す
る。このヒゲ状のパルスは次段以降のインバータに誤動
作を生じさせる原因となり、半導体集積回路の信頼性を
大きく低下させることになる。この信号遅延回路の出力
がシステムクロック信号として使用される場合は、特に
そのシステムにとって致命的な欠陥となってしまう。ま
た、逓倍回路等で上記のような信号遅延回路を複数個直
列接続して使用する場合は、後段の信号遅延回路におけ
るインバータ14の出力反転に伴って発生するスイッチン
グノイズが前段の信号Ｓ03に混入する恐れがあり、前記
のようなヒゲ状のパルスが発生し易い。

【００２６】この発明は上記のような事情を考慮してな
されたものであり、その目的は消費電流を削減すること
ができ、これによって電源ノイズの発生を抑制すること
ができ、さらに製造上におけるトランジスタの閾値電圧
のばらつきに対して期待通りの動作波形が得られる信号
遅延回路を提供することにある。

【００２７】

【課題を解決するための手段とその作用】この発明の信
号遅延回路は、入力信号が一端に供給される抵抗回路
と、上記抵抗回路の他端に入力端子が接続され、出力端
子から上記入力信号を遅延させた信号を出力する第１の
反転論理回路と、上記第１の反転論理回路の出力端子に
入力端子が接続された第２の反転論理回路と、上記抵抗
回路の他端と上記第２の反転論理回路の出力端子との間
に接続された容量とを具備したことを特徴とする。

【００２８】上記信号遅延回路では、抵抗回路と容量と
の接続点の信号がこの点の信号を入力とする第１の反転
論理回路の回路閾値電圧を越えた後にこの第１の反転論
理回路の出力信号が変化し、さらに第２の反転論理回路
の出力信号が変化し、この第２の反転論理回路の出力信
号の変化が容量結合によって抵抗回路と容量との接続点
に現れ、第１の反転論理回路の入力信号が電源電位もし
くは接地電位に急速に変化する。これにより、第１の反
転論理回路の回路閾値電圧近傍における信号波形の鈍り
に基づく第１の反転論理回路の貫通電流の発生期間が短
縮化される。

【００２９】

【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。

【００３０】図１はこの発明の第１の実施例に係る信号
遅延回路の構成を示している。入力信号Ｓ21は論理回路
であるインバータ21で反転され、その反転信号Ｓ22は抵
抗回路（この実施例回路では抵抗22）の一端に供給され
る。この抵抗22の他端には論理回路であるインバータ23
の入力端子と容量24の一端が接続されている。すなわ
ち、上記抵抗22と容量24の接続点の信号Ｓ23はインバー
タ23に供給される。上記インバータ23の出力信号Ｓ24は
論理回路であるインバータ25及び26にそれぞれ供給され
る。上記インバータ25の出力信号Ｓ25は上記容量24の他
端に供給される。また、上記インバータ26の出力信号Ｓ
26は論理回路であるインバータ27に供給され、この信号
Ｓ26が反転されることによって遅延された出力信号Ｓ27
が得られる。

【００３１】この実施例の信号遅延回路における遅延時
間も、前記図１３に示す従来回路と同様に抵抗22と容量
24の値に応じた時定数と、信号Ｓ23が入力されるインバ
ータ23の回路閾値電圧ＶthＣとで決定される。なお、こ
の実施例の場合にも上記各インバータとして例えば、Ｐ
チャネルとＮチャネルのＭＯＳトランジスタからなるＣ
ＭＯＳインバータが使用されている。

【００３２】図２は上記構成でなる信号遅延回路におけ
る各信号波形を示すタイミングチャートであり、以下こ
の図２を用いてその動作を説明する。なお、各インバー
タには電源電圧ＶDDと接地電圧ＧＮＤがそれぞれ供給さ
れているとする。

【００３３】まず、初期状態では入力信号Ｓ21はＶDDレ
ベルになっており、信号Ｓ22、Ｓ23、Ｓ25及びＳ26はそ
れぞれＧＮＤレベル、信号Ｓ24、Ｓ27はそれぞれＶDDレ
ベルになっている。この状態から入力信号Ｓ21がＶDDレ
ベルからＧＮＤレベルに反転する。するとインバータ21
の出力信号Ｓ22がＧＮＤレベルからＶDDレベルに反転
し、容量24が抵抗22を介してＶDDレベルに向かって充電
され始める。従って、この後、抵抗22と容量24の接続点
の信号Ｓ23の電位は、抵抗22の値Ｒ21と容量24の値Ｃ21
に応じた時定数で順次上昇していく。

【００３４】そして、信号Ｓ23の電位がインバータ23の
ＶthＣを越えるまでの期間ではインバータ23の出力信号
Ｓ24の電位は十分には低下せず、ＶthＣを越えて始めて
急速に低下する。信号Ｓ24が急速に低下した後にインバ
ータ25の出力信号Ｓ25がＶDDレベルに反転する。このと
き、容量24の一端の信号電位、すなわち信号Ｓ23の電位
が容量結合によりＶDDレベルだけ上昇する。これによ
り、インバータ23の出力信号Ｓ24が反転した直後では、
信号Ｓ23の電位は（ＶthＣ＋ＶDD）にシフトされる。こ
のとき、インバータ21はＶDDレベルを出力し続けている
ので、一度、（ＶthＣ＋ＶDD）まで上昇した信号Ｓ23の
電位は順次ＶDDレベルまで低下し、その後はＶDDレベル
で安定する。このとき、インバータ23の出力信号Ｓ24は
ＧＮＤレベルになっているので、インバータ26によって
反転され、その出力信号Ｓ26はＶDDレベルとなり、さら
にこの信号Ｓ26がインバータ27で反転され、その出力信
号Ｓ27はＧＮＤレベルとなる。

【００３５】一方、入力信号Ｓ21がＧＮＤレベルからＶ
DDレベルに反転すると、インバータ21の出力信号Ｓ22は
今度はＶDDレベルからＧＮＤレベルに反転する。信号Ｓ
22がＧＮＤレベルに落ちると、いままでＶDDに充電され
ていた容量24が、今度は抵抗22を介してＧＮＤレベルに
向かって放電され始める。このとき、信号Ｓ23の電位
は、抵抗22の値Ｒ21と容量24の値Ｃ21に応じた時定数で
順次降下していく。そして、信号Ｓ23の電位がインバー
タ23のＶthＣに到達するまでの期間ではインバータ23の
出力信号Ｓ24の電位はＧＮＤレベルからあまり上昇せ
ず、ＶthＣに到達した後に急速に上昇する。信号Ｓ24が
急速に上昇を開始した後にインバータ25の出力信号Ｓ25
がＧＮＤレベルに反転する。このとき、容量24の一端の
信号である信号Ｓ23の電位が容量結合によりＶDDレベル
だけ降下する。これにより、インバータ23の出力信号Ｓ
24が反転した直後では、信号Ｓ23の電位は（ＶthＣ−Ｖ
DD）に降下する。しかし、インバータ21はＧＮＤレベル
を出力し続けているので、一度、（ＶthＣ−ＶDD）まで
降下した信号Ｓ23はその後、ＧＮＤレベルまで上昇して
安定する。一方、インバータ23の出力信号Ｓ24はＶDDレ
ベルになっているので、インバータ26によって反転さ
れ、その出力信号Ｓ26はＧＮＤレベルになり、さらにこ
の信号Ｓ26がインバータ27で反転され、その出力信号Ｓ
27はＶDDレベルとなる。

【００３６】ところで、インバータ23では、入力信号Ｓ
23の電位がそのＶthＣ近傍の値になっているときには、
図２のｉに示すように電源と接地との間に貫通電流が流
れる。しかし、入力信号Ｓ21がＶDDレベルからＧＮＤレ
ベルに反転し、信号Ｓ23がＧＮＤレベルから上昇する際
に、信号Ｓ23がＶthＣに到達した後は急速にＶDDレベル
以上となりその後もＶDDレベル以下とはならないので、
信号Ｓ23がＶthＣに到達した後はインバータ23には貫通
電流は流れなくなる。同様に、入力信号Ｓ21がＧＮＤレ
ベルからＶDDレベルに反転し、信号Ｓ23がＶDDレベルか
ら降下する際に、信号Ｓ23がＶthＣに到達した後は急速
にＧＮＤレベル以下となりその後もＧＮＤレベル以上に
はならないので、信号Ｓ23がＶthＣに到達した後はイン
バータ23には貫通電流は流れなくなる。

【００３７】すなわち、図２に示すように、インバータ
23に流れる貫通電流ｉの値は信号Ｓ23の値がＶthＣと等
しくなる時点が最大となり、ＶthＣを越えた後あるいは
ＶthＣよりも低下した後はほぼ０になる。この結果、イ
ンバータ23に流れる貫通電流の積分値は従来回路のほぼ
半分に減少する。この貫通電流の減少は、この信号遅延
回路を半導体集積回路に組み込んだ際に半導体集積回路
全体の消費電流を大幅に減少させることになる。従っ
て、特にこの信号遅延回路を１チップ・マイクロコンピ
ュータ等、電池を電源として用いるシステムに組み込ん
だ場合には電池の寿命を長くすることができる。さら
に、消費電流が減少することによって電源ノイズの発生
が抑制され、これにより信号遅延回路を組み込んだ半導
体集積回路の信頼性の向上を図ることができる。

【００３８】また、図２中の信号Ｓ24と前記従来回路に
おける図１４中の信号Ｓ04の波形を比較した場合、図２
中の信号Ｓ24は前段の信号Ｓ23がＶthＣを越えた直後に
ＧＮＤレベルもしくはＶDDレベルとなる。このため、信
号Ｓ24は急速に次段以降のインバータ26、27を十分に駆
動できるだけの電流を出力することができ、インバータ
26、27における信号伝搬遅延時間を従来回路よりも短縮
することができる。従って、トータルの信号遅延時間は
抵抗22と容量24に基づいて設定される遅延時間からの誤
差が小さくなり、遅延時間の精度が向上するという効果
も得ることができる。

【００３９】図３は上記実施例回路において、抵抗22と
容量24との接続点の信号Ｓ23にノイズｓ、ｔ、ｕ、ｖが
それぞれ混入した場合の波形図である。なお、従来例と
比較するために前記図１７の波形も合わせて示した。な
お、上記実施例及び従来とも、インバータ14、23それぞ
れのＶthＣは共に 0.5ＶDDに設定している。また、従来
回路における信号Ｓ03に混入しているノイズと、この実
施例回路における信号Ｓ23に混入しているノイズとは大
きさと時間が同じであるとする。

【００４０】従来では、ノイズｓが信号Ｓ03に混入した
場合、このノイズｓは次段のインバータ14のＶthＣを越
えてしまうので、その出力信号Ｓ04にはこのノイズｓに
基づくヒゲ状のパルスが混入する。これに対し、上記実
施例では信号Ｓ23にノイズｓが混入した場合、このノイ
ズｓの電位がインバータ23のＶthＣを越え、元の正規の
電位に戻る前に前記容量結合により信号Ｓ23の電位その
ものがＶDD以上にシフトするためにインバータ23の出力
信号Ｓ24にはこのノイズに基づくヒゲ状のパルスは混入
しない。また、ノイズｔが混入した場合も同様に、従来
ではこのノイズｔに基づくヒゲ状のパルスが混入する
が、上記実施例の場合には混入しない。

【００４１】また、ノイズｕ、ｖについては信号Ｓ03、
Ｓ23の電圧波形がノイズｓ、ｔの場合とは逆相になって
いるだけなので、上記と同様に従来ではノイズに基づく
ヒゲ状のパルスが信号Ｓ04に混入するが、上記実施例の
場合には信号Ｓ24には混入しない。

【００４２】この結果、上記実施例回路ではノイズが混
入しても誤動作を起こす恐れは無くなり、信頼性の向上
を図ることができる。

【００４３】図４はこの発明の第２の実施例に係る信号
遅延回路の構成を示している。上記図１の実施例回路で
は、インバータ23の出力信号Ｓ24を反転するインバータ
25を設け、その出力信号Ｓ25を容量24の他端に供給する
ようにしている。しかし、インバータ23の出力信号Ｓ24
はインバータ26にも供給されており、このインバータ26
の出力信号Ｓ26としてインバータ25の出力信号Ｓ25とほ
ぼ同じ波形のものが得られている。

【００４４】そこで、この実施例回路では、前記インバ
ータ25を取り除き、前記容量24の他端にインバータ26の
出力信号Ｓ26を供給するように回路構成を変更したもの
である。このような構成によれば、図１の回路に比べて
インバータを１個少なくすることができ、多数の信号遅
延回路を使用するような半導体集積回路では大幅な素子
数の削減が実現できる。

【００４５】図５はこの発明の第３の実施例に係る信号
遅延回路の構成を示している。上記図１の実施例回路で
は、抵抗回路として抵抗22を用いる場合について説明し
たが、これは抵抗成分を持つものならばどのような素子
で構成しても良い。そこでこの実施例回路では、上記抵
抗回路を、ソース、ドレイン間が短絡されたＰチャネル
ＭＯＳトランジスタ31とＮチャネルＭＯＳトランジスタ
32とからなるＣＭＯＳトランスファゲート33で構成した
ものである。なお、上記両トランジスタ31、32それぞれ
の導通抵抗を小さくするために、ＰチャネルＭＯＳトラ
ンジスタ31のゲートには接地電圧ＧＮＤが、Ｎチャネル
ＭＯＳトランジスタ32のゲートには電源電圧ＶDDがそれ
ぞれ供給されている。

【００４６】図６はこの発明の第４の実施例に係る信号
遅延回路の構成を示している。この実施例回路では、上
記抵抗回路として、直列接続された２個の抵抗34、35
と、一方の抵抗34の両端間に並列に接続され制御信号Ｓ
30、／Ｓ30（ただし／Ｓ30はＳ30の反転信号を表す）に
応じて導通制御されるＣＭＯＳスイッチ36とから構成さ
れたものを使用している。

【００４７】この実施例回路ではＣＭＯＳスイッチ36を
制御信号Ｓ30、／Ｓ30に応じて導通制御することにより
抵抗回路のトータルの抵抗値が変化し、これによりトー
タルの遅延時間を変更することが可能になる。

【００４８】なお、上記図５及び図６のような構成の抵
抗回路を上記図４の実施例回路の抵抗22に代えて使用す
ることもできる。

【００４９】図７はこの発明の第５の実施例に係る信号
遅延回路の構成を示している。この実施例回路は、前記
図１の信号遅延回路から最終段のインバータ27を取り除
いたものを遅延回路とし、２個の遅延回路40ａ、40ｂを
設けてこれを直列接続して構成されている。なお、前記
図１と対応する箇所には、一方の遅延回路40ａではその
符号の末尾に「ａ」を、他方の遅延回路40ｂではその符
号の末尾に「ｂ」をそれぞれ付し、また各回路点の信号
についても、一方の遅延回路40ａでは対応する信号の末
尾に「ａ」を、他方の遅延回路40ｂでは対応する信号の
末尾に「ｂ」をそれぞれ付して説明を行う。

【００５０】すなわち、一方の遅延回路40ａは、入力信
号Ｓ21ａを反転するインバータ21ａ、抵抗22ａ、信号Ｓ
23ａを反転するインバータ23ａ、容量24ａ、インバータ
23ａの出力信号Ｓ24ａを反転するインバータ25ａ及び26
ａとから構成されている。そして、この遅延回路40ａの
出力信号である信号Ｓ26ａが他方の遅延回路40ｂに入力
信号として供給される。他方の遅延回路40ｂは、上記信
号Ｓ26ａと同じ信号である信号Ｓ21ｂを反転するインバ
ータ21ｂ、抵抗22ｂ、信号Ｓ23ｂを反転するインバータ
23ｂ、容量24ｂ、インバータ23ｂの出力信号Ｓ24ｂを反
転するインバータ25ｂ及び26ｂとから構成されている。
そして、この実施例回路の出力信号は上記インバータ26
ｂの出力信号Ｓ26ｂとなる。なお、上記両抵抗22ａ、22
ｂの値は等しくされ、かつ両容量24ａ、24ｂの値も等し
くされているとする。

【００５１】図８は上記構成でなる回路において、遅延
回路40ａ、40ｂ内のインバータ23ａ、23ｂそれぞれのＶ
thＣが設計値（ 0.5ＶDD）の場合と、この設計値よりも
ずれて0.44ＶDD及び0.56ＶDDになった場合の各信号の電
圧波形を示すタイミングチャートである。なお、ＶthＣ
がずれる場合、設計値が同一のＶthＣからなるインバー
タどうしは通常、同一プロセスで製造されるために、そ
のずれは共通となる。また、各インバータにおける信号
伝播遅延時間は無いものとする。

【００５２】次にこの図８を用いて図７の実施例回路の
動作を説明する。初期状態では入力信号Ｓ21ａはＶDDレ
ベルになっており、信号Ｓ22ａ、Ｓ23ａ、Ｓ25ａ及びＳ
24ｂはそれぞれＧＮＤレベル、信号Ｓ24ａ、Ｓ22ｂ、Ｓ
23ｂ及びＳ25ｂはそれぞれＶDDレベルになっている。こ
の状態から入力信号Ｓ21ａがＶDDレベルからＧＮＤレベ
ルに反転する。すると遅延回路40ａ内のインバータ21ａ
の出力信号Ｓ22ａがＧＮＤレベルからＶDDレベルに反転
し、前記のように容量24ａが抵抗22ａを介して充電され
始める。この後、抵抗22ａと容量24ａの接続点の信号Ｓ
23ａの電位が、抵抗22ａと容量24ａの値に応じた時定数
で順次上昇していく。ここで、信号Ｓ23ａの電位がイン
バータ23ａのＶthＣを越えるとき、ＶthＣのずれに対す
る出力信号Ｓ24ａが反転するまでの時間を比較すると、
このＶthＣが設計値（ 0.5ＶDD）よりもずれて0.44ＶDD
になっている場合に最も速くインバータ23ａの出力信号
Ｓ24ａがＶDDレベルからＧＮＤレベルに反転し、次に設
計値の 0.5ＶDDになっている場合に信号Ｓ24ａが反転す
る。信号Ｓ24ａが最も遅く反転するのはＶthＣが設計値
よりもずれて0.56ＶDDになっている場合である。そし
て、信号Ｓ23ａの立上がりから信号Ｓ24ａの立下りまで
の遅延時間を、図中に示すようにインバータ23ａのＶth
Ｃが0.44ＶDDの場合をａ、 0.5ＶDDの場合をｂ、0.56Ｖ
DDの場合をｃとする。

【００５３】次に入力信号Ｓ21ａがＧＮＤレベルからＶ
DDレベルに反転し、遅延回路40ａ内のインバータ21ａの
出力信号Ｓ22ａがＶDDレベルからＧＮＤレベルに反転す
るときは、前記のように容量24ａが抵抗22ａを介して放
電され始める。この後、抵抗22ａと容量24ａの接続点の
信号Ｓ23ａの電位が、抵抗22ａと容量24ａの値に応じた
時定数で順次降下していく。ここで、信号Ｓ23ａの電位
がインバータ23ａのＶthＣよりも低下するとき、ＶthＣ
のずれに対する出力信号Ｓ24ａが反転するまでの時間を
比較すると、このＶthＣが設計値（ 0.5ＶDD）よりもず
れて0.56ＶDDになっている場合に最も速くインバータ23
ａの出力信号Ｓ24ａがＧＮＤレベルからＶDDレベルに反
転し、次に設計値の 0.5ＶDDになっている場合に信号Ｓ
24ａが反転する。信号Ｓ24ａが最も遅く反転するのはＶ
thＣが設計値よりもずれて0.44ＶDDになっている場合で
ある。そして、信号Ｓ22ａの立下がりから信号Ｓ24ａの
立上がりまでの遅延時間を、図中に示すようにＶthＣが
0.44ＶDDの場合をｄ、 0.5ＶDDの場合をｅ、0.56ＶDDの
場合をｆとする。

【００５４】一方、遅延回路40ａ内のインバータ23ａの
出力信号Ｓ24ａがＶDDレベルからＧＮＤレベルに反転し
た後は、インバータ26ａの出力信号Ｓ26ａがＧＮＤレベ
ルからＶDDレベルに反転し、さらに遅延回路40ｂ内のイ
ンバータ21ｂの出力信号Ｓ22ｂがＶDDレベルからＧＮＤ
レベルに反転する。この後、この遅延回路40ｂ内の抵抗
22ｂと容量24ｂの接続点の信号Ｓ23ｂの電位が、抵抗22
ｂと容量24ｂの値に応じた時定数で順次降下していく。

【００５５】ここで、インバータ23ａ、23ｂのＶthＣが
0.44ＶDDになっている場合、上記信号Ｓ23ｂの電位は上
記遅延時間ａの経過後に降下を開始し、その電位がイン
バータ23ｂのＶthＣ（0.44ＶDD）に到達した時点でイン
バータ23ｂの出力信号Ｓ24ｂがＧＮＤレベルからＶDDレ
ベルに反転する。同様に、インバータ23ａ、23ｂのＶth
Ｃが 0.5ＶDDになっている場合、上記信号Ｓ23ｂの電位
は上記遅延時間ｂの経過後に降下を開始し、その電位が
ＶthＣ（ 0.5ＶDD）に到達した時点で信号Ｓ24ｂがＧＮ
ＤレベルからＶDDレベルに反転する。同様に、インバー
タ23ａ、23ｂのＶthＣが0.56ＶDDになっている場合、上
記信号Ｓ23ｂの電位は上記遅延時間ｃの経過後に降下を
開始し、その電位がＶthＣ（0.56ＶDD）に到達した時点
で信号Ｓ24ｂがＧＮＤレベルからＶDDレベルに反転す
る。そして、信号Ｓ24ａの立下がりから信号Ｓ24ｂの立
上がりまでの遅延時間を、図中に示すようにＶthＣが0.
44ＶDDの場合をｇ、 0.5ＶDDの場合をｈ、0.56ＶDDの場
合をｉとする。

【００５６】また、上記のように遅延回路40ａ内のイン
バータ21ａの出力信号Ｓ22ａがＶDDレベルからＧＮＤレ
ベルに反転し、さらにインバータ23ａの出力信号Ｓ24ａ
がＧＮＤレベルからＶDDレベルに、インバータ26ａの出
力信号Ｓ26ａがＶDDレベルからＧＮＤレベルに、遅延回
路40ｂ内のインバータ21ｂの出力信号Ｓ22ｂがＧＮＤレ
ベルからＶDDレベルに順次反転した後は、遅延回路40ｂ
内の抵抗22ｂと容量24ｂの接続点の信号Ｓ23ｂの電位が
上昇を開始する。

【００５７】ここで、ＶthＣが0.56ＶDDになっている場
合、上記信号Ｓ23ｂの電位は上記遅延時間ｆの経過後に
上昇を開始し、その電位が遅延回路40ｂ内のインバータ
23ｂのＶthＣ（0.56ＶDD）に到達した時点でインバータ
23ｂの出力信号Ｓ24ｂはＶDDレベルからＧＮＤレベルに
反転する。同様に、インバータ23ｂのＶthＣが 0.5ＶDD
になっている場合、上記信号Ｓ23ｂの電位は上記遅延時
間ｅの経過後に上昇を開始し、その電位がＶthＣ（ 0.5
ＶDD）に到達した時点で信号Ｓ24ｂがＶDDレベルからＧ
ＮＤレベルに反転する。同様に、インバータ23ｂのＶth
Ｃが0.44ＶDDになっている場合、上記信号Ｓ23ｂの電位
は上記遅延時間ｄの経過後に上昇を開始し、その電位が
ＶthＣ（0.44ＶDD）に到達した時点で信号Ｓ24ｂがＶDD
レベルからＧＮＤレベルに反転する。そして、信号Ｓ24
ａの立上がりから信号Ｓ24ｂの立下がりまでの遅延時間
を、図中に示すようにＶthＣが0.44ＶDDの場合をｊ、
0.5ＶDDの場合をｋ、0.56ＶDDの場合をｌとする。

【００５８】この実施例回路において入力信号Ｓ21ａが
ＶDDレベルからＧＮＤレベルに立下がる際の全体の遅延
時間は、ＶthＣが0.44ＶDDの場合は図８中の遅延時間ａ
とｇの和になり、ＶthＣが 0.5ＶDDの場合は図８中の遅
延時間ｂとｈの和になり、ＶthＣが0.56ＶDDの場合は図
８中の遅延時間ｃとｉの和になる。また、入力信号Ｓ21
ａがＧＮＤレベルからＶDDレベルに立上がる際の全体の
遅延時間は、ＶthＣが0.44ＶDDの場合は図８中の遅延時
間ｄとｊの和になり、ＶthＣが 0.5ＶDDの場合は図８中
の遅延時間ｅとｋの和になり、ＶthＣが0.56ＶDDの場合
は図８中の遅延時間ｆとｌの和になる。

【００５９】ここで、信号Ｓ23ａの電位が充電により上
昇していくときの時定数と、信号Ｓ23ｂの電位が放電に
より降下していくときの時定数とは等しく、各インバー
タのＶthＣは同一半導体集積回路内では同様にばらつく
ため、図示のように、（ａ＋ｇ）の時間と（ｂ＋ｈ）の
時間及び（ｃ＋ｉ）の時間はほぼ等しくなる。同様の理
由により、（ｄ＋ｊ）の時間と（ｅ＋ｋ）の時間及び
（ｆ＋ｌ）の時間もほぼ等しくなる。従って、この実施
例回路によれば、インバータのＶthＣが設計値からずれ
た場合でも、信号遅延時間の設計値からの誤差を十分に
小さくすることができる。

【００６０】図９は上記図７の実施例回路と、前記図１
３の従来回路における信号遅延時間の設計値からの誤差
を示したものである。図中のＯは図１３の従来回路にお
ける誤差を、Ｐは図７の実施例回路における誤差をそれ
ぞれ示す。ここで、この誤差は前記のようにインバータ
のＶthＣが 0.5ＶDDの場合をセンター値とし、ＶthＣを
0.44ＶDDから0.56ＶDDの範囲で変化させた場合のもので
ある。

【００６１】いま、図７中のインバータ23ａ、23ｂのＶ
thＣをｍＶDD（０＜ｍ＜１）とし、これらのインバータ
を構成するＰチャネル、ＮチャネルＭＯＳトランジスタ
の閾値電圧ＶthＰ、ＶthＮがばらついた結果、値が変化
したＶthＣをｎＶDD（０＜ｎ＜１）としたときの遅延時
間の設計値からの誤差Ａ（％）とする。また、抵抗22
ａ、22ｂの値をそれぞれＲ21、容量24ａ、24ｂの値をそ
れぞれＣ21としたときに、容量24ａ、24ｂが充電される
際の遅延時間をｔ１（ＶthＣがｍＶDDの場合）、ｔ２
（ＶthＣがｎＶDDの場合）、容量24ａ、24ｂが放電され
る際の遅延時間をｔ３（ＶthＣがｍＶDDの場合）、ｔ４
（ＶthＣがｎＶDDの場合）とすると、これらｔ１〜ｔ４
は次式のように求められる。

【００６２】

【数５】 上記１４式と１６式及び１８式と２０式とにより、上記
誤差Ａ（％）は次のように求まる。

【００６３】

【数６】 すなわち、上記図７の実施例回路において、ＶthＣが0.
44ＶDDの場合と0.56ＶDDの場合に誤差Ａは共に１．０５
（％）となり、図９に示すようになる。

【００６４】一方、図１３の従来回路の場合、前記１１
式及び１２式を用いて誤差を表すことができ、ＶthＣが
0.44ＶDDの場合と0.56ＶDDの場合に誤差Ａは共に１８．
４４（％）となる。これにより、上記図７の実施例にお
ける遅延時間は従来回路に比べて非常に安定しているこ
とがわかる。この結果、Ｐチャネル、ＮチャネルＭＯＳ
トランジスタの閾値電圧ＶthＰ、ＶthＮの製造上のばら
つきに対する許容範囲が広がり、製造歩留まりを大幅に
向上させることができる。

【００６５】なお、この実施例回路において、遅延回路
40ａ内のインバータ21ａ、26ａと、遅延回路40ｂ内のイ
ンバータ21ｂ、26ｂとは必ず設ける必要はなく、要する
に遅延回路40ａ、40ｂの入出力ノード間の信号に反転関
係が成立していれば良く、入出力ノード間に奇数個のイ
ンバータが直列に挿入されていれば良い。

【００６６】次にこの発明の第６の実施例について説明
する。

【００６７】図１０はこの発明の応用例に係る逓倍回路
の回路構成を示している。この逓倍回路では、上記図７
と同様に構成された２個の遅延回路40ａ、40ｂからなる
信号遅延回路50が奇数個設けられ、これら信号遅延回路
50が直列接続されて信号遅延直列回路51が構成される。
なお、この例では信号遅延直列回路51に３個の信号遅延
回路50ａ、50ｂ、50ｃを設けた場合を示しており、入力
信号の４倍の周波数を持つ信号を得るための回路構成を
示している。

【００６８】上記初段の信号遅延回路50ａには信号Ｓ31
が供給され、その出力信号は次段の信号遅延回路50ｂに
供給され、さらにこの信号遅延回路50ｂの出力信号は終
段の信号遅延回路50ｃに供給される。上記信号遅延回路
50ａの入力信号及び出力信号はインバータ52、53それぞ
れで反転され、この両インバータ52、53の出力信号Ｓ3
2、Ｓ33はイクスクルーシブ・オアゲート回路（排他的
論理和回路）54に供給される。上記信号遅延回路50ｃの
入力信号及び出力信号もインバータ55、56それぞれで反
転され、この両インバータ55、56の出力信号Ｓ34、Ｓ35
はイクスクルーシブ・オアゲート回路57に供給される。
そして、上記両イクスクルーシブ・オアゲート回路54、
57の出力信号は共にオアゲート回路（論理和回路）58に
供給され、このオアゲート回路58から前記入力信号Ｓ31
の４倍の周波数を持つ信号Ｓ36が出力される。

【００６９】次に上記構成でなる逓倍回路の動作を図１
１のタイミングチャートを用いて説明する。

【００７０】３個の信号遅延回路50ａ、50ｂ、50ｃそれ
ぞれの動作については先に説明した通りであり、それぞ
れの入力信号がＶDDレベルからＧＮＤレベル、もしくは
その反対にＧＮＤレベルからＶDDレベルに変化するステ
ップ波形の場合、各出力信号は入力信号に対して正相の
関係にあり、所定時間だけ遅延されたものとなる。ま
た、各インバータ52、53、55及び56の出力信号Ｓ32、Ｓ
33、Ｓ34及びＳ35は、入力信号Ｓ31、信号遅延回路50
ａ、50ｂ、50ｃの出力信号それぞれと逆相の信号とな
る。

【００７１】ここで、上記イクスクルーシブ・オアゲー
ト回路54、57はそれぞれ、２つの入力信号が同一レベル
のときだけＧＮＤレベルを出力し、同一レベルでないと
きはＶDDレベルを出力する。このため、一方のイクスク
ルーシブ・オアゲート回路54は、２つの入力信号Ｓ32、
Ｓ33が同一レベルでないときにＶDDレベルを出力し、他
方のイクスクルーシブ・オアゲート回路57は、２つの入
力信号Ｓ34、Ｓ35が同一レベルでないときにＶDDレベル
を出力し、両出力信号のオア論理をとるオアゲート回路
58の出力信号Ｓ36は、図示するように、入力信号Ｓ31の
４倍の周波数を持つ信号となる。

【００７２】このような構成の逓倍回路において、信号
遅延直列回路51に設けられている３個の信号遅延回路50
ａ、50ｂ、50ｃ内のインバータのＶthＣ近傍でノイズが
混入しても、前記のようにその出力にはヒゲ状のパルス
が発生しないために誤動作が起こりにくく、信頼性の高
い逓倍回路を構成することができる。

【００７３】なお、この応用例において、信号遅延直列
回路51に設ける信号遅延回路及びイクスクルーシブ・オ
アゲート回路の個数を増加させ、かつ各信号遅延回路の
遅延時間を適宜調整することにより、４倍以上の６倍、
８倍等の逓倍回路を構成することもできる。

【００７４】図１２はこの発明の他の応用例に係る半導
体集積回路の構成を示すブロック図である。この応用例
の半導体集積回路は上記第６の逓倍回路をクロック信号
の発生に用いるようにしたものである。図において、61
は水晶振動子を用いた水晶発振回路であり、この水晶発
振回路61の出力信号が逓倍回路62に入力信号として供給
される。そして、この逓倍回路62から出力される逓倍出
力信号は、クロック信号としてＣＰＵ（中央演算処理装
置）63のクロック入力端子に供給される。

【００７５】このように構成された半導体集積回路で
は、水晶発振回路61の発振出力信号が逓倍回路62によっ
て周波数が逓倍された信号にされ、この逓倍信号をクロ
ック信号として使用してＣＰＵ63が動作する。

【００７６】ここで、水晶発振回路61から出力されるパ
ルス信号の周波数は非常に安定している。また、この水
晶発振回路61は低消費電流であることも特徴である。こ
のため、従来の信号遅延回路を用いて逓倍回路を構成し
た場合と比べて、信号遅延回路の遅延時間の変化が小さ
いため、安定したクロック信号をＣＰＵ63に供給するこ
とができ、信頼性を従来に比べて格段に向上させること
ができる。さらに、この実施例回路で使用される逓倍回
路62は低消費電流なので、水晶発振回路61を使用する効
果を最大限に発揮させることができる。これは１チップ
・マイクロコンピュータ等、電池を電源として使用する
システムにおいては消費電流を削減することができ、電
池の寿命を長くすることができる。

【００７７】なお、この発明は上記した各実施例並びに
応用例に限定されるものではなく種々の変形が可能であ
る。例えば、図１に示した実施例の信号遅延回路では、
論理回路としてそれぞれインバータを用いる場合を説明
したが、これは反転機能を有するものであるならばその
他に２入力以上のナンドゲート回路やノアゲート回路等
を用いることができる。この場合、ナンドゲート回路や
ノアゲート回路等の前段の信号が入力される入力端子以
外の入力端子に制御信号等を入力して、信号遅延回路の
動作を制御することができる。

【００７８】

【発明の効果】以上説明したようにこの発明によれば、
消費電流を削減することができ、これによって電源ノイ
ズの発生を抑制することができる信号遅延回路を提供す
ることができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例に係る信号遅延回路の
回路図。

【図２】図１の信号遅延回路のタイミングチャート。

【図３】図１の信号遅延回路にノイズが混入した場合の
波形図。

【図４】この発明の第２の実施例に係る信号遅延回路の
回路図。

【図５】この発明の第３の実施例に係る信号遅延回路の
回路図。

【図６】この発明の第４の実施例に係る信号遅延回路の
回路図。

【図７】この発明の第５の実施例に係る信号遅延回路の
回路図。

【図８】図７の信号遅延回路のタイミングチャート。

【図９】図７の実施例回路と図１の従来回路における信
号遅延時間の設計値からの誤差を示す図。

【図１０】この発明の応用例に係る逓倍回路の回路図。

【図１１】図１０の逓倍回路のタイミングチャート。

【図１２】この発明の応用例に係る半導体集積回路のブ
ロック図。

【図１３】従来の信号遅延回路の回路図。

【図１４】図１３の従来回路のタイミングチャート。

【図１５】図１３の従来回路のタイミングチャート。

【図１６】図１３の従来回路のタイミングチャート。

【図１７】図１３の従来回路にノイズが混入した場合の
波形図。

【符号の説明】

21，23，25，26，27…インバータ、22，34，35…抵抗、
24…容量、33…ＣＭＯＳトランスファゲート、36…ＣＭ
ＯＳスイッチ、40ａ，40ｂ…遅延回路、50ａ，50ｂ，50
ｃ…信号遅延回路、51…信号遅延直列回路、52，53，5
5，56…インバータ、54，57…イクスクルーシブ・オア
ゲート回路、58…オアゲート回路、61…水晶発振回路、
62…逓倍回路、63…ＣＰＵ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 諏訪部 裕之 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 渡辺 智弘 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 茂木 宏之 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 平３−127508（ＪＰ，Ａ) 特開 平２−274121（ＪＰ，Ａ) 特開 平２−159115（ＪＰ，Ａ) 実開 昭63−32398（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 5/13

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 入力信号が一端に供給される抵抗回路
   と、 上記抵抗回路の他端に入力端子が接続され、出力端子か
   ら上記入力信号を遅延させた信号を出力する第１の反転
   論理回路と、 上記第１の反転論理回路の出力端子に入力端子が接続さ
   れた第２の反転論理回路と、 上記抵抗回路の他端と上記第２の反転論理回路の出力端
   子との間に接続された容量とを具備したことを特徴とす
   る信号遅延回路。
2. 【請求項２】 前記抵抗回路が、 直列接続された第１及び第２の抵抗素子と、 上記第１もしくは第２の抵抗素子のいずれか一方に対し
   て並列に接続され、制御信号に応じてスイッチ制御され
   るスイッチ素子とから構成されていることを特徴とする
   請求項１に記載の信号遅延回路。
3. 【請求項３】 入力信号が供給される第１のＣＭＯＳ反
   転回路と、 上記第１のＣＭＯＳ反転回路の出力端子に一端が接続さ
   れた抵抗回路と、 上記抵抗回路の他端に入力端子が接続された第２のＣＭ
   ＯＳ反転回路と、 上記第２のＣＭＯＳ反転回路の出力端子に入力端子が接
   続された第３のＣＭＯＳ反転回路と、 上記抵抗回路の他端と上記第３のＣＭＯＳ反転回路の出
   力端子との間に接続された容量と、 上記第２のＣＭＯＳ反転回路の出力端子に入力端子が接
   続された第４のＣＭＯＳ反転回路と、 上記第４のＣＭＯＳ反転回路の出力端子に入力端子が接
   続された第５のＣＭＯＳ反転回路とを具備したことを特
   徴とする信号遅延回路。
4. 【請求項４】 前記抵抗回路が、 直列接続された第１及び第２の抵抗素子と、 上記第１もしくは第２の抵抗素子のいずれか一方に対し
   て並列に接続され、制御信号に応じてスイッチ制御され
   るスイッチ素子とから構成されていることを特徴とする
   請求項３に記載の信号遅延回路。
5. 【請求項５】 入力端子に入力信号が供給される第１の
   反転論理回路と、上記第１の反転論理回路の出力端子に
   一端が接続された第１の抵抗回路と、上記第１の抵抗回
   路の他端に入力端子が接続された第２の反転論理回路
   と、上記第２の反転論理回路の出力端子に入力端子が接
   続された第３の反転論理回路と、上記第３の反転論理回
   路の出力端子と上記第１の抵抗回路の他端との間に接続
   された第１の容量と、上記第２の反転論理回路の出力端
   子に入力端子が接続された第４の反転論理回路とを有す
   る第１の遅延回路と、 入力端子に上記第４の反転論理回路の出力信号が供給さ
   れる第５の反転論理回路と、上記第５の反転論理回路の
   出力端子に一端が接続された第２の抵抗回路と、上記第
   ２の抵抗回路の他端に入力端子が接続された第６の反転
   論理回路と、上記第６の反転論理回路の出力端子に入力
   端子が接続された第７の反転論理回路と、上記第７の反
   転論理回路の出力端子と上記第２の抵抗回路の他端との
   間に接続された第２の容量と、上記第６の反転論理回路
   の出力端子に入力端子が接続され、出力端子から上記入
   力信号を遅延させた信号を出力する第８の反転論理回路
   とを有する第２の遅延回路 とを具備したことを特徴とす
   る信号遅延回路。