JPH07115351A - 遅延回路およびそれを用いた信号処理回路、ならびにこの信号処理回路を内蔵した半導体集積回路装置 - Google Patents
遅延回路およびそれを用いた信号処理回路、ならびにこの信号処理回路を内蔵した半導体集積回路装置Info
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- JPH07115351A JPH07115351A JP5260494A JP26049493A JPH07115351A JP H07115351 A JPH07115351 A JP H07115351A JP 5260494 A JP5260494 A JP 5260494A JP 26049493 A JP26049493 A JP 26049493A JP H07115351 A JPH07115351 A JP H07115351A
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Abstract
(57)【要約】
【目的】 レイアウト面積が小さく、簡単な回路で構成
でき、かつ電源電圧や温度の変化、製造プロセスのばら
つきに対して遅延量を比較的安定に制御することができ
る遅延回路技術を提供する。 【構成】 ＭＯＳ構造の集積回路が構成される１個の半
導体基板上に形成される遅延回路であって、ＭＯＳ型ト
ランジスタを利用したＮＭＯＳトランジスタＴＲｎと、
このＮＭＯＳトランジスタＴＲｎと直列に接続したコン
デンサＣとから構成され、入出力側にＮＯＴゲートＮＯ
Ｔin，ＮＯＴout が接続されている。この遅延回路は、
ＭＯＳ構造によるＮＭＯＳトランジスタＴＲｎとコンデ
ンサＣの形成による効果を活用し、遅延時間による遅延
量の変動が影響されるパルス幅調整回路、２相クロック
発生回路、出力バッファ回路、内部バスドライバ回路お
よび電圧制御発振回路などの半導体集積回路装置の信号
処理回路に用いられる。
でき、かつ電源電圧や温度の変化、製造プロセスのばら
つきに対して遅延量を比較的安定に制御することができ
る遅延回路技術を提供する。 【構成】 ＭＯＳ構造の集積回路が構成される１個の半
導体基板上に形成される遅延回路であって、ＭＯＳ型ト
ランジスタを利用したＮＭＯＳトランジスタＴＲｎと、
このＮＭＯＳトランジスタＴＲｎと直列に接続したコン
デンサＣとから構成され、入出力側にＮＯＴゲートＮＯ
Ｔin，ＮＯＴout が接続されている。この遅延回路は、
ＭＯＳ構造によるＮＭＯＳトランジスタＴＲｎとコンデ
ンサＣの形成による効果を活用し、遅延時間による遅延
量の変動が影響されるパルス幅調整回路、２相クロック
発生回路、出力バッファ回路、内部バスドライバ回路お
よび電圧制御発振回路などの半導体集積回路装置の信号
処理回路に用いられる。
Description
【０００１】
【産業上の利用分野】本発明は、遅延回路技術に関し、
特に半導体集積回路装置の信号処理回路に適して良好な
遅延回路およびそれを用いた信号処理回路、ならびにこ
の信号処理回路を内蔵した半導体集積回路装置に適用し
て有効な技術に関する。
特に半導体集積回路装置の信号処理回路に適して良好な
遅延回路およびそれを用いた信号処理回路、ならびにこ
の信号処理回路を内蔵した半導体集積回路装置に適用し
て有効な技術に関する。
【０００２】
【従来の技術】一般に、この種の半導体集積回路装置の
信号処理回路における遅延回路については、入力信号を
所定の時間だけ遅らせて出力するために、図２４に示す
ようにコンデンサｃと抵抗ｒによるｃｒの時定数を用い
て構成したり、あるいはＭＯＳトランジスタのＮＯＴゲ
ートを複数段に接続することによるゲート遅延を利用し
ている。
信号処理回路における遅延回路については、入力信号を
所定の時間だけ遅らせて出力するために、図２４に示す
ようにコンデンサｃと抵抗ｒによるｃｒの時定数を用い
て構成したり、あるいはＭＯＳトランジスタのＮＯＴゲ
ートを複数段に接続することによるゲート遅延を利用し
ている。
【０００３】たとえば、ｃｒの時定数を用いて構成する
場合には、図２５のようなパルス電圧（Ｖin）が入力さ
れると、充放電電流（ic，id）が流れてｃｒの接続点に
おける電圧（Ｖp ) が積分波形となり、遅延時間（td）
だけ遅延されたパルス電圧（Ｖout ) が出力されるよう
になっている。
場合には、図２５のようなパルス電圧（Ｖin）が入力さ
れると、充放電電流（ic，id）が流れてｃｒの接続点に
おける電圧（Ｖp ) が積分波形となり、遅延時間（td）
だけ遅延されたパルス電圧（Ｖout ) が出力されるよう
になっている。
【０００４】
【発明が解決しようとする課題】ところが、前記のよう
なｃｒの時定数を用いて構成する技術においては、コン
デンサｃや抵抗ｒをＬＳＩに実装する場合に、たとえば
遅延時間を大きくするために抵抗の配線長を長くする必
要があり、この配線長で形成する抵抗のレイアウト面積
などが問題となる。
なｃｒの時定数を用いて構成する技術においては、コン
デンサｃや抵抗ｒをＬＳＩに実装する場合に、たとえば
遅延時間を大きくするために抵抗の配線長を長くする必
要があり、この配線長で形成する抵抗のレイアウト面積
などが問題となる。
【０００５】一方、ゲート遅延を利用した場合には、た
とえばゲート長を大きくし、電流／電圧比を示す相互コ
ンダクタンス（ｇｍ）を下げて遅延時間を大きくするた
めに、ゲート素子の駆動能力が大きく変わり、電源電圧
や温度の変化に対して、その遅延量の変動が大きくなる
という問題がある。
とえばゲート長を大きくし、電流／電圧比を示す相互コ
ンダクタンス（ｇｍ）を下げて遅延時間を大きくするた
めに、ゲート素子の駆動能力が大きく変わり、電源電圧
や温度の変化に対して、その遅延量の変動が大きくなる
という問題がある。
【０００６】さらに、このような遅延回路を用い、２相
クロック発生回路におけるノンオーバラップ量、たとえ
ば高温でノンオーバラップ時間が広くなり、すなわち、
クロックのＨｉｇｈｇｈ幅が狭くなる。逆に低温ではノ
ンオーバラップ時間が狭くなることによるオン状態の重
複や、データバス切り替わり時のノイズ対策などのため
にその制御信号を遅らせる場合に、この遅延回路の遅延
量の変動が大きいことが問題となる。
クロック発生回路におけるノンオーバラップ量、たとえ
ば高温でノンオーバラップ時間が広くなり、すなわち、
クロックのＨｉｇｈｇｈ幅が狭くなる。逆に低温ではノ
ンオーバラップ時間が狭くなることによるオン状態の重
複や、データバス切り替わり時のノイズ対策などのため
にその制御信号を遅らせる場合に、この遅延回路の遅延
量の変動が大きいことが問題となる。
【０００７】そこで、本発明の目的は、このような問題
点を改善し、レイアウト面積が小さく、簡単な回路で構
成でき、かつ電源電圧や温度の変化、製造プロセスのば
らつきに対して遅延量を比較的安定に制御することがで
きる遅延回路およびそれを用いた信号処理回路、ならび
にこの信号処理回路を内蔵した半導体集積回路装置を提
供することにある。
点を改善し、レイアウト面積が小さく、簡単な回路で構
成でき、かつ電源電圧や温度の変化、製造プロセスのば
らつきに対して遅延量を比較的安定に制御することがで
きる遅延回路およびそれを用いた信号処理回路、ならび
にこの信号処理回路を内蔵した半導体集積回路装置を提
供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１０】すなわち、本発明の遅延回路は、入力信号
を所定時間だけ遅延して出力する遅延回路であって、Ｍ
ＯＳ型トランジスタを利用した可変抵抗素子と、この可
変抵抗素子と直列に接続した容量素子とからなるもので
ある。
を所定時間だけ遅延して出力する遅延回路であって、Ｍ
ＯＳ型トランジスタを利用した可変抵抗素子と、この可
変抵抗素子と直列に接続した容量素子とからなるもので
ある。
【００１１】この場合に、前記可変抵抗素子を信号側
に、容量素子を電源側に接続するようにしたものであ
る。
に、容量素子を電源側に接続するようにしたものであ
る。
【００１２】さらに、前記可変抵抗素子のゲートに制御
信号を入力して可変抵抗素子と容量素子とによる直列回
路を切り離すようにしたものである。
信号を入力して可変抵抗素子と容量素子とによる直列回
路を切り離すようにしたものである。
【００１３】また、本発明の信号処理回路は、前記遅延
回路を用い、論理回路との組み合せによりクロックパル
ス幅を制御するパルス幅調整回路とするものである。
回路を用い、論理回路との組み合せによりクロックパル
ス幅を制御するパルス幅調整回路とするものである。
【００１４】さらに、ノンオーバラップ量を制御する２
相クロック発生回路、バスドライバの駆動信号を制御す
るバス制御回路、またはＰＬＬ（Phase Locked Loop ）
回路の自走発振を制御する電圧制御発振回路とするもの
である。
相クロック発生回路、バスドライバの駆動信号を制御す
るバス制御回路、またはＰＬＬ（Phase Locked Loop ）
回路の自走発振を制御する電圧制御発振回路とするもの
である。
【００１５】また、本発明の半導体集積回路装置は、前
記信号処理回路を内蔵し、この信号処理回路をＭＯＳ構
造の集積回路が構成される１個の半導体基板上に形成す
るものである。
記信号処理回路を内蔵し、この信号処理回路をＭＯＳ構
造の集積回路が構成される１個の半導体基板上に形成す
るものである。
【００１６】
【作用】前記した遅延回路およびそれを用いた信号処理
回路、ならびにこの信号処理回路を内蔵した半導体集積
回路装置によれば、ＭＯＳ型トランジスタを、ゲート−
ソース間電圧が制御できる可変抵抗素子として利用し、
これと同じＭＯＳ構造に形成できる容量素子を直列に接
続した遅延回路を構成することにより、集積回路と同じ
ＭＯＳ構造による形成によってレイアウト面積を小さく
し、かつ簡単な回路で遅延回路を構成できる上に、電源
電圧や温度の変化、製造プロセスのばらつきに対しても
比較的安定した遅延量を得ることができる。
回路、ならびにこの信号処理回路を内蔵した半導体集積
回路装置によれば、ＭＯＳ型トランジスタを、ゲート−
ソース間電圧が制御できる可変抵抗素子として利用し、
これと同じＭＯＳ構造に形成できる容量素子を直列に接
続した遅延回路を構成することにより、集積回路と同じ
ＭＯＳ構造による形成によってレイアウト面積を小さく
し、かつ簡単な回路で遅延回路を構成できる上に、電源
電圧や温度の変化、製造プロセスのばらつきに対しても
比較的安定した遅延量を得ることができる。
【００１７】すなわち、電源電圧が高い場合はＭＯＳ型
トランジスタの抵抗を小さくし、温度が高い場合はＭＯ
Ｓ型トランジスタの抵抗を大きくし、かつゲート寸法な
どの製造プロセス条件でトランジスタのｇｍが上がれば
ＭＯＳ型トランジスタの抵抗を小さくするものである。
トランジスタの抵抗を小さくし、温度が高い場合はＭＯ
Ｓ型トランジスタの抵抗を大きくし、かつゲート寸法な
どの製造プロセス条件でトランジスタのｇｍが上がれば
ＭＯＳ型トランジスタの抵抗を小さくするものである。
【００１８】そして、この遅延回路をＭＯＳ構造の半導
体集積回路装置に形成し、たとえばＣＭＯＳドライバで
遅延回路を駆動すれば、ＣＭＯＳドライバから見た遅延
回路のインピーダンスＺは、Ｚ∝１／（Ｒ＋１／Ｃ）か
ら、Ｒ⇒０とするとＺ⇒Ｃとなり、Ｒ⇒∞とすればＺ⇒
０となり、ＭＯＳ型トランジスタの可変抵抗によりＣＭ
ＯＳドライバから見た容量の影響が、上記した色々な条
件から見たＣＭＯＳドライバの遅延特性を相殺する方向
に働き、これによって安定した遅延量を得ることができ
る。
体集積回路装置に形成し、たとえばＣＭＯＳドライバで
遅延回路を駆動すれば、ＣＭＯＳドライバから見た遅延
回路のインピーダンスＺは、Ｚ∝１／（Ｒ＋１／Ｃ）か
ら、Ｒ⇒０とするとＺ⇒Ｃとなり、Ｒ⇒∞とすればＺ⇒
０となり、ＭＯＳ型トランジスタの可変抵抗によりＣＭ
ＯＳドライバから見た容量の影響が、上記した色々な条
件から見たＣＭＯＳドライバの遅延特性を相殺する方向
に働き、これによって安定した遅延量を得ることができ
る。
【００１９】これにより、遅延回路、信号処理回路とし
てのレイアウト面積の縮小、回路構成の簡単化を図り、
さらに半導体集積回路装置に内蔵した場合に、電源電圧
や温度の変化、製造プロセスのばらつきに対する遅延量
の変動を抑制することができる。
てのレイアウト面積の縮小、回路構成の簡単化を図り、
さらに半導体集積回路装置に内蔵した場合に、電源電圧
や温度の変化、製造プロセスのばらつきに対する遅延量
の変動を抑制することができる。
【００２０】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００２１】図１は本発明の一実施例である遅延回路を
示す回路図、図２は本実施例の遅延回路を示す等価回路
図、図３はノード信号を示すタイミングチャート、図４
は温度または電源電圧に対する遅延量の依存性を示す特
性図、図５〜図２３は本実施例の遅延回路を用いたパル
ス幅調整回路、２相クロック発生回路、出力バッファ回
路、内部バスドライバ回路、電圧制御発振回路における
回路図、タイミングチャート、特性図である。
示す回路図、図２は本実施例の遅延回路を示す等価回路
図、図３はノード信号を示すタイミングチャート、図４
は温度または電源電圧に対する遅延量の依存性を示す特
性図、図５〜図２３は本実施例の遅延回路を用いたパル
ス幅調整回路、２相クロック発生回路、出力バッファ回
路、内部バスドライバ回路、電圧制御発振回路における
回路図、タイミングチャート、特性図である。
【００２２】まず、図１により本実施例の遅延回路の構
成を説明する。
成を説明する。
【００２３】本実施例の遅延回路は、たとえばＭＯＳ構
造の集積回路が構成される１個の半導体基板上に形成さ
れ、入力信号を所定時間だけ遅延して出力する遅延回路
とされ、ＭＯＳ型トランジスタを利用したＮＭＯＳトラ
ンジスタ（可変抵抗素子）ＴＲｎと、このＮＭＯＳトラ
ンジスタＴＲｎと直列に接続したコンデンサ（容量素
子）Ｃとから構成され、入力側および出力側にＮＯＴゲ
ートＮＯＴin，ＮＯＴout がそれぞれ接続されている。
造の集積回路が構成される１個の半導体基板上に形成さ
れ、入力信号を所定時間だけ遅延して出力する遅延回路
とされ、ＭＯＳ型トランジスタを利用したＮＭＯＳトラ
ンジスタ（可変抵抗素子）ＴＲｎと、このＮＭＯＳトラ
ンジスタＴＲｎと直列に接続したコンデンサ（容量素
子）Ｃとから構成され、入力側および出力側にＮＯＴゲ
ートＮＯＴin，ＮＯＴout がそれぞれ接続されている。
【００２４】ＮＭＯＳトランジスタＴＲｎは、そのドレ
イン端子が入力側のＮＯＴゲートＮＯＴinと出力側のＮ
ＯＴゲートＮＯＴout を結ぶ入出力信号側に接続され、
ソース端子がコンデンサＣを介して電源側のグランドに
接続され、ゲート端子は電源電圧（Ｖｃｃ）に固定され
て常にオン状態に設定されている。
イン端子が入力側のＮＯＴゲートＮＯＴinと出力側のＮ
ＯＴゲートＮＯＴout を結ぶ入出力信号側に接続され、
ソース端子がコンデンサＣを介して電源側のグランドに
接続され、ゲート端子は電源電圧（Ｖｃｃ）に固定され
て常にオン状態に設定されている。
【００２５】以上のように構成される遅延回路は、たと
えば半導体基板上に構成される集積回路と同様のＭＯＳ
構造に形成され、ＮＭＯＳトランジスタＴＲｎがゲート
−ソース間電圧が制御できる可変抵抗として利用され、
さらにこれと同じＭＯＳ構造の容量でコンデンサＣが形
成されて直列に接続され、レイアウト面積を小さくし、
かつ簡単な回路構造となっている。
えば半導体基板上に構成される集積回路と同様のＭＯＳ
構造に形成され、ＮＭＯＳトランジスタＴＲｎがゲート
−ソース間電圧が制御できる可変抵抗として利用され、
さらにこれと同じＭＯＳ構造の容量でコンデンサＣが形
成されて直列に接続され、レイアウト面積を小さくし、
かつ簡単な回路構造となっている。
【００２６】次に、本実施例の作用について、始めに図
２の遅延回路の等価回路図に基づいて、そのノード信号
および温度または電源電圧に対する遅延量の依存特性を
図３および図４により説明する。
２の遅延回路の等価回路図に基づいて、そのノード信号
および温度または電源電圧に対する遅延量の依存特性を
図３および図４により説明する。
【００２７】まず、図２に示すように、ＮＭＯＳトラン
ジスタＴＲｎは可変抵抗Ｒと考えることができ、この可
変抵抗Ｒによる抵抗値とコンデンサＣによる容量値によ
り遅延量を決定することができる。すなわち、図３に示
すようなパルス電圧（Ｖin）が入力されると、接続点に
おける電圧（Ｖp ）が積分波形となり、入力のパルス電
圧に対してＣＲの時定数による遅延時間（td）だけ遅延
されたパルス電圧（Ｖout ）が出力されるようになって
いる。
ジスタＴＲｎは可変抵抗Ｒと考えることができ、この可
変抵抗Ｒによる抵抗値とコンデンサＣによる容量値によ
り遅延量を決定することができる。すなわち、図３に示
すようなパルス電圧（Ｖin）が入力されると、接続点に
おける電圧（Ｖp ）が積分波形となり、入力のパルス電
圧に対してＣＲの時定数による遅延時間（td）だけ遅延
されたパルス電圧（Ｖout ）が出力されるようになって
いる。
【００２８】ここで、遅延回路の温度（Ｔａ）に対する
遅延時間（td）の依存性を説明すると、図４(a) に示す
ように、従来のｃｒの時定数を用いて構成した場合に
は、温度を高くするにつれて弯曲的に遅延時間が上昇し
ていたのに対して、本実施例においては、直線的に多少
の上昇はあるものの、従来技術に比べると温度の変化に
対する遅延時間の変動を小さくすることができる。
遅延時間（td）の依存性を説明すると、図４(a) に示す
ように、従来のｃｒの時定数を用いて構成した場合に
は、温度を高くするにつれて弯曲的に遅延時間が上昇し
ていたのに対して、本実施例においては、直線的に多少
の上昇はあるものの、従来技術に比べると温度の変化に
対する遅延時間の変動を小さくすることができる。
【００２９】これは、ＮＭＯＳトランジスタＴＲｎの可
変抵抗ＲによりＭＯＳ構造のドライバである入力側のＮ
ＯＴゲートＮＯＴinから見た容量の影響を考える必要が
なく、電源電圧が高い場合はＮＭＯＳトランジスタＴＲ
ｎによる可変抵抗Ｒの抵抗値を小さくし、温度が高い場
合は可変抵抗Ｒの抵抗値を大きくし、かつ製造プロセス
条件でトランジスタのｇｍが上がれば可変抵抗Ｒの抵抗
値を小さくすることにより、電源電圧、温度および製造
プロセス条件から見たＮＯＴゲートＮＯＴinの遅延特性
を相殺する方向に働かせることができるためである。
変抵抗ＲによりＭＯＳ構造のドライバである入力側のＮ
ＯＴゲートＮＯＴinから見た容量の影響を考える必要が
なく、電源電圧が高い場合はＮＭＯＳトランジスタＴＲ
ｎによる可変抵抗Ｒの抵抗値を小さくし、温度が高い場
合は可変抵抗Ｒの抵抗値を大きくし、かつ製造プロセス
条件でトランジスタのｇｍが上がれば可変抵抗Ｒの抵抗
値を小さくすることにより、電源電圧、温度および製造
プロセス条件から見たＮＯＴゲートＮＯＴinの遅延特性
を相殺する方向に働かせることができるためである。
【００３０】また、電源電圧（Ｖｃｃ）に対する遅延時
間（td）の依存性についても、温度に対する依存性と同
様に、ＮＭＯＳトランジスタＴＲｎの可変抵抗Ｒにより
ＮＯＴゲートＮＯＴinから見た容量の影響がなく、上述
の色々な条件から見たＭＯＳ構造のドライバであるＮＯ
ＴゲートＮＯＴinの遅延特性を相殺する方向に働かせる
ことができるために、図４(b) に示すように、従来のｃ
ｒの時定数を用いて構成する場合に比べて、電源電圧の
変化に対して遅延時間の変動を小さくすることができ
る。
間（td）の依存性についても、温度に対する依存性と同
様に、ＮＭＯＳトランジスタＴＲｎの可変抵抗Ｒにより
ＮＯＴゲートＮＯＴinから見た容量の影響がなく、上述
の色々な条件から見たＭＯＳ構造のドライバであるＮＯ
ＴゲートＮＯＴinの遅延特性を相殺する方向に働かせる
ことができるために、図４(b) に示すように、従来のｃ
ｒの時定数を用いて構成する場合に比べて、電源電圧の
変化に対して遅延時間の変動を小さくすることができ
る。
【００３１】さらに、ゲート寸法などの製造プロセス条
件でトランジスタのｇｍが上がればＮＭＯＳトランジス
タＴＲｎによる可変抵抗Ｒの抵抗値を小さくし、この条
件から見たＭＯＳ構造のドライバであるＮＯＴゲートＮ
ＯＴinの遅延特性を相殺する方向に働かせることができ
るために、製造プロセスのばらつきに対しても遅延時間
の変動を抑えることができる。
件でトランジスタのｇｍが上がればＮＭＯＳトランジス
タＴＲｎによる可変抵抗Ｒの抵抗値を小さくし、この条
件から見たＭＯＳ構造のドライバであるＮＯＴゲートＮ
ＯＴinの遅延特性を相殺する方向に働かせることができ
るために、製造プロセスのばらつきに対しても遅延時間
の変動を抑えることができる。
【００３２】続いて、本実施例の遅延回路を半導体集積
回路装置の信号処理回路に用いる場合を図５〜図２３に
より具体的に説明する。
回路装置の信号処理回路に用いる場合を図５〜図２３に
より具体的に説明する。
【００３３】たとえば、本実施例の遅延回路は、パルス
幅調整回路、２相クロック発生回路、出力バッファ回
路、内部バスドライバ回路、電圧制御発振回路などに用
いられ、以下において順にその回路図およびタイミング
チャートなどにより詳細に説明する。
幅調整回路、２相クロック発生回路、出力バッファ回
路、内部バスドライバ回路、電圧制御発振回路などに用
いられ、以下において順にその回路図およびタイミング
チャートなどにより詳細に説明する。
【００３４】(1).パルス幅調整回路 図５〜図１１に示すように、遅延回路を論理回路との組
み合せによりクロックパルス幅を制御する回路構成とし
たものであり、図５はＰＭＯＳトランジスタ（可変抵抗
素子）ＴＲｐとコンデンサＣによる直列回路と、ＮＭＯ
ＳトランジスタＴＲｎとコンデンサＣによる直列回路と
がＮＯＴゲートを挟んで２段構成の遅延回路に構成さ
れ、ＰＭＯＳトランジスタＴＲｐのゲート端子はグラン
ド電圧に固定されて常にオフ状態に設定され、一方ＮＭ
ＯＳトランジスタＴＲｎのゲート端子は電源電圧に固定
されて常にオン状態に設定されている。
み合せによりクロックパルス幅を制御する回路構成とし
たものであり、図５はＰＭＯＳトランジスタ（可変抵抗
素子）ＴＲｐとコンデンサＣによる直列回路と、ＮＭＯ
ＳトランジスタＴＲｎとコンデンサＣによる直列回路と
がＮＯＴゲートを挟んで２段構成の遅延回路に構成さ
れ、ＰＭＯＳトランジスタＴＲｐのゲート端子はグラン
ド電圧に固定されて常にオフ状態に設定され、一方ＮＭ
ＯＳトランジスタＴＲｎのゲート端子は電源電圧に固定
されて常にオン状態に設定されている。
【００３５】そして、図６に示すように、入力された所
定のパルス幅のパルス電圧（イ）に対して、ノード
（ロ）では所定の遅延時間だけ遅延されて反転されたパ
ルス電圧となり、ノード（ハ）においてはさらに所定の
遅延時間だけ遅延された正転のパルス電圧が得られ、こ
の正転のパルス電圧と入力のパルス電圧とがＮＡＮＤゲ
ートおよびＮＯＴゲートを介して、入力されたパルス幅
の前縁が削られたパルス電圧（ニ）が出力される。
定のパルス幅のパルス電圧（イ）に対して、ノード
（ロ）では所定の遅延時間だけ遅延されて反転されたパ
ルス電圧となり、ノード（ハ）においてはさらに所定の
遅延時間だけ遅延された正転のパルス電圧が得られ、こ
の正転のパルス電圧と入力のパルス電圧とがＮＡＮＤゲ
ートおよびＮＯＴゲートを介して、入力されたパルス幅
の前縁が削られたパルス電圧（ニ）が出力される。
【００３６】また、図７(a) のパルス幅調整回路に用い
られる遅延回路は、ＮＭＯＳトランジスタＴＲｎとコン
デンサＣによる直列回路を２段構成にしたものであり、
さらに図７(b) の遅延回路は、図７(a) のＮＭＯＳトラ
ンジスタＴＲｎに代えて、ＰＭＯＳトランジスタＴＲｐ
とコンデンサＣによる直列回路を２段構成にしたもので
ある。
られる遅延回路は、ＮＭＯＳトランジスタＴＲｎとコン
デンサＣによる直列回路を２段構成にしたものであり、
さらに図７(b) の遅延回路は、図７(a) のＮＭＯＳトラ
ンジスタＴＲｎに代えて、ＰＭＯＳトランジスタＴＲｐ
とコンデンサＣによる直列回路を２段構成にしたもので
ある。
【００３７】この図７(a) ，(b) のパルス幅調整回路
は、図５のパルス幅調整回路と同様に図６のようなノー
ド信号が得られ、入力された所定のパルス幅のパルス電
圧（イ）に対しては、所定の遅延時間だけ遅延されて反
転されたパルス電圧（ロ）がさらに所定の遅延時間だけ
遅延された正転のパルス電圧（ハ）となり、ＮＡＮＤゲ
ートおよびＮＯＴゲートを介して入力されたパルス幅の
前縁が削られたパルス電圧（ニ）が出力される。
は、図５のパルス幅調整回路と同様に図６のようなノー
ド信号が得られ、入力された所定のパルス幅のパルス電
圧（イ）に対しては、所定の遅延時間だけ遅延されて反
転されたパルス電圧（ロ）がさらに所定の遅延時間だけ
遅延された正転のパルス電圧（ハ）となり、ＮＡＮＤゲ
ートおよびＮＯＴゲートを介して入力されたパルス幅の
前縁が削られたパルス電圧（ニ）が出力される。
【００３８】さらに、図８のパルス幅調整回路に用いら
れる遅延回路は、ＮＭＯＳトランジスタＴＲｎとコンデ
ンサＣによる直列回路が２つのＮＯＴゲートを挟んで２
段構成とされ、図９に示すように、入力された所定のパ
ルス幅のパルス電圧（イ）に対しては、所定の遅延時間
だけ遅延されて反転されたパルス電圧（ロ）がさらに所
定の遅延時間だけ遅延された反転のパルス電圧（ハ）と
なり、前記図５および図７とは逆に入力されたパルス幅
の後縁が削られたパルス電圧（ニ）が出力される。
れる遅延回路は、ＮＭＯＳトランジスタＴＲｎとコンデ
ンサＣによる直列回路が２つのＮＯＴゲートを挟んで２
段構成とされ、図９に示すように、入力された所定のパ
ルス幅のパルス電圧（イ）に対しては、所定の遅延時間
だけ遅延されて反転されたパルス電圧（ロ）がさらに所
定の遅延時間だけ遅延された反転のパルス電圧（ハ）と
なり、前記図５および図７とは逆に入力されたパルス幅
の後縁が削られたパルス電圧（ニ）が出力される。
【００３９】また、図１０のパルス幅調整回路に用いら
れる遅延回路は、ＮＭＯＳトランジスタＴＲｎとコンデ
ンサＣによる直列回路が２つのＮＯＴゲートを挟んで２
段構成とされ、それぞれのＮＭＯＳトランジスタＴＲｎ
のゲートに制御信号を入力して遅延回路を切り離すこと
ができるようにしたものである。
れる遅延回路は、ＮＭＯＳトランジスタＴＲｎとコンデ
ンサＣによる直列回路が２つのＮＯＴゲートを挟んで２
段構成とされ、それぞれのＮＭＯＳトランジスタＴＲｎ
のゲートに制御信号を入力して遅延回路を切り離すこと
ができるようにしたものである。
【００４０】このパルス幅調整回路は、図１１に示すよ
うに、ＮＭＯＳトランジスタＴＲｎのゲートに入力され
る制御信号のパルス電圧（ハ）がＨｉｇｈレベルのとき
には、入力されたパルス電圧（イ）のパルス幅の前縁が
削られたパルス電圧（ニ）が出力され、一方パルス電圧
（ハ）がＬｏｗレベルのときには、遅延回路が切り離さ
れて入力されたパルス幅と同じタイミングのパルス電圧
（ニ）が出力される。
うに、ＮＭＯＳトランジスタＴＲｎのゲートに入力され
る制御信号のパルス電圧（ハ）がＨｉｇｈレベルのとき
には、入力されたパルス電圧（イ）のパルス幅の前縁が
削られたパルス電圧（ニ）が出力され、一方パルス電圧
（ハ）がＬｏｗレベルのときには、遅延回路が切り離さ
れて入力されたパルス幅と同じタイミングのパルス電圧
（ニ）が出力される。
【００４１】(2).２相クロック発生回路 図１２〜図１７に示すように、遅延回路を論理回路との
組み合せによりノンオーバラップ量を制御する回路構成
としたものであり、図１２は図５のＰＭＯＳトランジス
タＴＲｐとコンデンサＣによる直列回路と、ＮＭＯＳト
ランジスタＴＲｎとコンデンサＣによる直列回路とによ
る２段構成のパルス幅調整回路がＮＯＴゲートを介して
２相のクロック発生回路に構成されている。
組み合せによりノンオーバラップ量を制御する回路構成
としたものであり、図１２は図５のＰＭＯＳトランジス
タＴＲｐとコンデンサＣによる直列回路と、ＮＭＯＳト
ランジスタＴＲｎとコンデンサＣによる直列回路とによ
る２段構成のパルス幅調整回路がＮＯＴゲートを介して
２相のクロック発生回路に構成されている。
【００４２】そして、図１３に示すように、入力された
所定のパルス幅のパルス電圧（イ）に対して、ノード
（ハ）におけるパルス電圧が所定の遅延時間だけ遅延さ
れてパルス電圧（ニ）として出力され、一方ノード
（ロ）において反転されたパルス電圧が所定の遅延時間
だけ遅延されてパルス電圧（ホ）として出力され、パル
ス電圧（ニ）とパルス電圧（ホ）とのＨｉｇｈレベルの
間に所定のノンオーバラップ時間を確保することができ
る。
所定のパルス幅のパルス電圧（イ）に対して、ノード
（ハ）におけるパルス電圧が所定の遅延時間だけ遅延さ
れてパルス電圧（ニ）として出力され、一方ノード
（ロ）において反転されたパルス電圧が所定の遅延時間
だけ遅延されてパルス電圧（ホ）として出力され、パル
ス電圧（ニ）とパルス電圧（ホ）とのＨｉｇｈレベルの
間に所定のノンオーバラップ時間を確保することができ
る。
【００４３】また、図１４の２相クロック発生回路は、
図１２の２相クロック発生回路の入力段および２相の初
段のＮＯＴゲートをＮＯＲゲートに代えて、ＮＯＲゲー
トの他方の入力端子にスタンバイ信号を入力して各ノー
ドを固定できるようにしたものである。
図１２の２相クロック発生回路の入力段および２相の初
段のＮＯＴゲートをＮＯＲゲートに代えて、ＮＯＲゲー
トの他方の入力端子にスタンバイ信号を入力して各ノー
ドを固定できるようにしたものである。
【００４４】この２相クロック発生回路は、図１５に示
すように、ＮＯＲゲートの一方の入力端子にパルス電圧
（イ）を入力し、他方の入力端子に入力されるスタンバ
イ信号のパルス電圧（チ）がＬｏｗレベルのときには、
パルス電圧（ニ）とパルス電圧（ホ）とのＨｉｇｈレベ
ルの間に所定のノンオーバラップ時間を確保することが
でき、一方スタンバイ信号がＨｉｇｈレベルに切り換え
られると、そのときのＨｉｇｈレベルまたはＬｏｗレベ
ルのパルス電圧（ハ，ニ，ロ，ト，ヘ，ホ）をＮＯＲゲ
ート以降の各ノードは保持することができる。
すように、ＮＯＲゲートの一方の入力端子にパルス電圧
（イ）を入力し、他方の入力端子に入力されるスタンバ
イ信号のパルス電圧（チ）がＬｏｗレベルのときには、
パルス電圧（ニ）とパルス電圧（ホ）とのＨｉｇｈレベ
ルの間に所定のノンオーバラップ時間を確保することが
でき、一方スタンバイ信号がＨｉｇｈレベルに切り換え
られると、そのときのＨｉｇｈレベルまたはＬｏｗレベ
ルのパルス電圧（ハ，ニ，ロ，ト，ヘ，ホ）をＮＯＲゲ
ート以降の各ノードは保持することができる。
【００４５】さらに、図１６の２相クロック発生回路
は、ＮＭＯＳトランジスタＴＲｎとコンデンサＣによる
直列回路と、ＰＭＯＳトランジスタＴＲｐとコンデンサ
Ｃによる直列回路とによる遅延回路を、２つの安定状態
を制御信号の入力によって繰り返すフリップフロップタ
イプに適用したものである。
は、ＮＭＯＳトランジスタＴＲｎとコンデンサＣによる
直列回路と、ＰＭＯＳトランジスタＴＲｐとコンデンサ
Ｃによる直列回路とによる遅延回路を、２つの安定状態
を制御信号の入力によって繰り返すフリップフロップタ
イプに適用したものである。
【００４６】この２相クロック発生回路は、図１７に示
すように、入力された所定のパルス幅のパルス電圧
（イ）と、その反転されたパルス電圧（ロ）に対して、
それぞれ所定の遅延時間だけ遅延されたパルス電圧
（ニ，ハ）が得られ、これによって出力されるパルス電
圧（ホ）とパルス電圧（ヘ）とのＨｉｇｈレベルの間に
所定のノンオーバラップ時間を確保することができ、そ
のうえパルス電圧（ホ）とパルス電圧（ニ）、パルス電
圧（ヘ）とパルス電圧（ハ）の間でもノンオーバラップ
時間を確保することができる。
すように、入力された所定のパルス幅のパルス電圧
（イ）と、その反転されたパルス電圧（ロ）に対して、
それぞれ所定の遅延時間だけ遅延されたパルス電圧
（ニ，ハ）が得られ、これによって出力されるパルス電
圧（ホ）とパルス電圧（ヘ）とのＨｉｇｈレベルの間に
所定のノンオーバラップ時間を確保することができ、そ
のうえパルス電圧（ホ）とパルス電圧（ニ）、パルス電
圧（ヘ）とパルス電圧（ハ）の間でもノンオーバラップ
時間を確保することができる。
【００４７】(3).出力バッファ回路 図１８に示すように、遅延回路を論理回路との組み合せ
により出力バッファの制御信号に用いるものであり、た
とえばＰＭＯＳトランジスタＴＲｐとＮＭＯＳトランジ
スタＴＲｎの直列回路による２つの出力バッファの一方
が所定の遅延時間だけ遅延されて出力され、これによっ
てオン状態にするタイミングをずらしてグランドノイズ
を減らすことができる。
により出力バッファの制御信号に用いるものであり、た
とえばＰＭＯＳトランジスタＴＲｐとＮＭＯＳトランジ
スタＴＲｎの直列回路による２つの出力バッファの一方
が所定の遅延時間だけ遅延されて出力され、これによっ
てオン状態にするタイミングをずらしてグランドノイズ
を減らすことができる。
【００４８】(4).内部バスドライバ回路 図１９に示すように、遅延回路を論理回路との組み合せ
によりバスドライバの駆動信号を制御するバス制御回路
としたものであり、クロックドライバ（Ｃ．Ｄ）とデー
タバスを制御するドライバ（Ｄｒ）との間にＮＯＴゲー
トを介し、一方のＮＯＴゲートの出力端に遅延回路が接
続されている。
によりバスドライバの駆動信号を制御するバス制御回路
としたものであり、クロックドライバ（Ｃ．Ｄ）とデー
タバスを制御するドライバ（Ｄｒ）との間にＮＯＴゲー
トを介し、一方のＮＯＴゲートの出力端に遅延回路が接
続されている。
【００４９】そして、図２０に示すように、データバス
の３２ビットの内の下位の１６ビットのデータ（Ｂ）が
上位の１６ビットのデータ（Ａ）に比べて所定の遅延時
間だけ遅延されて出力され、これによってデータバスが
同時に切り替わる時のノイズ対策として制御信号を遅ら
せることができ、データ遅延を最小限に抑えて対策する
ことができる。
の３２ビットの内の下位の１６ビットのデータ（Ｂ）が
上位の１６ビットのデータ（Ａ）に比べて所定の遅延時
間だけ遅延されて出力され、これによってデータバスが
同時に切り替わる時のノイズ対策として制御信号を遅ら
せることができ、データ遅延を最小限に抑えて対策する
ことができる。
【００５０】(5).電圧制御発振回路 図２１〜２３に示すように、遅延回路を論理回路との組
み合せによりＰＬＬ回路の自走発振を制御する電圧制御
発振回路（ＶＣＯ：Voltage Controlled Oscillator ）
としたものであり、図２１のＶＣＯは、コンデンサＣ、
ＰＭＯＳトランジスタＴＲｐ、ＮＭＯＳトランジスタＴ
ＲｎおよびコンデンサＣによる直列回路がＮＯＴゲート
を挟んで複数段に接続されている。
み合せによりＰＬＬ回路の自走発振を制御する電圧制御
発振回路（ＶＣＯ：Voltage Controlled Oscillator ）
としたものであり、図２１のＶＣＯは、コンデンサＣ、
ＰＭＯＳトランジスタＴＲｐ、ＮＭＯＳトランジスタＴ
ＲｎおよびコンデンサＣによる直列回路がＮＯＴゲート
を挟んで複数段に接続されている。
【００５１】そして、それぞれのＰＭＯＳトランジスタ
ＴＲｐ、ＮＭＯＳトランジスタＴＲｎのゲートに制御信
号（ＶP ，ＶN ）が入力され、入力信号とフィードバッ
ク信号との位相差を検出してＶＣＯの発振周波数を制御
し、最終的に発振周波数を入力信号の周波数および位相
に完全に一致させることができる。
ＴＲｐ、ＮＭＯＳトランジスタＴＲｎのゲートに制御信
号（ＶP ，ＶN ）が入力され、入力信号とフィードバッ
ク信号との位相差を検出してＶＣＯの発振周波数を制御
し、最終的に発振周波数を入力信号の周波数および位相
に完全に一致させることができる。
【００５２】なお、図２２はＶＣＯにおける周波数
（ｆ）の電圧依存特性を示したものであり、ＰＭＯＳト
ランジスタＴＲｐのゲートに入力する制御電圧（ＶP ）
を上昇させることにより周波数は弯曲的に大きくなり、
一方ＮＭＯＳトランジスタＴＲｎのゲートに入力する制
御電圧（ＶN ）を上昇させた場合には弯曲的に周波数が
小さくなる。
（ｆ）の電圧依存特性を示したものであり、ＰＭＯＳト
ランジスタＴＲｐのゲートに入力する制御電圧（ＶP ）
を上昇させることにより周波数は弯曲的に大きくなり、
一方ＮＭＯＳトランジスタＴＲｎのゲートに入力する制
御電圧（ＶN ）を上昇させた場合には弯曲的に周波数が
小さくなる。
【００５３】また、図２３のＶＣＯは、コンデンサＣ、
ＰＭＯＳトランジスタＴＲｐ、ＮＭＯＳトランジスタＴ
ＲｎおよびコンデンサＣによる直列回路がＮＯＴゲート
を挟んで複数段に接続される図２１の構成に加え、さら
にＮＯＴゲートにＮＭＯＳトランジスタＴＲｎが接続さ
れ、ＮＭＯＳトランジスタＴＲｎのゲートに入力される
制御信号（ＶN ）をＬｏｗレベルにすることによって本
回路を停止することができ、貫通電流もゼロにすること
ができる。
ＰＭＯＳトランジスタＴＲｐ、ＮＭＯＳトランジスタＴ
ＲｎおよびコンデンサＣによる直列回路がＮＯＴゲート
を挟んで複数段に接続される図２１の構成に加え、さら
にＮＯＴゲートにＮＭＯＳトランジスタＴＲｎが接続さ
れ、ＮＭＯＳトランジスタＴＲｎのゲートに入力される
制御信号（ＶN ）をＬｏｗレベルにすることによって本
回路を停止することができ、貫通電流もゼロにすること
ができる。
【００５４】以上のように、本実施例の遅延回路は、Ｎ
ＭＯＳトランジスタＴＲｎまたはＰＭＯＳトランジスタ
ＴＲｐとコンデンサＣのＭＯＳ構造での形成による効果
を活用し、遅延時間による遅延量の変動が影響されるパ
ルス幅調整回路、２相クロック発生回路、出力バッファ
回路、内部バスドライバ回路および電圧制御発振回路な
どに用いることができる。
ＭＯＳトランジスタＴＲｎまたはＰＭＯＳトランジスタ
ＴＲｐとコンデンサＣのＭＯＳ構造での形成による効果
を活用し、遅延時間による遅延量の変動が影響されるパ
ルス幅調整回路、２相クロック発生回路、出力バッファ
回路、内部バスドライバ回路および電圧制御発振回路な
どに用いることができる。
【００５５】従って、本実施例の遅延回路によれば、Ｎ
ＭＯＳトランジスタＴＲｎまたはＰＭＯＳトランジスタ
ＴＲｐを利用した可変抵抗素子と、これと直列に接続し
たコンデンサＣによる容量素子とから構成し、特に半導
体基板上に構成される集積回路と同様のＭＯＳ構造に形
成することによってレイアウト面積を小さくし、かつ簡
単な回路構成とすることができる上、電源電圧や温度の
変化、さらに製造プロセスのばらつきに対する遅延量の
変動を抑制することができる。
ＭＯＳトランジスタＴＲｎまたはＰＭＯＳトランジスタ
ＴＲｐを利用した可変抵抗素子と、これと直列に接続し
たコンデンサＣによる容量素子とから構成し、特に半導
体基板上に構成される集積回路と同様のＭＯＳ構造に形
成することによってレイアウト面積を小さくし、かつ簡
単な回路構成とすることができる上、電源電圧や温度の
変化、さらに製造プロセスのばらつきに対する遅延量の
変動を抑制することができる。
【００５６】また、この遅延回路をパルス幅調整回路、
２相クロック発生回路などに用いることにより、ノンオ
ーバラップ時間によるノンオーバラップ量を広くしてオ
ン状態の重複をなくし、さらに出力バッファ回路、内部
バスドライバ回路などに用いることにより、データバス
の切り替わり時におけるノイズ対策を図ることができ
る。
２相クロック発生回路などに用いることにより、ノンオ
ーバラップ時間によるノンオーバラップ量を広くしてオ
ン状態の重複をなくし、さらに出力バッファ回路、内部
バスドライバ回路などに用いることにより、データバス
の切り替わり時におけるノイズ対策を図ることができ
る。
【００５７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００５８】たとえば、本実施例の遅延回路について
は、パルス幅調整回路、２相クロック発生回路、出力バ
ッファ回路、内部バスドライバ回路および電圧制御発振
回路に用いた場合について説明したが、本発明は前記実
施例に限定されるものではなく、入力信号を所定時間だ
け遅延して出力する他の回路構成においても、広く適用
可能であることはいうまでもない。
は、パルス幅調整回路、２相クロック発生回路、出力バ
ッファ回路、内部バスドライバ回路および電圧制御発振
回路に用いた場合について説明したが、本発明は前記実
施例に限定されるものではなく、入力信号を所定時間だ
け遅延して出力する他の回路構成においても、広く適用
可能であることはいうまでもない。
【００５９】また、遅延回路の構成については、遅延量
の大きさに応じてＭＯＳ型トランジスタの可変抵抗素子
と容量素子とによる直列回路を、より複数段に構成する
ことも可能である。
の大きさに応じてＭＯＳ型トランジスタの可変抵抗素子
と容量素子とによる直列回路を、より複数段に構成する
ことも可能である。
【００６０】以上の説明では、主として本発明者によっ
てなされた発明をその利用分野である半導体集積回路装
置の信号処理回路に用いられる遅延回路に適用した場合
について説明したが、これに限定されるものではなく、
遅延量の変動を抑制することが必要とされる他の信号処
理回路についても広く適用可能である。
てなされた発明をその利用分野である半導体集積回路装
置の信号処理回路に用いられる遅延回路に適用した場合
について説明したが、これに限定されるものではなく、
遅延量の変動を抑制することが必要とされる他の信号処
理回路についても広く適用可能である。
【００６１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００６２】すなわち、ＭＯＳ型トランジスタを利用し
た可変抵抗素子と、この可変抵抗素子と直列に接続した
容量素子とから遅延回路を構成することにより、ＭＯＳ
構造による形成によってレイアウト面積を小さくし、か
つ簡単な回路で遅延回路を構成できる上に、電源電圧や
温度の変化、さらに製造プロセスのばらつきに対しても
遅延量の変動を抑え、比較的安定した遅延量を得ること
が可能となる。
た可変抵抗素子と、この可変抵抗素子と直列に接続した
容量素子とから遅延回路を構成することにより、ＭＯＳ
構造による形成によってレイアウト面積を小さくし、か
つ簡単な回路で遅延回路を構成できる上に、電源電圧や
温度の変化、さらに製造プロセスのばらつきに対しても
遅延量の変動を抑え、比較的安定した遅延量を得ること
が可能となる。
【００６３】特に、パルス幅調整回路、２相クロック発
生回路に用いた場合には、ノンオーバラップ量を広くし
て相互のオン状態の重複を防止でき、またバス制御回路
に用いた場合には、データバスの切り替わり時における
ノイズ対策が可能となる。
生回路に用いた場合には、ノンオーバラップ量を広くし
て相互のオン状態の重複を防止でき、またバス制御回路
に用いた場合には、データバスの切り替わり時における
ノイズ対策が可能となる。
【００６４】この結果、遅延回路を信号処理回路に用
い、さらには半導体集積回路装置に内蔵することによ
り、レイアウト面積の縮小、回路構成の簡単化を図り、
さらに電源電圧や温度の変化、製造プロセスのばらつき
に対して、遅延量を比較的精度良く制御可能な遅延回路
を得ることができる。
い、さらには半導体集積回路装置に内蔵することによ
り、レイアウト面積の縮小、回路構成の簡単化を図り、
さらに電源電圧や温度の変化、製造プロセスのばらつき
に対して、遅延量を比較的精度良く制御可能な遅延回路
を得ることができる。
【図１】本発明の一実施例である遅延回路を示す回路図
である。
である。
【図２】本実施例の遅延回路を示す等価回路図である。
【図３】本実施例の遅延回路におけるノード信号を示す
タイミングチャートである。
タイミングチャートである。
【図４】本実施例の遅延回路における温度または電源電
圧に対する遅延量の依存性を示す特性図である。
圧に対する遅延量の依存性を示す特性図である。
【図５】本実施例の遅延回路を用いたパルス幅調整回路
を示す回路図である。
を示す回路図である。
【図６】本実施例の遅延回路を用いた図５のパルス幅調
整回路におけるノード信号を示すタイミングチャートで
ある。
整回路におけるノード信号を示すタイミングチャートで
ある。
【図７】本実施例の遅延回路を用いたパルス幅調整回路
を示す回路図である。
を示す回路図である。
【図８】本実施例の遅延回路を用いたパルス幅調整回路
を示す回路図である。
を示す回路図である。
【図９】本実施例の遅延回路を用いた図８のパルス幅調
整回路におけるノード信号を示すタイミングチャートで
ある。
整回路におけるノード信号を示すタイミングチャートで
ある。
【図１０】本実施例の遅延回路を用いたパルス幅調整回
路を示す回路図である。
路を示す回路図である。
【図１１】本実施例の遅延回路を用いた図１０のパルス
幅調整回路におけるノード信号を示すタイミングチャー
トである。
幅調整回路におけるノード信号を示すタイミングチャー
トである。
【図１２】本実施例の遅延回路を用いた２相クロック発
生回路を示す回路図である。
生回路を示す回路図である。
【図１３】本実施例の遅延回路を用いた図１２の２相ク
ロック発生回路におけるノード信号を示すタイミングチ
ャートである。
ロック発生回路におけるノード信号を示すタイミングチ
ャートである。
【図１４】本実施例の遅延回路を用いた２相クロック発
生回路を示す回路図である。
生回路を示す回路図である。
【図１５】本実施例の遅延回路を用いた図１４の２相ク
ロック発生回路におけるノード信号を示すタイミングチ
ャートである。
ロック発生回路におけるノード信号を示すタイミングチ
ャートである。
【図１６】本実施例の遅延回路を用いた２相クロック発
生回路を示す回路図である。
生回路を示す回路図である。
【図１７】本実施例の遅延回路を用いた図１６の２相ク
ロック発生回路におけるノード信号を示すタイミングチ
ャートである。
ロック発生回路におけるノード信号を示すタイミングチ
ャートである。
【図１８】本実施例の遅延回路を用いた出力バッファ回
路を示す回路図である。
路を示す回路図である。
【図１９】本実施例の遅延回路を用いた内部バスドライ
バ回路を示す回路図である。
バ回路を示す回路図である。
【図２０】本実施例の遅延回路を用いた図１９の内部バ
スドライバ回路におけるノード信号を示すタイミングチ
ャートである。
スドライバ回路におけるノード信号を示すタイミングチ
ャートである。
【図２１】本実施例の遅延回路を用いた電圧制御発振回
路を示す回路図である。
路を示す回路図である。
【図２２】本実施例の遅延回路を用いた図２１の電圧制
御発振回路における電圧に対する周波数の依存性を示す
特性図である。
御発振回路における電圧に対する周波数の依存性を示す
特性図である。
【図２３】本実施例の遅延回路を用いた電圧制御発振回
路を示す回路図である。
路を示す回路図である。
【図２４】従来技術の一例である遅延回路を示す回路図
である。
である。
【図２５】従来技術の一例である遅延回路におけるノー
ド信号を示すタイミングチャートである。
ド信号を示すタイミングチャートである。
ｃ コンデンサ ｒ 抵抗 Ｃ コンデンサ（容量素子） ＴＲｎ ＮＭＯＳトランジスタ（可変抵抗素子） ＴＲｐ ＰＭＯＳトランジスタ（可変抵抗素子） Ｒ 可変抵抗 ＮＯＴin，ＮＯＴout ＮＯＴゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 品川 裕 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内
Claims (8)
- 【請求項１】 入力信号を所定時間だけ遅延して出力す
る遅延回路であって、ＭＯＳ型トランジスタを利用した
可変抵抗素子と、該可変抵抗素子と直列に接続した容量
素子とからなることを特徴とする遅延回路。 - 【請求項２】 請求項１記載の遅延回路において、前記
可変抵抗素子を信号側に、前記容量素子を電源側に接続
することを特徴とする遅延回路。 - 【請求項３】 請求項１記載の遅延回路において、前記
可変抵抗素子のゲートに制御信号を入力して前記可変抵
抗素子と容量素子とによる直列回路を切り離すことを特
徴とする遅延回路。 - 【請求項４】 請求項１、２または３記載の遅延回路を
用い、論理回路との組み合せによりクロックパルス幅を
制御するパルス幅調整回路とすることを特徴とする信号
処理回路。 - 【請求項５】 請求項１、２または３記載の遅延回路を
用い、論理回路との組み合せによりノンオーバラップ量
を制御する２相クロック発生回路とすることを特徴とす
る信号処理回路。 - 【請求項６】 請求項１、２または３記載の遅延回路を
用い、論理回路との組み合せによりバスドライバの駆動
信号を制御するバス制御回路とすることを特徴とする信
号処理回路。 - 【請求項７】 請求項１、２または３記載の遅延回路を
用い、論理回路との組み合せによりＰＬＬ回路の自走発
振を制御する電圧制御発振回路とすることを特徴とする
信号処理回路。 - 【請求項８】 請求項４、５、６または７記載の信号処
理回路を内蔵し、該信号処理回路をＭＯＳ構造の集積回
路が構成される１個の半導体基板上に形成することを特
徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5260494A JPH07115351A (ja) | 1993-10-19 | 1993-10-19 | 遅延回路およびそれを用いた信号処理回路、ならびにこの信号処理回路を内蔵した半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5260494A JPH07115351A (ja) | 1993-10-19 | 1993-10-19 | 遅延回路およびそれを用いた信号処理回路、ならびにこの信号処理回路を内蔵した半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07115351A true JPH07115351A (ja) | 1995-05-02 |
Family
ID=17348750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5260494A Pending JPH07115351A (ja) | 1993-10-19 | 1993-10-19 | 遅延回路およびそれを用いた信号処理回路、ならびにこの信号処理回路を内蔵した半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07115351A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6654310B2 (en) | 2001-09-24 | 2003-11-25 | Hynix Semiconductor Inc. | Semiconductor memory device with an adaptive output driver |
| KR100572651B1 (ko) * | 2003-07-04 | 2006-04-24 | 가부시끼가이샤 도시바 | 지연 회로 |
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| KR100987426B1 (ko) * | 2008-05-28 | 2010-10-12 | 동국대학교 산학협력단 | 전류원을 이용한 클럭 지연회로 |
| WO2011118381A1 (ja) | 2010-03-26 | 2011-09-29 | 古河電気工業株式会社 | 遅延制御装置 |
| CN113890336A (zh) * | 2021-12-07 | 2022-01-04 | 深圳易加油信息科技有限公司 | 一种调压控制电路、系统及方法 |
-
1993
- 1993-10-19 JP JP5260494A patent/JPH07115351A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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