KR100987426B1 - 전류원을 이용한 클럭 지연회로 - Google Patents

전류원을 이용한 클럭 지연회로 Download PDF

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Abstract

본 발명은 GHz 이상의 변환속도를 갖는 고속의 데이터 변환기, 그 중 고속의 아날로그-디지털 변환기 내부의 클럭 신호를 외부에서 조절함으로써 제조 공정, 측정 환경에서 발생한 오차를 보정할 수 있는 전류원을 이용한 클럭 지연회로를 제공하기 위한 것으로서, 입력되는 전류량에 기반하여 클럭의 지연시간이 조절되는 직렬로 연결된 적어도 하나 이상의 전류조절 시간지연 셀과, 클럭의 지연시간에 상응하는 1 개의 입력 바이어스 전류량을 상기 전류조절 시간지연 셀에 각각 입력하는 지연시간 조절부를 포함하는데 있다.
Figure R1020080049618
클럭 발생기, 디지털-아날로그 변환기, 데이터 변환기, 클럭 타이밍

Description

전류원을 이용한 클럭 지연회로{Clock delay circuit using current source}
본 발명은 아날로그-디지털 변환기에 사용되는 클럭 발생기에 관한 것으로, 특히 변환기의 성능에 직결되는 클럭의 타이밍을 외부에서 전류를 조절하여 클럭의 지연시간 등을 자유롭게 제어하는 클럭 지연회로에 관한 것이다.
일반적으로 클록 타이밍이 성능특성에 중요한 역할을 하는 시스템의 대표적인 예로 아날로그-디지털 변환기가 있다. 그 중 고속의 변환속도를 갖는 아날로그-디지털 변환기는 수 나노(n :
Figure 112008038142213-pat00001
)초의 클럭 타이밍 제어가 반드시 필요하며, 이는 변환기 자체 성능특성을 좌우한다.
그러나 데이터 변환기 측정 시 제작 공정 및 외부 측정 환경에 의해 최초 설계 의도와는 다른 클럭 지연시간이 발생하게 되고, 이와 같은 현상은 고속의 클럭 속도를 갖는 데이터 변환기에서 반드시 보정되어야 한다. 특히 아날로그-디지털 변환기 내부에서 발생되는 클럭 지연시간은 비교기와 트랙 앤 홀드(track & hold) 회로가 원하지 않은 클럭 지연시간이 발생되는 경우, 변환기의 동작자체가 좌우되므로 반드시 설계 의도에 맞는 클럭 타이밍 제어가 필요하다.
이처럼 아날로그-디지털 변환기의 성능은 비교기와 트랙 앤 홀드 등 각 블록에 인가되는 클럭의 타이밍과 직접적인 관련이 있다. 따라서 본래의 성능을 이끌어 내기 위해서는 정확한 타이밍 컨트롤이 필요하다. 일반적으로 아날로그-디지털 변환기는 고속에서의 변환 성능을 향상시키기 위해 트랙 앤 홀드 회로를 사용하여 신호가 홀드된 구간에서 비교기를 작동시키게 된다.
그러나 칩 제조 공정에서의 오차 또는 동작 환경 등의 외부 요인에 의해 본래의 성능을 내기 위한 클럭 타이밍이 달라지게 되고 이는 아날로그-디지털 변환기의 성능을 저하시키는 요인이 된다.
도 1 은 초기 설계한 클럭의 타이밍과 각종 외부 요인에 의해 지연된 클럭 신호를 나타낸 타이밍도이다.
도 1과 같이, 지연된 클럭에 의해 비교기의 작동 타이밍이 달라지고 홀드 구간이 아닌 신호가 고속으로 움직이는 트랙구간에서 작동할 경우, 계속해서 변화하는 입력 신호에 대한 비교기 동작을 수행해야 되기 때문에 연속된 오류 코드를 발생시킬 수 있는 문제점이 있다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, GHz 이상의 변환속도를 갖는 고속의 데이터 변환기, 그 중 고속의 아날로그-디지털 변환기 내부의 클럭 신호를 외부에서 조절함으로써 제조 공정, 측정 환경에서 발생한 오차를 보정할 수 있는 전류원을 이용한 클럭 지연회로를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 1개의 입력 바이어스만을 이용하여 전류를 제어하여 좀 더 수월히 클록의 지연시간을 생성하며, 최초 입력 클록의 듀티 사이클(duty cycle)을 정확히 복원할 수 있는 전류원을 이용한 클럭 지연회로를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 전류원을 이용한 클럭 지연회로의 특징은 입력되는 전류량에 기반하여 클럭의 지연시간이 조절되는 직렬로 연결된 적어도 하나 이상의 전류조절 시간지연 셀과, 클럭의 지연시간에 상응하는 1 개의 입력 바이어스 전류량을 상기 전류조절 시간지연 셀에 각각 입력하는 지연시간 조절부를 포함하는데 있다.
바람직하게 상기 지연시간 조절부는 상기 전류조절 시간지연 셀이 게이트단과 연결되고, 드레인단 및 게이트단이 전류원에 연결되고, 소스단이 그라운드에 연결된 하나의 제 1 n-MOS FET로 구성되는 것을 특징으로 한다.
바람직하게 상기 전류조절 시간지연 셀은 p-MOS FET 및 n-MOS FET로 이루어진 적어도 하나 이상의 기본적 형태의 CMOS 인버터와, p-MOS FET 및 n-MOS FET 사이에 전류가 인가되는 n-MOS FET가 삽입된 하나의 변형된 인버터를 포함하는 것을 특징으로 한다.
바람직하게 상기 전류조절 시간지연 셀은 p-MOS FET 및 n-MOS FET로 이루어진 적어도 하나 이상의 기본적 형태의 CMOS 인버터와, p-MOS FET 및 n-MOS FET 사 이에 전류가 인가되는 n-MOS FET가 삽입된 하나의 변형된 인버터로 구성된 제 1 단 회로부와, 상기 제 1 단 회로부와 동일한 구성을 갖고, 상기 제 1 단 회로부와 직렬로 연결되는 제 2 단 회로부를 포함하는 것을 특징으로 한다.
바람직하게 상기 클럭의 지연시간은 상기 전류조절 시간지연 셀의 첫 번째 인버터 구조 사이에 삽입되는 제 3 n-MOS FET의 너비(width) 조절, 제 3 n-MOS FET에 인가되는 전류량 및 전류조절 시간지연 셀 블록의 수에 따라서 제어되는 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 전류원을 이용한 클럭 지연회로의 다른 특징은 p-MOS FET 및 n-MOS FET로 이루어진 적어도 하나 이상의 기본적 형태의 CMOS 인버터와, p-MOS FET 및 n-MOS FET 사이에 클럭의 시간을 지연하기 위한 전류가 인가되는 n-MOS FET가 삽입된 하나의 변형된 인버터를 포함하는 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 전류원을 이용한 클럭 지연회로의 또 다른 특징은 p-MOS FET 및 n-MOS FET로 이루어진 적어도 하나 이상의 기본적 형태의 CMOS 인버터와, p-MOS FET 및 n-MOS FET 사이에 전류가 인가되는 n-MOS FET가 삽입된 하나의 변형된 인버터로 구성된 제 1 단 회로부와, 상기 제 1 단 회로부와 동일한 구성을 갖고, 상기 제 1 단 회로부와 직렬로 연결되는 제 2 단 회로부를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같은 본 발명에 따른 전류원을 이용한 클럭 지연회로 는 UWB, Blu-ray 시스템 등에 적용 가능한 GHz 이상의 변환속도를 갖는 데이터 변환기, 그 중 고속의 아날로그-디지털 변환기 내부의 클럭 신호를 외부에서 조절함으로써 아날로그-디지털 변환기 회로의 성능 측정시 본연의 성능을 확인할 수 있으며, 다양한 조건을 조성함으로써, 시제품을 통한 다양한 자료를 얻을 수 있는 효과가 있다.
또한, 지연 회로의 지연시간을 외부 입력을 통해 직접 조절함으로써 다양한 조건을 조성하여 테스트의 편의성을 증대시킬 수 있는 효과가 있다.
본 발명의 다른 목적, 특성 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
본 발명에 따른 전류원을 이용한 클럭 지연회로의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3 은 본 발명의 실시예에 따른 전류원을 이용한 클럭 지연회로를 나타낸 블록도이다.
도 3과 같이, 클럭 지연회로의 구조는 입력되는 전류량에 기반하여 클럭의 지연시간이 조절되는 직렬로 연결된 적어도 하나 이상의 전류조절 시간지연 셀(100)과, 클럭의 지연시간에 상응하는 1 개의 입력 바이어스 전류량을 상기 전류 조절 시간지연 셀(100)에 각각 입력하는 지연시간 조절부(300)를 포함한다. 참고로 상기 전류조절 시간지연 셀(100)의 앞단 및 뒷단에는 버퍼링 역할을 수행하기 위한 인버터 및 인버터 열(200)을 직렬로 연결하고 있다.
이때, 상기 지연시간 조절부(300)는 상기 전류조절 시간지연 셀(100)이 게이트단과 연결되고, 드레인단 및 게이트단이 전류원에 연결되고, 소스단이 그라운드에 연결된 하나의 제 1 n-MOS FET로 구성된다.
그리고 상기 전류조절 시간지연 셀(100)은 도 4와 같이, p-MOS FET(140)(160) 및 n-MOS FET(150)(170)로 이루어진 두 개의 기본적 형태의 CMOS 인버터와, p-MOS FET(120) 및 n-MOS FET(130) 사이에 전류가 인가되는 n-MOS FET(110)가 삽입된 하나의 변형된 인버터로 구성된다.
상기 전류조절 시간지연 셀의 구조를 좀 더 상세히 살펴보면, p-MOS FET(120)(140)(160)의 소스단과 제 2 n-MOS FET(130)(150)(160)의 드레인단이 서로 연결된 적어도 2개 이상의 인버터 회로가 연결된 구조로 구성된다. 그리고 제일 앞단에 위치하는 인버터 회로의 p-MOS FET(120)와 제 2 n-MOS FET(130)의 연결단 사이에 제 3 n-MOS FET(110)를 포함하며, 상기 제 3 n-MOS FET(110)의 드레인단에는 상기 p-MOS FET(120)의 소스단이 연결되고, 상기 제 3 n-MOS FET(110)의 소스단에는 상기 제 2 n-MOS FET의(130) 드레인단이 연결된다. 또한 상기 제 3 n-MOS FET(110)의 게이트단에는 상기 지연시간 조절부(300)의 제 1 n-MOS FET의 게이트단과 연결된다.
이에 따라, 각각의 전류조절 시간지연 셀(100)에는 클럭 신호와 지연시간 조 절을 위한 전류가 인가되고, 각각의 인버터의 출력은 입력신호에 따라 반전된 출력을 생성하게 된다. 그리고 전류조절 시간지연 셀(100)에서는 상기 제 3 n-MOS FET(110)에 인가되는 전류량에 기반하여 클럭 신호의 시간영역이 지연되게 된다.
도 5(a)(b)(c)는 도 4에 도시한 전류조절 시간지연 셀의 각 노드별 출력을 나타낸 타이밍도이다.
도 5(a)와 같이 입력되는 클럭 신호는, 도 5(b)와 같이 삽입된 n-MOS(110)에 인가되는 전류에 상응하는 만큼 노드 A에서 클럭 신호의 하강시간이 지연된 일부 왜곡된 클럭 신호를 갖게 된다.
이어 하강시간이 지연된 일부 왜곡된 클럭 신호는 도 5(c)와 같이, 두 개의 기본적 형태의 CMOS 인버터를 거침으로서, 최초 클럭 신호에서 왜곡 없이 하강시간이 지연되고 듀티 사이클(duty cycle)이 작아진 클럭 신호를 출력하게 된다.
한편 상기 전류조절 시간지연 셀(100)은 도 6과 같이, 상기 도 4의 구조를 갖는 전류조절 시간지연 셀 블록을 2단 이상으로 구성할 수 있다.
즉, p-MOS FET(140)(160) 및 제 2 n-MOS FET(150)(170)로 이루어진 두 개의 기본적 형태의 CMOS 인버터와, p-MOS FET(120) 및 제 2 n-MOS FET(130) 사이에 전류가 인가되는 제 3 n-MOS FET(110)가 삽입된 하나의 변형된 인버터로 구성된 1단 회로부와, p-MOS FET(140a)(160a) 및 제 2 n-MOS FET(150a)(170a)로 이루어진 두 개의 기본적 형태의 CMOS 인버터와, p-MOS FET(120a) 및 제 2 n-MOS FET(130a) 사이에 전류가 인가되는 제 3 n-MOS FET(110a)가 삽입된 하나의 변형된 인버터로 구 성되고, 상기 1단 회로부의 출력을 상기 p-MOS FET(120a) 및 제 2 n-MOS FET(130a)의 게이트단자로 입력받고, 상기 제 3 n-MOS FET(110a)의 게이트단에 상기 지연시간 조절부(300)의 제 1 n-MOS FET의 게이트단과 연결된 2단 회로부로 구성한다.
이처럼, 도 4와 같이 1단으로 구성된 전류조절 시간지연 셀은 최초 입력된 클럭의 듀티 사이클을 완벽히 복원하지 못하지만, 이를 도 6과 같이 2단 이상의 다단형태로 구성하면, 최초 입력신호와 동일한 듀티를 갖는 출력 파형을 생성할 수 있다.
도 7(a) 내지 (e)는 도 6에서 도시한 2 단으로 구성된 전류조절 시간지연 셀의 각 노드별 출력을 나타낸 타이밍도이다.
도 7(a)과 같이 입력되는 클럭 신호는, 도 7(b)과 같이, 노드 A에선 삽입된 제 3 n-MOS(110)에 인가되는 전류에 상응하여 하강시간인 제 1 영역에서 클럭 신호의 하강시간이 지연된 일부 왜곡된 클럭 신호를 갖게 된다.
이어 상기 하강시간이 지연된 일부 왜곡된 클럭 신호는 도 7(c)과 같이, 노드 B에서 두 개의 기본적 형태의 CMOS 인버터를 거침으로서, 최초 클럭 신호에서 왜곡 없이 하강시간이 지연되고 듀티 사이클(duty cycle)이 작아진 클럭 신호를 출력하게 된다.
이어 도 7(d)과 같이, 노드 C에서는 노드 B에서 출력되는 클럭 신호를 입력으로 삽입된 제 3 n-MOS(110a)에 인가되는 전류에 상응하여 하강시간을 갖는 제 3 영역에서 클럭 신호의 하강시간이 지연된 일부 왜곡된 클럭 신호를 갖게 된다.
다음으로 상기 하강시간이 지연된 일부 왜곡된 클럭 신호는 도 7(e)과 같이, 두 개의 기본적 형태의 CMOS 인버터를 거침으로서, 최초 클럭 신호에서 왜곡 없이 하강시간이 지연되고 최초 듀티 사이클(duty cycle)을 정확히 복원한 클럭 신호를 출력하게 된다.
이처럼 전류조절 시간지연 셀(100)을 다단으로 구성하여 최초 입력 클럭 신호의 듀티 사이클을 완벽히 복원할 수 있게 된다.
한편, 본 발명에 따른 전류원을 이용한 클럭 지연회로의 지연시간은 전류조절 시간지연 셀(100)의 첫 번째 인버터 구조 사이에 삽입되는 제 3 n-MOS FET(110)의 너비(width) 조절, 제 3 n-MOS FET(110)에 인가되는 전류량 및 전류조절 시간지연 셀(100) 블록의 수에 따라서 달라진다.
또한 위에서 설명한 구조를 갖는 전류조절 시간지연 셀(100)을 복수 형태로 설계함으로써 아날로그-디지털 변환기의 각 블록에 인가되는 클럭 신호 지연시간을 인가되는 전류량을 통해 보다 효과적으로 조절할 수 있어, 아날로그-디지털 변환기의 성능을 최적화 할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술적 분야의 통상의 지식을 가진자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1 은 초기 설계한 클럭의 타이밍과 각종 외부 요인에 의해 지연된 클럭 신호를 나타낸 타이밍도
도 2 은 초기 설계한 클럭의 타이밍과 각종 외부 요인에 의해 지연된 클럭 신호가 보정된 클럭 신호를 나타낸 타이밍도
도 3 은 본 발명의 실시예에 따른 전류원을 이용한 클럭 지연회로를 나타낸 블록도
도 4 는 도 3의 전류조절 시간지연 셀의 구조를 상세히 나타낸 실시예
도 5(a)(b)(c)는 도 4에 도시한 전류조절 시간지연 셀의 각 노드별 출력을 나타낸 타이밍도
도 6 은 도 3의 전류조절 시간지연 셀의 구조를 상세히 나타낸 다른 실시예
도 7(a) 내지 (e)는 도 6에서 도시한 2 단으로 구성된 전류조절 시간지연 셀의 각 노드별 출력을 나타낸 타이밍도
*도면의 주요부분에 대한 부호의 설명
100 : 전류조절 시간지연 셀 200 : 인버터 열
300 : 지연시간 조절부

Claims (11)

  1. 입력되는 전류량에 기반하여 클럭의 지연시간이 조절되는 직렬로 연결된 적어도 하나 이상의 전류조절 시간지연 셀과,
    클럭의 지연시간에 상응하는 1 개의 입력 바이어스 전류량을 상기 전류조절 시간지연 셀에 각각 입력하는 지연시간 조절부를 포함하며,
    이때, 상기 전류조절 시간지연 셀은
    p-MOS FET 및 n-MOS FET로 이루어진 적어도 하나 이상의 기본적 형태의 CMOS 인버터와,
    p-MOS FET 및 n-MOS FET 사이에 전류가 인가되는 n-MOS FET가 삽입된 하나의 변형된 인버터를 포함하는 것을 특징으로 하는 클럭 지연회로.
  2. 제 1 항에 있어서, 상기 지연시간 조절부는
    상기 전류조절 시간지연 셀이 게이트단과 연결되고, 드레인단 및 게이트단이 전류원에 연결되고, 소스단이 그라운드에 연결된 하나의 제 1 n-MOS FET로 구성되는 것을 특징으로 하는 클럭 지연회로.
  3. 삭제
  4. 제 1 항에 있어서, 상기 전류조절 시간지연 셀은
    p-MOS FET의 소스단과 제 2 n-MOS FET의 드레인단이 서로 연결된 적어도 2개 이상의 인버터와,
    상기 인버터 회로 중 제일 앞단에 위치하는 인버터 회로의 p-MOS FET와 제 2 n-MOS FET의 연결단 사이에 제 3 n-MOS FET를 포함하며, 상기 제 3 n-MOS FET의 드레인단에는 상기 p-MOS FET의 소스단이 연결되고, 상기 제 3 n-MOS FET의 소스단에는 상기 제 2 n-MOS FET의 드레인단이 연결되고, 상기 제 3 n-MOS FET의 게이트단에는 상기 지연시간 조절부와 연결되는 변형된 인버터를 포함하는 것을 특징으로 하는 클럭 지연회로.
  5. 제 1 항에 있어서, 상기 전류조절 시간지연 셀은
    p-MOS FET 및 n-MOS FET로 이루어진 적어도 하나 이상의 기본적 형태의 CMOS 인버터와, p-MOS FET 및 n-MOS FET 사이에 전류가 인가되는 n-MOS FET가 삽입된 하나의 변형된 인버터로 구성된 제 1 단 회로부와,
    상기 제 1 단 회로부와 동일한 구성을 갖고, 상기 제 1 단 회로부와 직렬로 연결되는 제 2 단 회로부를 포함하는 것을 특징으로 하는 클럭 지연회로.
  6. 제 1 항에 있어서, 상기 전류조절 시간지연 셀은
    p-MOS FET 및 제 2 n-MOS FET로 이루어진 두 개의 기본적 형태의 CMOS 인버터와, p-MOS FET 및 제 2 n-MOS FET 사이에 전류가 인가되는 제 3 n-MOS FET가 삽입된 하나의 변형된 인버터로 구성된 제 1 단 회로부와,
    p-MOS FET 및 제 2 n-MOS FET로 이루어진 두 개의 기본적 형태의 CMOS 인버터와, p-MOS FET 및 제 2 n-MOS FET 사이에 전류가 인가되는 제 3 n-MOS FET가 삽입된 하나의 변형된 인버터로 구성되고, 상기 제 1 단 회로부의 출력을 상기 p-MOS FET 및 제 2 n-MOS FET의 게이트단자로 입력받고, 상기 제 3 n-MOS FET의 게이트단에 상기 지연시간 조절부가 연결되는 변형된 인버터로 구성된 제 2 단 회로부를 포함하는 것을 특징으로 하는 클럭 지연회로.
  7. 제 4 항 또는 제 6 항에 있어서, 상기 클럭의 지연시간은
    상기 제 3 n-MOS FET의 너비(width) 조절, 제 3 n-MOS FET에 인가되는 전류량 및 전류조절 시간지연 셀 블록의 수에 따라서 제어되는 것을 특징으로 하는 클럭 지연회로.
  8. p-MOS FET 및 n-MOS FET로 이루어진 적어도 하나 이상의 기본적 형태의 CMOS 인버터와,
    p-MOS FET 및 n-MOS FET 사이에 클럭의 시간을 지연하기 위한 전류가 인가되는 n-MOS FET가 삽입된 하나의 변형된 인버터를 포함하는 것을 특징으로 하는 클럭 지연회로.
  9. 제 8 항에 있어서,
    상기 인버터는 p-MOS FET의 소스단과 제 2 n-MOS FET의 드레인단이 서로 연 결된 적어도 2개 이상인 것을 특징으로 하는 클럭 지연회로.
  10. 제 8 항에 있어서,
    상기 변형된 인버터는 상기 인버터 회로 중 제일 앞단에 위치하는 인버터 회로의 p-MOS FET와 제 2 n-MOS FET의 연결단 사이에 제 3 n-MOS FET를 포함하며, 상기 제 3 n-MOS FET의 드레인단에는 상기 p-MOS FET의 소스단이 연결되고, 상기 제 3 n-MOS FET의 소스단에는 상기 제 2 n-MOS FET의 드레인단이 연결되고, 상기 제 3 n-MOS FET의 게이트단에는 클럭의 시간을 지연하기 위한 전류가 입력되는 것을 특징으로 하는 클럭 지연회로.
  11. p-MOS FET 및 n-MOS FET로 이루어진 적어도 하나 이상의 기본적 형태의 CMOS 인버터와, p-MOS FET 및 n-MOS FET 사이에 전류가 인가되는 n-MOS FET가 삽입된 하나의 변형된 인버터로 구성된 제 1 단 회로부와,
    상기 제 1 단 회로부와 동일한 구성을 갖고, 상기 제 1 단 회로부와 직렬로 연결되는 제 2 단 회로부를 포함하는 것을 특징으로 하는 클럭 지연회로.
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