KR20110130941A - 듀티 보정 회로, 이를 포함하는 지연동기루프 회로 및 듀티 보정 방법 - Google Patents

듀티 보정 회로, 이를 포함하는 지연동기루프 회로 및 듀티 보정 방법 Download PDF

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KR20110130941A
KR20110130941A KR1020100050514A KR20100050514A KR20110130941A KR 20110130941 A KR20110130941 A KR 20110130941A KR 1020100050514 A KR1020100050514 A KR 1020100050514A KR 20100050514 A KR20100050514 A KR 20100050514A KR 20110130941 A KR20110130941 A KR 20110130941A
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Abstract

차지펌프 회로의 PMOS 트랜지스터와 NOS 트랜지스터 사이의 미스매치 문제를 해결할 수 있는 듀티 보정회로가 개시된다. 듀티 보정 회로는 듀티 조절 회로, 차동 클럭 발생기 및 차지 펌프 회로를 포함한다. 듀티 조절 회로는 듀티 제어신호에 응답하여 입력 클럭신호의 듀티 사이클을 보정하여 출력 클럭신호를 발생한다. 차동 클럭 발생기는 출력 클럭신호에 기초하여 서로 180도 위상 차이를 갖는 제 1 내부 클럭신호 및 제 2 내부 클럭신호를 발생한다. 차지 펌프 회로는 제 1 내부 클럭신호 및 제 2 내부 클럭신호에 응답하여 차동 모드로 차지 펌핑 동작을 수행하고 듀티 제어 신호를 발생한다. 따라서, 듀티 보정회로는 동작 환경에 영향을 덜 받고 정밀하게 출력 클럭신호의 듀티를 보정할 수 있다.

Description

듀티 보정 회로, 이를 포함하는 지연동기루프 회로 및 듀티 보정 방법{DUTY CORRECTING CIRCUIT, DELAY-LOCKED LOOP CIRCUIT INCLUDING THE DUTY CORRECTING CIRCUIT, AND METHOD OF DUTY CORRECTION}
본 발명은 듀티 보정 회로에 관한 것으로, 특히 차지 펌프 회로를 포함하는 듀티 보정 회로 및 듀티 보정 방법에 관한 것이다.
반도체 장치, 특히 반도체 메모리 장치에는 논리 회로들을 동작시키기 위한클럭신호가 사용된다. 여러 가지 기능을 수행하는 내부 회로에서 클럭신호를 사용하기 위해서는 클럭 전송 경로를 고려하여 외부 입력 클럭신호와 동기되고 듀티가 보정된 내부 클럭신호가 필요하다.
본 발명의 목적은 차지 펌프 회로를 구성하는 PMOS와 NMOS의 미스매치를 방지할 수 있는 듀티 보정회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 듀티 보정회로를 포함하는 지연동기루프 회로를제공하는 것이다.
본 발명의 또 다른 목적은 차지 펌프 회로를 구성하는 PMOS와 NMOS의 미스매치를 방지할 수 있는 듀티 보정 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 듀티 보정 회로는 듀티 조절 회로, 차동 클럭 발생기 및 차지 펌프 회로를 포함한다.
듀티 조절 회로는 듀티 제어신호에 응답하여 입력 클럭신호의 듀티 사이클을 보정하여 출력 클럭신호를 발생한다. 차동 클럭 발생기는 상기 출력 클럭신호에 기초하여 서로 180도 위상 차이를 갖는 제 1 내부 클럭신호 및 제 2 내부 클럭신호를 발생한다. 차지 펌프 회로는 상기 제 1 내부 클럭신호 및 상기 제 2 내부 클럭신호에 응답하여 차동 모드로 차지 펌핑 동작을 수행하고 상기 듀티 제어 신호를 발생한다.
본 발명의 하나의 실시예에 의하면, 상기 듀티 보정 회로는 PMOS 트랜지스터를 통해 흐르는 업 전류와 NMOS 트랜지스터를 통해 흐르는 다운 전류의 크기가 동일할 때 50%의 듀티 비를 유지할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 듀티 조절 회로는 구동부 및 듀티 조절부를 포함할 수 있다.
구동부는 상기 입력 클럭신호에 응답하여 출력 노드를 풀업하거나 풀다운한다. 듀티 조절부는 상기 듀티 제어신호에 응답하여 상기 출력 노드의 전압신호에 오프 셋을 더한다.
본 발명의 하나의 실시예에 의하면, 상기 듀티 조절부는 상기 출력 노드의 구동전류를 증가시키거나 감소시킴으로써 상기 출력 클럭신호의 듀티를 조절할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 듀티 조절부는 상기 출력 클럭신호의 듀티 비가 50%보다 작을 때, 상기 출력 클럭신호의 상승 에지의 발생 시점을 앞당기고 상기 출력 클럭신호의 하강 에지의 발생 시점을 늦출 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 듀티 조절부는 상기 출력 클럭신호의 듀티 비가 50%보다 클 때, 상기 출력 클럭신호의 상승 에지의 발생 시점을 늦추고 상기 출력 클럭신호의 하강 에지의 발생 시점을 앞당길 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 구동부는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함할 수 있다.
PMOS 트랜지스터는 상기 입력 클럭신호가 인가되는 게이트, 전원전압에 연결된 소스, 및 상기 출력 노드에 연결된 드레인을 갖는다. NMOS 트랜지스터는 상기 입력 클럭신호가 인가되는 게이트, 접지전압에 연결된 소스, 및 상기 출력 노드에 연결된 드레인을 갖는다.
본 발명의 하나의 실시예에 의하면, 상기 듀티 조절부는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함할 수 있다.
PMOS 트랜지스터는 상기 듀티 제어신호가 인가되는 게이트, 전원전압에 연결된 소스, 및 상기 출력 노드에 연결된 드레인을 갖는다. NMOS 트랜지스터는 상기 듀티 제어신호가 인가되는 게이트, 접지전압에 연결된 소스, 및 상기 출력 노드에 연결된 드레인을 갖는다.
본 발명의 하나의 실시예에 의하면, 상기 듀티 조절 회로는 상기 출력 노드의 전압신호의 위상을 반전시키고 상기 출력 클럭신호를 발생하는 인버터를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 차동 클럭 발생기는 버퍼 및 인버터를 포함할 수 있다.
버퍼는 상기 출력 클럭신호를 버퍼링하여 상기 제 1 내부 클럭신호를 발생하고, 인버터는 상기 출력 클럭신호의 위상을 반전시켜 상기 제 2 내부 클럭신호를 발생한다.
본 발명의 하나의 실시예에 의하면, 상기 차지 펌프 회로는 제 1 차동 증폭부, 제 2 차동 증폭부, 제 3 차동 증폭부 및 전하 저장부를 포함할 수 있다.
제 1 차동 증폭부는 정의 전압 이득을 갖고, 상기 제 1 내부 클럭신호 및 상기 제 2 내부 클럭신호의 전압 차이를 증폭하여 제 1 증폭 전압신호를 발생하고 상기 제 1 증폭 전압신호를 제 1 노드에 제공한다. 제 2 차동 증폭부는 부의 전압 이득을 갖고, 상기 제 1 내부 클럭신호 및 상기 제 2 내부 클럭신호의 전압 차이를 증폭하여 제 2 증폭 전압신호를 발생하고 상기 제 2 증폭 전압신호를 제 2 노드에 제공한다. 제 3 차동 증폭부는 상기 제 1 증폭 전압신호와 상기 제 2 증폭 전압신호의 전압 차이를 증폭하여 상기 듀티 제어신호를 발생한다. 전하 저장부는 상기 듀티 제어신호에 응답하여 충전과 방전을 수행한다.
본 발명의 하나의 실시예에 의하면, 상기 전하 저장부는 커패시터를 포함할수 있다.
본 발명의 하나의 실시예에 의하면, 상기 듀티 보정 회로는 상기 제 1 내부 클럭신호 및 상기 제 2 내부 클럭신호에 대해 차동입력-단일출력 변환을 수행하고 제 3 내부 클럭신호를 발생하는 차동-단일 변환기(differential-to-single converter)를 더 포함할 수 있다.
본 발명의 하나의 실시형태에 따른 지연동기루프 회로는 지연동기루프 및 듀티 보정 회로를 포함한다.
지연동기루프는 외부 클럭신호에 동기된 제 1 내부 클럭신호를 발생하고, 듀티 보정 회로는 상기 제 1 내부 클럭신호의 듀티 사이클을 보정한다. 상기 듀티 보정 회로는 듀티 조절 회로, 차동 클럭 발생기 및 차지 펌프 회로를 포함한다.
듀티 조절 회로는 듀티 제어신호에 응답하여 입력 클럭신호의 듀티 사이클을 보정하여 출력 클럭신호를 발생한다. 차동 클럭 발생기는 상기 출력 클럭신호에 기초하여 서로 180도 위상 차이를 갖는 제 1 내부 클럭신호 및 제 2 내부 클럭신호를 발생한다. 차지 펌프 회로는 상기 제 1 내부 클럭신호 및 상기 제 2 내부 클럭신호에 응답하여 차동 모드로 차지 펌핑 동작을 수행하고 상기 듀티 제어 신호를 발생한다.
본 발명의 하나의 실시형태에 따른 반도체 장치는 외부 클럭신호에 동기되고 듀티 사이클 보정이 된 내부 클럭신호를 발생하는 지연동기루프 회로, 및 상기 내부 클럭신호에 응답하여 동작하는 내부 회로를 포함한다.
상기 지연동기루프 회로는 상기 외부 클럭신호에 대응하는 제 1 내부 클럭신호의 듀티 사이클을 보정하는 듀티 보정 회로를 포함한다. 상기 듀티 보정 회로는 듀티 조절 회로, 차동 클럭 발생기 및 차지 펌프 회로를 포함한다.
듀티 조절 회로는 듀티 제어신호에 응답하여 입력 클럭신호의 듀티 사이클을 보정하여 출력 클럭신호를 발생한다. 차동 클럭 발생기는 상기 출력 클럭신호에 기초하여 서로 180도 위상 차이를 갖는 제 1 내부 클럭신호 및 제 2 내부 클럭신호를 발생한다. 차지 펌프 회로는 상기 제 1 내부 클럭신호 및 상기 제 2 내부 클럭신호에 응답하여 차동 모드로 차지 펌핑 동작을 수행하고 상기 듀티 제어 신호를 발생한다.
본 발명의 하나의 실시형태에 따른 듀티 보정 방법은 듀티 제어신호에 응답하여 입력 클럭신호의 듀티 사이클을 보정하여 출력 클럭신호를 발생하는 단계, 상기 출력 클럭신호에 기초하여 서로 180도 위상 차이를 갖는 제 1 내부 클럭신호 및 제 2 내부 클럭신호를 발생하는 단계, 및 상기 제 1 내부 클럭신호 및 상기 제 2 내부 클럭신호에 응답하여 차동 모드로 차지 펌핑 동작을 수행하고 상기 듀티 제어 신호를 발생하는 단계를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 입력 클럭신호의 듀티 사이클을 보정하는 단계는 상기 입력 클럭신호에 응답하여 출력 노드를 풀업하거나 풀다운하는 단계, 및 상기 듀티 제어신호에 응답하여 상기 출력 노드의 전압신호에 오프 셋을 더하는 단계를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 듀티 조절 방법은 상기 출력 클럭신호의 듀티 비가 50%보다 작을 때, 상기 출력 클럭신호의 상승 에지의 발생 시점을 앞당기고 상기 출력 클럭신호의 하강 에지의 발생 시점을 늦출 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 듀티 조절 방법은 상기 출력 클럭신호의 듀티 비가 50%보다 클 때, 상기 출력 클럭신호의 상승 에지의 발생 시점을 늦추고 상기 출력 클럭신호의 하강 에지의 발생 시점을 앞당길 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 듀티 제어 신호를 발생하는 단계는 정의 전압 이득을 갖는 제 1 차동 증폭기를 사용하여, 상기 제 1 내부 클럭신호 및 상기 제 2 내부 클럭신호의 전압 차이를 증폭하여 제 1 증폭 전압신호를 발생하는 단계, 부의 전압 이득을 갖는 제 2 차동 증폭기를 사용하여, 상기 제 1 내부 클럭신호 및 상기 제 2 내부 클럭신호의 전압 차이를 증폭하여 제 2 증폭 전압신호를 발생하는 단계, 및 상기 제 1 증폭 전압신호와 상기 제 2 증폭 전압신호의 전압 차이를 증폭하여 상기 듀티 제어신호를 발생하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 듀티 보정회로는 차동 모드로 동작하는 차지 펌프 회로와 넓은 동작 범위를 갖는 듀티 조절 회로를 포함하기 때문에 종래의 듀티 보정 회로가 갖는 PMOS 트랜지스터와 NMOS트랜지스터의 미스매치(mismatch) 문제가 발생하지 않는다. 따라서, 본 발명의 실시예에 따른 듀티 보정회로는 정밀하게 출력 클럭신호의 듀티를 보정할 수 있다. 따라서, 본 발명의 실시예에 따른 듀티 보정회로를 포함한 반도체 장치는 제조 공정, 동작 전압, 동작 온도에 무관하게 정확하게 데이터를 샘플링할 수 있다.
도 1은 본 발명의 하나의 실시예에 따른 듀티 보정 회로를 나타내는 블록도이다.
도 2는 도 1의 듀티 보정 회로에 포함된 듀티 조절 회로의 하나의 예를 나타내는 회로도이다.
도 3은 도 1의 듀티 보정 회로에 포함된 차동 클럭 발생기의 하나의 예를 나타내는 회로도이다.
도 4는 도 1의 듀티 보정 회로에 포함된 차지 펌프 회로의 하나의 예를 나타내는 회로도이다.
도 5는 클럭신호의 듀티비가 50%보다 작을 때, 도 1의 듀티 보정 회로의 동작을 설명하기 위한 타이밍도이다.
도 6은 클럭신호의 듀티비가 50%보다 클 때, 도 1의 듀티 보정 회로의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 다른 하나의 실시예에 따른 듀티 보정 회로를 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 듀티 보정 회로를 포함하는 지연동기루프 회로의 하나의 예를 나타내는 블록도이다.
도 9는 도 8의 지연동기루프 회로를 포함하는 반도체 장치의 하나의 예를 나타내는 블록도이다.
도 10은 본 발명의 하나의 실시예에 따른 듀티 보정 방법을 나타내는 흐름도이다.
도 11은 도 10의 듀티 보정 방법에서, 입력 클럭신호의 듀티 사이클을 보정하는 단계를 나타내는 흐름도이다.
도 12는 도 10의 듀티 보정 방법에서, 상기 듀티 제어 신호를 발생하는 단계를 나타내는 흐름도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시예에 따른 듀티 보정 회로(100)를 나타내는 블록도이다.
도 1을 참조하면, 듀티 보정 회로(100)는 듀티 조절 회로(110), 차동 클럭 발생기(120) 및 차지 펌프 회로(130)를 포함한다.
듀티 조절 회로(110)는 듀티 제어신호(VC)에 응답하여 입력 클럭신호(FIN)의 듀티 사이클을 보정하여 출력 클럭신호(FOUT)를 발생한다. 차동 클럭 발생기(120)는 출력 클럭신호(FOUT)에 기초하여 서로 180도 위상 차이를 갖는 제 1 내부 클럭신호(CLK) 및 제 2 내부 클럭신호(CLKB)를 발생한다. 차지 펌프 회로(130)는 제 1 내부 클럭신호(CLK) 및 제 2 내부 클럭신호(CLKB)에 응답하여 차동 모드로 차지 펌핑 동작을 수행하고 듀티 제어 신호(VC)를 발생한다.
도 1에 도시된 듀티 보정 회로(100)는 PMOS 트랜지스터를 통해 흐르는 업 전류와 NMOS 트랜지스터를 통해 흐르는 다운 전류의 크기가 동일할 때 50%의 듀티 비를 유지할 수 있다.
도 2는 도 1의 듀티 보정 회로(100)에 포함된 듀티 조절 회로(110)의 하나의 예를 나타내는 회로도이다.
도 2를 참조하면, 듀티 조절 회로(110)는 구동부(112) 및 듀티 조절부(114)를 포함한다.
구동부(112)는 입력 클럭신호(FIN)에 응답하여 출력 노드(N1)를 풀업하거나 풀다운한다. 듀티 조절부(114)는 듀티 제어신호(VC)에 응답하여 출력 노드(N1)의 전압신호에 오프 셋을 더한다.
듀티 조절부(110)는 출력 노드(N1)의 구동전류를 증가시키거나 감소시킴으로써 출력 클럭신호(FOUT)의 듀티를 조절할 수 있다. 듀티 조절부(110)는 출력 클럭신호(FOUT)의 듀티 비가 50%보다 작을 때, 출력 클럭신호(FOUT)의 상승 에지(edge)의 발생 시점을 앞당기고 출력 클럭신호(FOUT)의 하강 에지의 발생 시점을 늦출 수 있다. 또한, 듀티 조절부(110)는 출력 클럭신호(FOUT)의 듀티 비가 50%보다 클 때, 출력 클럭신호(FOUT)의 상승 에지의 발생 시점을 늦추고 출력 클럭신호(FOUT)의 하강 에지의 발생 시점을 앞당길 수 있다.
구동부(112)는 제 1 PMOS 트랜지스터(MP1) 및 제 1 NMOS 트랜지스터(MN1)를 포함할 수 있다. 제 1 PMOS 트랜지스터(MP1)는 입력 클럭신호(FIN)가 인가되는 게이트, 전원전압(VDD)에 연결된 소스, 및 출력 노드(N1)에 연결된 드레인을 갖는다. 제 1 NMOS 트랜지스터(MN1)는 입력 클럭신호(FIN)가 인가되는 게이트, 접지전압에 연결된 소스, 및 출력 노드(N1)에 연결된 드레인을 갖는다.
듀티 조절부(114)는 제 2 PMOS 트랜지스터(MP2) 및 제 2 NMOS 트랜지스터(MN2)를 포함할 수 있다. 제 2 PMOS 트랜지스터(MP2)는 듀티 제어신호(VC)가 인가되는 게이트, 전원전압(VDD)에 연결된 소스, 및 출력 노드(N1)에 연결된 드레인을 갖는다. 제 2 NMOS 트랜지스터(MN2)는 듀티 제어신호(VC)가 인가되는 게이트, 접지전압에 연결된 소스, 및 출력 노드(N1)에 연결된 드레인을 갖는다.
듀티 조절 회로(110)는 출력 노드(N1)의 전압신호의 위상을 반전시키고 출력 클럭신호(FOUT)를 발생하는 인버터(INV1)를 더 포함할 수 있다.
도 2에 도시된 듀티 조절 회로(110)는 구동부(112)와 듀티 조절부(114)가 전원전압(VDD)과 접지전압 사이에 병렬로 결합되어 있으므로 동작 범위가 넓다.
도 3은 도 1의 듀티 보정 회로(100)에 포함된 차동 클럭 발생기(120)의 하나의 예를 나타내는 회로도이다.
도 3을 참조하면, 차동 클럭 발생기(120)는 버퍼(121) 및 인버터(122)를 포함할 수 있다.
버퍼(121)는 출력 클럭신호(FOUT)를 버퍼링하여 제 1 내부 클럭신호(CLK)를 발생하고, 인버터(122)는 출력 클럭신호(FOUT)의 위상을 반전시켜 제 2 내부 클럭신호(CLKB)를 발생한다.
도 4는 도 1의 듀티 보정 회로(100)에 포함된 차지 펌프 회로(130)의 하나의 예를 나타내는 회로도이다.
도 4를 참조하면, 차지 펌프 회로(130)는 제 1 차동 증폭부(134), 제 2 차동 증폭부(136), 제 3 차동 증폭부(132) 및 전하 저장부(138)를 포함한다.
제 1 차동 증폭부(134)는 정의 전압 이득을 갖고, 제 1 내부 클럭신호(CLK) 및 제 2 내부 클럭신호(CLKB)의 전압 차이를 증폭하여 제 1 증폭 전압신호(VA1)를 발생하고 제 1 증폭 전압신호(VA1)를 제 2 노드(N2)에 제공한다. 제 2 차동 증폭부(136)는 부의 전압 이득을 갖고, 제 1 내부 클럭신호(CLK) 및 제 2 내부 클럭신호(CLKB)의 전압 차이를 증폭하여 제 2 증폭 전압신호(VA2)를 발생하고 제 2 증폭 전압신호(VA2)를 제 3 노드(N3)에 제공한다. 제 3 차동 증폭부(132)는 제 1 증폭 전압신호(VA1)와 제 2 증폭 전압신호(VA2)의 전압 차이를 증폭하여 듀티 제어신호(VC)를 발생한다. 전하 저장부(138)는 듀티 제어신호(VC)에 응답하여 충전과 방전을 수행하고 듀티 제어신호(VC)의 전압 레벨을 유지하며, 커패시터(C)를 포함할 수 있다.
제 1 차동 증폭부(134)는 제 5 PMOS 트랜지스터(MP5), 제 6 PMOS 트랜지스터(MP6), 제 5 NMOS 트랜지스터(MN5), 제 6 NMOS 트랜지스터(MN6), 전류원(IS1)을 포함한다.
제 5 PMOS 트랜지스터(MP5)는 전원전압(VDD)에 연결된 소스, 서로 연결된 게이트와 드레인을 갖는다. 제 6 PMOS 트랜지스터(MP6)는 전원전압(VDD)에 연결된 소스, 제 2 노드(N2)에 연결된 게이트, 게이트에 연결된 드레인을 갖는다. 제 5 NMOS 트랜지스터(MN5)는 제 1 내부 클럭신호(CLK)가 인가되는 게이트, 제 5 PMOS 트랜지스터(MP5)의 드레인에 연결된 드레인, 및 제 4 노드(N4)에 연결된 소스를 갖는다. 제 6 NMOS 트랜지스터(MN6)는 제 2 내부 클럭신호(CLKB)가 인가되는 게이트, 제 6 PMOS 트랜지스터(MP6)의 드레인에 연결된 드레인, 및 제 4 노드(N4)에 연결된 소스를 갖는다. 전류원(IS1)은 제 4 노드(N4)와 접지전압 사이에 결합된다.
제 2 차동 증폭부(136)는 제 7 PMOS 트랜지스터(MP7), 제 8 PMOS 트랜지스터(MP8), 제 7 NMOS 트랜지스터(MN7), 제 8 NMOS 트랜지스터(MN8), 전류원(IS2)을 포함한다.
제 7 PMOS 트랜지스터(MP7)는 전원전압(VDD)에 연결된 소스, 제 3 노드(N3)에 연결된 게이트, 게이트에 연결된 드레인을 갖는다. 제 8 PMOS 트랜지스터(MP8)는 전원전압(VDD)에 연결된 소스, 서로 연결된 게이트와 드레인을 갖는다. 제 7 NMOS 트랜지스터(MN7)는 제 1 내부 클럭신호(CLK)가 인가되는 게이트, 제 7 PMOS 트랜지스터(MP7)의 드레인에 연결된 드레인, 및 제 5 노드(N5)에 연결된 소스를 갖는다. 제 8 NMOS 트랜지스터(MN8)는 제 2 내부 클럭신호(CLKB)가 인가되는 게이트, 제 8 PMOS 트랜지스터(MP8)의 드레인에 연결된 드레인, 및 제 5 노드(N5)에 연결된 소스를 갖는다. 전류원(IS2)은 제 5 노드(N5)와 접지전압 사이에 결합된다.
제 3 차동 증폭부(132)는 제 3 PMOS 트랜지스터(MP3), 제 4 PMOS 트랜지스터(MP4), 제 3 NMOS 트랜지스터(MN3) 및 제 4 NMOS 트랜지스터(MN4)를 포함한다.
제 3 PMOS 트랜지스터(MP3)는 전원전압(VDD)에 연결된 소스, 제 2 노드(N2)에 연결된 게이트, 및 듀티 제어신호(VC)가 출력되는 드레인을 갖는다. 제 4 PMOS 트랜지스터(MP4)는 전원전압(VDD)에 연결된 소스, 및 제 3 노드(N3)에 연결된 게이트를 갖는다. 제 3 NMOS 트랜지스터(MN3)는 제 3 PMOS 트랜지스터(MP3)의 드레인에 연결된 드레인, 및 접지전압에 연결된 소스를 갖는다. 제 4 NMOS 트랜지스터(MN4)는 제 4 PMOS 트랜지스터(MP4)의 드레인에 공통 연결된 게이트와 드레인, 및 접지전압에 연결된 소스를 갖는다.
이하, 도 4의 차지 펌프 회로(130)의 동작에 대해 설명한다.
제 1 내부 클럭신호(CLK)가 로직 하이 상태이고, 제 2 내부 클럭신호(CLKB)가 로직 로우 상태이면, 제 2 노드(N2)의 전압인 제 1 증폭 전압신호(VA1)는 로직 하이 상태를 갖고, 제 3 노드(N3)의 전압인 제 2 증폭 전압신호(VA2)는 로직 로우 상태를 갖는다. 따라서, 제 3 PMOS 트랜지스터(MP3)를 통해 흐르는 업 전류(IUP)는 감소하고, 제 3 NMOS 트랜지스터(MN3)를 통해 흐르는 다운 전류(IDN)는 증가한다. 따라서, 커패시터(C)에 저장되어 있던 전하가 제 3 NMOS 트랜지스터(MN3)를 통해 방전되고, 듀티 제어신호(VC)의 전압 레벨은 감소한다. 듀티 제어신호(VC)의 전압 레벨이 감소하면, 도 2의 듀티 조절 회로(110)의 제 1 노드(N1)의 전압 레벨이 증가하고, 출력 클럭신호(FOUT)의 전압 레벨은 감소한다. 따라서, 제 1 내부 클럭신호(CLK)가 로직 로우 상태가 되고, 제 2 내부 클럭신호(CLKB)가 로직 하이 상태가 된다.
제 1 내부 클럭신호(CLK)가 로직 로우 상태이고, 제 2 내부 클럭신호(CLKB)가 로직 하이 상태이면, 제 2 노드(N2)의 전압인 제 1 증폭 전압신호(VA1)는 로직 로우 상태를 갖고, 제 3 노드(N3)의 전압인 제 2 증폭 전압신호(VA2)는 로직 하이 상태를 갖는다. 따라서, 제 3 PMOS 트랜지스터(MP3)를 통해 흐르는 업 전류(IUP)는 증가하고, 제 3 NMOS 트랜지스터(MN3)를 통해 흐르는 다운 전류(IDN)는 감소한다. 따라서, 커패시터(C)에 전하가 저장되고 듀티 제어신호(VC)의 전압 레벨이 증가한다. 듀티 제어신호(VC)의 전압 레벨이 증가하면, 도 2의 듀티 조절 회로(110)의 제 1 노드(N1)의 전압 레벨은 감소하고, 출력 클럭신호(FOUT)의 전압 레벨은 증가한다. 따라서, 제 1 내부 클럭신호(CLK)가 로직 하이 상태가 되고, 제 2 내부 클럭신호(CLKB)가 로직 로우 상태가 된다.
도 4의 차지 펌프 회로(130)는 상기의 동작을 반복하면서 업 전류(IUP)의 크기와 다운 전류(IDN)의 크기가 같아지는 시점에서 듀티비가 50%로 된다.
도 4의 차지 펌프 회로(130)에서, 제 1 내부 클럭신호(CLK)와 제 2 내부 클럭신호(CLKB)는 모두 NMOS 트랜지스터로 입력되므로 PMOS 트랜지스터와 NMOS 트랜지스터의 미스매치 문제가 발생하지 않는다.
도 5는 클럭신호의 듀티비가 50%보다 작을 때, 도 1의 듀티 보정 회로(100)의 동작을 설명하기 위한 타이밍도이다.
도 5를 참조하면, 클럭신호의 듀티비가 50%보다 작을 때(도 5(a) 참조), 듀티 보정 회로(100)는 출력 클럭신호(FOUT)의 상승 에지의 발생 시점을 앞당기고 출력 클럭신호(FOUT)의 하강 에지의 발생 시점을 늦출 수 있다(도 5(b) 참조).
도 6은 클럭신호의 듀티비가 50%보다 클 때, 도 1의 듀티 보정 회로(100)의 동작을 설명하기 위한 타이밍도이다.
도 6을 참조하면, 클럭신호의 듀티비가 50%보다 클 때(도 6(a) 참조), 듀티 보정 회로(100)는 출력 클럭신호(FOUT)의 상승 에지의 발생 시점을 늦추고 출력 클럭신호(FOUT)의 하강 에지의 발생 시점을 앞당길 수 있다(도 6(b) 참조).
도 7은 본 발명의 다른 하나의 실시예에 따른 듀티 보정 회로(200)를 나타내는 블록도이다.
도 7을 참조하면, 듀티 보정 회로(200)는 듀티 조절 회로(110), 차동 클럭 발생기(120), 차지 펌프 회로(130) 및 차동-단일 변환기(differential-to-single converter)(140)를 포함한다.
듀티 조절 회로(110)는 듀티 제어신호(VC)에 응답하여 입력 클럭신호(FIN)의 듀티 사이클을 보정하여 출력 클럭신호(FOUT)를 발생한다. 차동 클럭 발생기(120)는 출력 클럭신호(FOUT)에 기초하여 서로 180도 위상 차이를 갖는 제 1 내부 클럭신호(CLK) 및 제 2 내부 클럭신호(CLKB)를 발생한다. 차지 펌프 회로(130)는 제 1 내부 클럭신호(CLK) 및 제 2 내부 클럭신호(CLKB)에 응답하여 차동 모드로 차지 펌핑 동작을 수행하고 듀티 제어 신호(VC)를 발생한다. 차동-단일 변환기(140)는 제 1 내부 클럭신호(CLK) 및 제 2 내부 클럭신호(CLKB)에 대해 차동입력-단일출력 변환을 수행하고 제 3 내부 클럭신호(CLKOUT)를 발생한다.
도 7의 듀티 보정 회로(200)는 단일 출력의 클럭신호를 필요로 할 때 유용하다.
도 8은 본 발명의 실시예들에 따른 듀티 보정 회로를 포함하는 지연동기루프 회로(300)의 하나의 예를 나타내는 블록도이다.
도 8을 참조하면, 지연동기루프 회로(300)는 지연동기루프(310) 및 듀티 보정 회로(320)를 포함한다. 지연동기루프(310)는 외부 클럭신호에 동기된 제 1 내부 클럭신호(ICLKP)를 발생하고, 듀티 보정 회로(320)는 제 1 내부 클럭신호(ICLKP)의 듀티 사이클을 보정하며, 본 발명의 실시예들에 따른 회로 구성들을 가질 수 있다.
도 9는 도 8의 지연동기루프 회로를 포함하는 반도체 장치(400)의 하나의 예를 나타내는 블록도이다.
도 9를 참조하면, 반도체 장치(400)는 지연동기루프 회로(410) 및 내부 회로(420)를 포함한다.
지연동기루프 회로(410)는 듀티 보정 회로를 포함하고, 외부 클럭신호에 동기되고 듀티 사이클 보정이 된 내부 클럭신호를 발생한다. 내부 회로(420)는 내부 클럭신호에 응답하여 동작한다. 지연동기루프 회로(410)는 도 8에 도시되어 있는 회로 구성을 가질 수 있다.
따라서, 본 발명의 실시예에 따른 듀티 검출기를 포함한 듀티 보정회로는 샘플된 데이터의 논리 상태에 기초하여 디지털 방식으로 샘플링 클럭신호의 지연 시간을 조절하고 출력 클럭신호의 듀티를 검출한다. 따라서, 본 발명의 실시예에 따른 듀티 보정회로는 보다 정밀하게 출력 클럭신호의 듀티를 검출하고 50:50의 듀티비를 갖는 출력 클럭신호를 발생할 수 있다.
도 10은 본 발명의 하나의 실시예에 따른 듀티 보정 방법을 나타내는 흐름도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 듀티 보정 방법은 다음과 같다.
1) 듀티 제어신호에 응답하여 입력 클럭신호의 듀티 사이클을 보정하여 출력 클럭신호를 발생한다(S1).
2) 출력 클럭신호에 기초하여 서로 180도 위상 차이를 갖는 제 1 내부 클럭신호 및 제 2 내부 클럭신호를 발생한다(S2).
3) 상기 제 1 내부 클럭신호 및 상기 제 2 내부 클럭신호에 응답하여 차동 모드로 차지 펌핑 동작을 수행하고 상기 듀티 제어 신호를 발생한다(S3).
도 11은 도 10의 듀티 보정 방법에서, 입력 클럭신호의 듀티 사이클을 보정하는 단계를 나타내는 흐름도이다.
도 11을 참조하면, 입력 클럭신호의 듀티 사이클을 보정하는 단계는 다음과 같다.
1) 상기 입력 클럭신호에 응답하여 출력 노드를 풀업하거나 풀다운한다(S11).
2) 상기 듀티 제어신호에 응답하여 상기 출력 노드의 전압신호에 오프 셋을 더한다(S12).
도 12는 도 10의 듀티 보정 방법에서, 듀티 제어 신호를 발생하는 단계를 나타내는 흐름도이다.
도 12를 참조하면, 듀티 제어 신호를 발생하는 단계를 다음과 같다.
1) 정의 전압 이득을 갖는 제 1 차동 증폭기를 사용하여, 상기 제 1 내부 클럭신호 및 상기 제 2 내부 클럭신호의 전압 차이를 증폭하여 제 1 증폭 전압신호를 발생한다(31).
2) 부의 전압 이득을 갖는 제 2 차동 증폭기를 사용하여, 상기 제 1 내부 클럭신호 및 상기 제 2 내부 클럭신호의 전압 차이를 증폭하여 제 2 증폭 전압신호를 발생한다(32).
3) 상기 제 1 증폭 전압신호와 상기 제 2 증폭 전압신호의 전압 차이를 증폭하여 상기 듀티 제어신호를 발생한다(33).
상기에서는 주로 지연동기루프 회로에 사용되는 듀티 보정 회로에 대해 설명했지만, 본 발명의 실시예에 따른 듀티 보정 회로는 위상동기루프 회로에도 적용이 가능하다.
본 발명은 반도체 장치에 적용이 가능하며, 특히 반도체 장치의 클럭 발생 회로에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 320: 듀티 보정 회로 110: 듀티 사이클 보정부
120: 듀티 검출부 121, 129: 위상 분리기
122, 123: 지연 회로 124, 125: 플립플롭
126: 제어 회로 127: 듀티 제어회로
128: 지연 제어회로 150: 듀티보정 코드 발생기
160: 클럭 전송 경로 300, 410: 지연동기루프 회로
310: 지연동기 루프 400: 반도체 장치
420: 내부 회로

Claims (10)

  1. 듀티 제어신호에 응답하여 입력 클럭신호의 듀티 사이클을 보정하여 출력 클럭신호를 발생하는 듀티 조절 회로;
    상기 출력 클럭신호에 기초하여 서로 180도 위상 차이를 갖는 제 1 내부 클럭신호 및 제 2 내부 클럭신호를 발생하는 차동 클럭 발생기; 및
    상기 제 1 내부 클럭신호 및 상기 제 2 내부 클럭신호에 응답하여 차동 모드로 차지 펌핑 동작을 수행하고 상기 듀티 제어 신호를 발생하는 차지 펌프 회로를 포함하는 듀티 보정 회로.
  2. 제 1 항에 있어서, 상기 듀티 보정 회로는
    PMOS 트랜지스터를 통해 흐르는 업 전류와 NMOS 트랜지스터를 통해 흐르는 다운 전류의 크기가 동일할 때 50%의 듀티 비를 유지하는 것을 특징으로 하는 듀티 보정 회로.
  3. 제 1 항에 있어서, 상기 듀티 조절 회로는
    상기 입력 클럭신호에 응답하여 출력 노드를 풀업하거나 풀다운하는 구동부; 및
    상기 듀티 제어신호에 응답하여 상기 출력 노드의 전압신호에 오프 셋을 더하는 듀티 조절부를 포함하는 것을 특징으로 하는 듀티 보정 회로.
  4. 제 3 항에 있어서, 상기 듀티 조절부는
    상기 출력 노드의 구동전류를 증가시키거나 감소시킴으로써 상기 출력 클럭신호의 듀티를 조절하는 것을 특징으로 하는 듀티 보정 회로.
  5. 제 3 항에 있어서, 상기 듀티 조절부는
    상기 출력 클럭신호의 듀티 비가 50%보다 작을 때, 상기 출력 클럭신호의 상승 에지의 발생 시점을 앞당기고 상기 출력 클럭신호의 하강 에지의 발생 시점을 늦추는 것을 특징으로 하는 듀티 보정 회로.
  6. 제 3 항에 있어서, 상기 듀티 조절부는
    상기 출력 클럭신호의 듀티 비가 50%보다 클 때, 상기 출력 클럭신호의 상승 에지의 발생 시점을 늦추고 상기 출력 클럭신호의 하강 에지의 발생 시점을 앞당기는 것을 특징으로 하는 듀티 보정 회로.
  7. 제 1 항에 있어서, 상기 차동 클럭 발생기는
    상기 출력 클럭신호를 버퍼링하여 상기 제 1 내부 클럭신호를 발생하는 버퍼; 및
    상기 출력 클럭신호의 위상을 반전시켜 상기 제 2 내부 클럭신호를 발생하는 인버터를 포함하는 것을 특징으로 하는 듀티 보정 회로.
  8. 제 1 항에 있어서, 상기 차지 펌프 회로는
    정의 전압 이득을 갖고, 상기 제 1 내부 클럭신호 및 상기 제 2 내부 클럭신호의 전압 차이를 증폭하여 제 1 증폭 전압신호를 발생하고 상기 제 1 증폭 전압신호를 제 1 노드에 제공하는 제 1 차동 증폭부;
    부의 전압 이득을 갖고, 상기 제 1 내부 클럭신호 및 상기 제 2 내부 클럭신호의 전압 차이를 증폭하여 제 2 증폭 전압신호를 발생하고 상기 제 2 증폭 전압신호를 제 2 노드에 제공하는 제 2 차동 증폭부;
    상기 제 1 증폭 전압신호와 상기 제 2 증폭 전압신호의 전압 차이를 증폭하여 상기 듀티 제어신호를 발생하는 제 3 차동 증폭부; 및
    상기 듀티 제어신호에 응답하여 충전과 방전을 수행하는 전하 저장부를 포함하는 것을 특징으로 하는 듀티 보정 회로.
  9. 외부 클럭신호에 동기된 제 1 내부 클럭신호를 발생하는 지연동기루프; 및
    상기 제 1 내부 클럭신호의 듀티 사이클을 보정하는 듀티 보정 회로를 포함하는 지연동기루프 회로에 있어서, 상기 듀티 보정 회로는
    듀티 제어신호에 응답하여 입력 클럭신호의 듀티 사이클을 보정하여 출력 클럭신호를 발생하는 듀티 조절 회로;
    상기 출력 클럭신호에 기초하여 서로 180도 위상 차이를 갖는 제 1 내부 클럭신호 및 제 2 내부 클럭신호를 발생하는 차동 클럭 발생기; 및
    상기 제 1 내부 클럭신호 및 상기 제 2 내부 클럭신호에 응답하여 차동 모드로 차지 펌핑 동작을 수행하고 상기 듀티 제어 신호를 발생하는 차지 펌프 회로를 포함하는 지연동기루프 회로.
  10. 듀티 제어신호에 응답하여 입력 클럭신호의 듀티 사이클을 보정하여 출력 클럭신호를 발생하는 단계;
    상기 출력 클럭신호에 기초하여 서로 180도 위상 차이를 갖는 제 1 내부 클럭신호 및 제 2 내부 클럭신호를 발생하는 단계; 및
    상기 제 1 내부 클럭신호 및 상기 제 2 내부 클럭신호에 응답하여 차동 모드로 차지 펌핑 동작을 수행하고 상기 듀티 제어 신호를 발생하는 단계를 포함하는 듀티 보정 방법.
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