KR20100073427A - Ｄｌｌ 회로 - Google Patents

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KR20100073427A
KR20100073427A KR1020080132096A KR20080132096A KR20100073427A KR 20100073427 A KR20100073427 A KR 20100073427A KR 1020080132096 A KR1020080132096 A KR 1020080132096A KR 20080132096 A KR20080132096 A KR 20080132096A KR 20100073427 A KR20100073427 A KR 20100073427A
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Abstract

본 발명의 DLL(Delay Locked Loop) 회로는, 외부 클럭을 버퍼링하여 기준 클럭을 생성하되, 듀티 사이클 제어 신호에 응답하여 상기 기준 클럭의 듀티 사이클을 보정하여 출력하는 클럭 입력 버퍼; 타이밍 제어 신호에 응답하여 상기 듀티 사이클 보정 동작 중 변경된 상기 기준 클럭의 토글 타이밍을 보상하여 보상 기준 클럭을 생성하는 타이밍 보상 수단; 및 상기 기준 클럭의 듀티 사이클을 감지하여 상기 듀티 사이클 제어 신호와 상기 타이밍 제어 신호를 생성하는 듀티 사이클 제어 수단;을 포함한다.
Figure P1020080132096
DLL 회로, 듀티 사이클, 타이밍 보상

Description

ＤＬＬ 회로{DLL Circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 상세하게는 반도체 집적 회로에 구비되는 DLL(Delay Locked Loop) 회로에 관한 것이다.
일반적으로 SDRAM(Synchronous Dynamic Random Access Memory)과 같은 반도체 집적 회로는 클럭을 이용하여 동작함으로써 동작 속도를 향상시켜 왔다. 이를 위해, 반도체 집적 회로는 클럭 버퍼를 구비하여 외부로부터 입력된 클럭을 버퍼링한 후 사용하는데, 경우에 따라서는 DLL(Delay Locked Loop) 회로 또는 PLL(Phase Locked Loop) 회로를 이용하여 외부 클럭과의 위상차를 보정한 내부 클럭을 자체적으로 생성하여 사용하기도 한다. 반도체 집적 회로의 내부에서 사용되는 클럭은 하이(High) 구간과 로우(Low) 구간의 비, 즉 듀티비(Duty Ratio)가 50:50으로 유지됨이 바람직하다. 그러나, 반도체 집적 회로의 내부에는 수많은 지연 소자들이 구비되며, 이에 따라 상기 내부의 클럭의 듀티비가 틀어지게 되는 현상이 빈번하게 발생하고 있다.
반도체 집적 회로가 점점 고속화 구현되면서, 클럭의 활용도는 점점 더 증가하고 있고, 이에 따라 보다 안정적인 듀티비를 갖는 클럭이 요구되고 있다. 따라 서, 각 반도체 집적 회로의 DLL 회로는 내부에 듀티 사이클 보정 장치를 구비하여 클럭의 듀티비를 안정화시키도록 하고 있으며, 듀티 사이클 보정 기술은 고속 동작시 안정적인 클럭의 활용을 위해 그 중요성이 점점 더 높아지고 있다.
종래의 DLL 회로는 외부 클럭을 버퍼링하여 기준 클럭을 생성하는 클럭 입력 버퍼에 듀티 사이클 보정 기능을 부여하여, 지연 라인에 입력되는 상기 기준 클럭의 듀티 사이클을 보정하는 기술을 구현하였다. 이를 위해, 상기 기준 클럭의 듀티 사이클을 감지하고, 상기 클럭 입력 버퍼의 듀티 사이클 보정 동작을 제어하기 위한 듀티 사이클 제어 수단이 구비되었다. 상기 듀티 사이클 제어 수단은 상기 클럭 입력 버퍼에 공급되는 전압의 레벨을 조정함으로써 상기 기준 클럭의 하이 구간을 넓히거나 좁히는 동작을 수행하였다.
그런데, 상술한 듀티 사이클 보정 동작에 의해 상기 클럭 입력 버퍼에서 출력되는 상기 기준 클럭의 듀티비 특성이 향상되는 장점과 함께, 상기 기준 클럭의 토글(Toggle) 타이밍 자체가 느려지거나 빨라지는 등의 문제점이 발생하곤 한다. 이는 상기 클럭 입력 버퍼의 듀티 사이클 보정 동작시, 상기 기준 클럭의 라이징 에지(Rising Edge)와 폴링 에지(Falling Edge)가 고정되지 않고 같이 움직이기 때문에 나타나는 현상이다. 이처럼, 상기 기준 클럭의 토글 타이밍이 변화하게 되면, 리플리카(Replica) 지연기가 모델링한 상기 클럭 입력 버퍼의 지연량과 실제의 상기 클럭 입력 버퍼의 지연량에 차이가 나게 되고, 이에 따라 상기 DLL 회로의 지연 고정(Delay Locking) 동작에 있어서 정밀도가 저하되는 문제점이 나타나게 된다. 이와 같이, 종래의 DLL 회로는 듀티 사이클 보정 동작을 수행하는 기술을 구현하였 으나, 그로 인해 클럭의 타이밍이 변화하는 오동작이 발생하게 되었고, DLL 회로의 기본적인 동작인 클럭 지연 고정 동작의 신뢰도가 저하되는 결과가 초래되었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 듀티 사이클 보정 동작을 수행하면서도 정밀한 지연 고정 동작이 수행 가능한 DLL 회로를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 DLL 회로는, 외부 클럭을 버퍼링하여 기준 클럭을 생성하되, 듀티 사이클 제어 신호에 응답하여 상기 기준 클럭의 듀티 사이클을 보정하여 출력하는 클럭 입력 버퍼; 타이밍 제어 신호에 응답하여 상기 듀티 사이클 보정 동작 중 변경된 상기 기준 클럭의 토글 타이밍을 보상하여 보상 기준 클럭을 생성하는 타이밍 보상 수단; 및 상기 기준 클럭의 듀티 사이클을 감지하여 상기 듀티 사이클 제어 신호와 상기 타이밍 제어 신호를 생성하는 듀티 사이클 제어 수단;을 포함한다.
또한, 본 발명의 다른 실시예에 따른 DLL 회로는, 클럭의 듀티 사이클을 보정하여 버퍼링 클럭을 출력하는 버퍼; 상기 버퍼링 클럭의 하이 구간이 로우 구간에 비해 넓으면 상기 버퍼링 클럭에 음의 지연 시간을 부여하고, 상기 버퍼링 클럭의 하이 구간이 로우 구간에 비해 좁으면 상기 버퍼링 클럭에 양의 지연 시간을 부여하는 타이밍 보상 수단; 및 상기 버퍼링 클럭의 듀티 사이클을 감지하여 상기 버퍼와 상기 타이밍 보상 수단의 동작을 제어하는 듀티 사이클 제어 수단;을 포함한다.
그리고, 본 발명의 또 다른 실시예에 따른 DLL 회로는, 듀티 사이클 제어 신호에 응답하여 라이징 클럭과 폴링 클럭에 대한 듀티 사이클 보정 동작을 수행하여 보정 라이징 클럭과 보정 폴링 클럭을 생성하는 듀티 사이클 보정 수단; 타이밍 제어 신호에 응답하여 상기 듀티 사이클 보정 동작 중 변경된 상기 보정 라이징 클럭의 토글 타이밍을 보상하는 제 1 타이밍 보상 수단; 상기 타이밍 제어 신호에 응답하여 상기 듀티 사이클 보정 동작 중 변경된 상기 보정 폴링 클럭의 토글 타이밍을 보상하는 제 2 타이밍 보상 수단; 및 상기 보정 라이징 클럭과 상기 보정 폴링 클럭의 듀티 사이클을 감지하여 상기 듀티 사이클 제어 신호와 상기 타이밍 제어 신호를 생성하는 듀티 사이클 제어 수단;을 포함한다.
본 발명의 DLL 회로는, 클럭의 듀티 사이클을 보정하는 동작을 수행하되, 상기 듀티 사이클 보정 동작에 의한 클럭의 타이밍 변동을 보상함으로써, 정밀한 지연 고정 동작을 수행하는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 DLL 회로는, 외부 클럭(clk_ext)을 버퍼링하여 기준 클럭(clk_ref)을 생성하되, 듀티 사이클 제어 신호(dtcnt)에 응답하여 상기 기준 클럭(clk_ref)의 듀티 사이클을 보정하여 출력하 는 클럭 입력 버퍼(10); 타이밍 제어 신호(tmcnt)에 응답하여 상기 듀티 사이클 보정 동작 중 변경된 상기 기준 클럭(clk_ref)의 토글 타이밍을 보상하여 보상 기준 클럭(clk_cref)을 생성하는 타이밍 보상 수단(20); 상기 기준 클럭(clk_ref)의 듀티 사이클을 감지하여 상기 듀티 사이클 제어 신호(dtcnt)와 상기 타이밍 제어 신호(tmcnt)를 생성하는 듀티 사이클 제어 수단(30); 지연 제어 신호(dlcnt)에 응답하여 상기 보상 기준 클럭(clk_cref)을 지연시켜 지연 클럭(clk_dly)을 생성하는 지연 라인(40); 상기 지연 클럭(clk_dly)을 구동하여 출력 클럭(clk_out)을 생성하는 클럭 드라이버(50); 상기 지연 클럭(clk_dly)의 출력 경로의 지연량을 모델링한 지연값으로 상기 지연 클럭(clk_dly)을 지연시켜 피드백 클럭(clk_fb)을 생성하는 지연 모델링 수단(60); 상기 보상 기준 클럭(clk_cref)과 상기 피드백 클럭(clk_fb)의 위상을 비교하여 위상 감지 신호(phdet)를 생성하는 위상 감지 수단(70); 상기 위상 감지 신호(phdet)에 응답하여 상기 지연 제어 신호(dlcnt)를 생성하는 지연 제어 수단(80);을 포함한다.
여기에서, 상기 외부 클럭(clk_ext)과 상기 기준 클럭(clk_ref)은 단일 위상의 클럭인 것으로 나타내었으나, 클럭 쌍의 형태로 구현하는 것도 가능하며, 이 또한 본 발명의 범주에 포함되는 것으로 이해되어야만 한다.
상기 기준 클럭(clk_ref)은 상기 클럭 입력 버퍼(10)가 상기 외부 클럭(clk_ext)에 대한 버퍼링 동작을 수행함에 의해 생성된 버퍼링 클럭으로서, 상기 위상 감지 수단(70)이 상기 피드백 클럭(clk_fb)의 위상을 판별함에 있어서 기준이 되는 클럭이므로, 상기와 같이 기준 클럭(clk_ref)이라 이른다. 여기에서, 상기 위 상 감지 수단(70)에 전달되는 클럭은 상기 타이밍 보상 수단(20)으로부터 출력되므로, 상기 기준 클럭(clk_ref)과 구분하여 상기와 같이 보상 기준 클럭(clk_cref)이라 명명하였다.
상기 타이밍 보상 수단(20)은 상기 기준 클럭(clk_ref)의 하이 구간과 로우 구간의 넓이가 같은 경우에는 상기 기준 클럭(clk_ref)과 같은 위상을 갖는 상기 보상 기준 클럭(clk_cref)을 생성한다.
그러나 상기 기준 클럭(clk_ref)의 하이 구간이 로우 구간에 비해 넓으면, 상기 타이밍 보상 수단(20)은 상기 기준 클럭(clk_ref)에 음의 지연 시간을 부여하여 상기 기준 클럭(clk_ref)보다 앞선 위상을 갖는 상기 보상 기준 클럭(clk_cref)을 생성한다. 이는, 이 경우 상기 클럭 입력 버퍼(10)가 듀티 사이클 보정 동작을 수행하여 상기 기준 클럭(clk_ref)을 생성하는 과정에서 상기 기준 클럭(clk_ref)의 위상이 뒤로 밀리는 현상이 발생하므로, 상기 타이밍 보상 수단(20)이 이를 바로잡기 위해서 수행하는 동작이다.
또한, 상기 기준 클럭(clk_ref)의 하이 구간이 로우 구간에 비해 좁으면, 상기 타이밍 보상 수단(20)은 상기 기준 클럭(clk_ref)에 양의 지연 시간을 부여하여 상기 기준 클럭(clk_ref)보다 지연된 위상을 갖는 상기 보상 기준 클럭(clk_ref)을 생성한다. 이는, 이 경우 상기 클럭 입력 버퍼(10)가 듀티 사이클 보정 동작을 수행하여 상기 기준 클럭(clk_ref)을 생성하는 과정에서 상기 기준 클럭(clk_ref)의 위상이 앞으로 당겨지는 현상이 발생하므로, 상기 타이밍 보상 수단(20)이 이를 바로잡기 위해서 수행하는 동작이다.
상기 듀티 사이클 제어 수단(30)은 상기 기준 클럭(clk_ref)의 듀티 사이클을 감지하여 상기 듀티 사이클 제어 신호(dtcnt)와 상기 타이밍 제어 신호(tmcnt)를 생성하는데, 이 때 상기 듀티 사이클 제어 신호(dtcnt)는 레벨 신호로서 구현되고, 상기 타이밍 제어 신호(tmcnt)는 복수 비트의 디지털 코드로서 구현된다. 즉, 상기 듀티 사이클 제어 수단(30)은, 복수 비트의 디지털 신호를 생성하여 상기 타이밍 제어 신호(tmcnt)로서 출력하고, 상기 타이밍 제어 신호(tmcnt)의 논리값에 응답하여 상기 듀티 사이클 제어 신호(dtcnt)의 전위 레벨을 조정한다.
이에 따라, 상기 클럭 입력 버퍼(10)는 상기 듀티 사이클 제어 신호(dtcnt)의 연속적인 전위 레벨 변화에 대응하여 상기 기준 클럭(clk_ref)의 하이 구간의 폭을 변경하는 보정 동작을 수행한다. 그리고 상기 타이밍 보상 수단(20)은 상기 복수 비트의 타이밍 제어 신호(tmcnt)의 논리값의 변화에 따라 상기 보상 기준 클럭(clk_cref)의 위상을 조정하는 동작을 수행한다.
상기 지연 라인(40), 상기 지연 모델링 수단(60), 상기 위상 감지 수단(70) 및 상기 지연 제어 수단(80)은 일반적인 DLL 회로의 피드백 루프를 형성하는 구성 요소들로서, 상기 출력 클럭(clk_out)의 위상을 제어하기 위해 상기 보상 기준 클럭(clk_cref)을 지연시키는 동작을 수행한다.
도 2는 도 1에 도시한 클럭 입력 버퍼의 상세 구성도로서, 여기에서 상기 듀티 사이클 제어 신호(dtcnt)는 상보적으로 레벨이 변화하는 신호 쌍(dtcnt, /dtcnt)으로서 구현된다.
도시한 바와 같이, 상기 클럭 입력 수단(10)은, 상기 외부 클럭(clk_ext)을 버퍼링하여 상기 기준 클럭(clk_ref)을 생성하는 버퍼링부(110); 및 상기 듀티 사이클 제어 신호 쌍(dtcnt, /dtcnt)에 응답하여 상기 버퍼링부(110)의 동작을 제어하여 상기 기준 클럭(clk_ref)의 듀티 사이클을 제어하는 듀티 사이클 제어부(120);를 포함한다.
상기 버퍼링부(110)는, 상기 외부 클럭(clk_ext)을 입력 받는 제 1 인버터(IV1); 게이트 단에 상기 제 1 인버터(IV1)의 출력 신호가 입력되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 제 1 노드(N1)에 접속되는 제 1 트랜지스터(TR1); 게이트 단이 제 2 노드(N2)에 접속되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 1 노드(N1)에 접속되는 제 2 트랜지스터(TR2); 게이트 단과 드레인 단이 상기 제 2 노드(N2)에 접속되고 소스 단에 상기 외부 공급전원(VDD)이 인가되는 제 3 트랜지스터(TR3); 게이트 단에 상기 외부 클럭(clk_ext)이 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 2 노드(N2)에 접속되는 제 4 트랜지스터(TR4);를 포함한다.
또한, 상기 버퍼링부(110)는, 게이트 단에 상기 제 1 인버터(IV1)의 출력 신호가 입력되고 드레인 단이 상기 제 1 노드(N1)에 접속되며 소스 단이 제 3 노드(N3)에 접속되는 제 5 트랜지스터(TR5); 게이트 단이 상기 제 2 노드(N2)에 접속되고 드레인 단이 상기 제 1 노드(N1)에 접속되며 소스 단이 상기 제 3 노드(N3)에 접속되는 제 6 트랜지스터(TR6); 게이트 단과 드레인이 상기 제 2 노드(N2)에 접속되고 소스 단이 제 4 노드(N4)에 접속되는 제 7 트랜지스터(TR7); 게이트 단에 상기 외부 클럭(clk_ext)이 입력되고 드레인 단이 상기 제 2 노드(N2)에 접속되며 소 스 단이 상기 제 4 노드(N4)에 접속되는 제 8 트랜지스터(TR8); 및 상기 제 1 노드(N1)에 인가되는 전위를 입력 받아 상기 기준 클럭(clk_ref)을 출력하는 제 2 인버터(IV2);를 더 포함한다.
한편, 상기 듀티 사이클 제어부(120)는, 게이트 단에 부 듀티 사이클 제어 신호(/dtcnt)가 입력되고 드레인 단이 상기 제 3 노드(N3)에 접속되며 소스 단이 제 5 노드(N5)에 접속되는 제 9 트랜지스터(TR9); 게이트 단에 기준 전압(Vref)이 인가되고 드레인 단이 상기 제 3 노드(N3)에 접속되며 소스 단이 상기 제 5 노드(N5)에 접속되는 제 10 트랜지스터(TR10); 게이트 단에 상기 기준 전압(Vref)이 인가되고 드레인 단이 상기 제 4 노드(N4)에 접속되며 소스 단이 상기 제 5 노드(N5)에 접속되는 제 11 트랜지스터(TR11); 게이트 단에 정 듀티 사이클 제어 신호(dtcnt)가 입력되고 드레인 단이 상기 제 4 노드(N4)에 접속되며 소스 단이 상기 제 5 노드(N5)에 접속되는 제 12 트랜지스터(TR12); 및 게이트 단에 바이어스 전압(Vbias)이 인가되고 드레인 단이 상기 제 5 노드(N5)에 접속되며 소스 단이 접지되는 제 13 트랜지스터(TR13);를 포함한다.
여기에서, 상기 기준 전압(Vref)은 반도체 집적 회로 내에서 임의의 기준 레벨을 제공하기 위해 사용되는 전압으로서, 밴드 갭(Band-Gap) 회로 등을 통해 생성되는 전압이다.
상기 정 듀티 사이클 제어 신호(dtcnt)는 상기 기준 클럭(clk_ref)의 하이 구간이 로우 구간에 비해 넓을수록 높은 전위 레벨을 갖고, 상기 기준 클럭(clk_ref)의 하이 구간이 로우 구간에 비해 좁을수록 낮은 전위 레벨을 갖는 신 호이다. 상기 부 듀티 사이클 제어 신호(/dtcnt)는 상기 정 듀티 사이클 제어 신호(dtcnt)와 반대의 특성을 갖는다.
상기 정 듀티 사이클 제어 신호(dtcnt)의 전위 레벨이 높아지면 상기 제 12 트랜지스터(TR12)를 통한 전류 경로가 커지게 되므로, 상기 제 2 노드(N2)의 전위는 낮아지게 된다. 그리고 이에 따라 상기 제 1 노드(N1)의 전위는 높아지게 된다. 따라서, 상기 버퍼링부(110)의 상기 외부 클럭(clk_ext)에 대한 버퍼링 동작시, 상기 제 1 노드(N1)에 인가되는 클럭 신호의 하이 구간이 넓어지게 되고, 결과적으로 상기 기준 클럭(clk_ref)의 하이 구간은 좁아지게 된다.
반대로 상기 부 듀티 사이클 제어 신호(/dtcnt)의 전위 레벨이 높아지면 상기 제 9 트랜지스터(TR9)를 통한 전류 경로가 커지게 되므로, 상기 제 1 노드(N1)의 전위는 낮아지게 된다. 따라서, 상기 버퍼링부(110)의 버퍼링 동작시 상기 제 1 노드(N1)에 인가되는 클럭 신호는 로우 구간이 넓어지게 되고, 결과적으로 상기 기준 클럭(clk_ref)의 로우 구간은 넓어지게 된다.
도 3은 도 1에 도시한 듀티 사이클 제어 수단의 상세 구성도로서, 여기에서 상기 타이밍 제어 신호(tmcnt)는 n 비트의 디지털 신호(tmcnt<1:n>)인 것으로 나타내었다.
도시한 바와 같이, 상기 듀티 사이클 제어 수단(30)은, 상기 기준 클럭(clk_ref)의 듀티 사이클을 감지하여 제 1 감지 전압(Vdet1)과 제 2 감지 전압(Vdet2)을 생성하는 듀티 사이클 감지부(310); 상기 제 1 감지 전압(Vdet1)과 상기 제 2 감지 전압(Vdet2)을 비교하여 카운팅 제어 신호(ccnt)를 생성하는 카운팅 제어부(320); 상기 카운팅 제어 신호(ccnt)에 응답하여 카운팅 동작을 수행하여 상기 n 비트의 타이밍 제어 신호(tmcnt<1:n>)를 생성하는 카운팅부(330); 및 상기 n 비트의 타이밍 제어 신호(tmcnt<1:n>)를 레벨 신호로 아날로그 변환하여 상기 듀티 사이클 제어 신호(dtcnt)를 생성하는 아날로그 변환부(340);를 포함한다.
상기 듀티 사이클 감지부(310)는 상기 기준 클럭(clk_ref)의 하이 구간이 로우 구간에 비해 넓으면 상기 제 1 감지 전압(Vdet1)의 전위 레벨을 상승시키고 상기 제 2 감지 전압(Vdet2)의 전위 레벨을 하강시키는 동작을 수행한다. 마찬가지로, 상기 듀티 사이클 감지부(310)는 상기 기준 클럭(clk_ref)의 하이 구간이 로우 구간에 비해 좁으면 상기 제 1 감지 전압(Vdet1)의 전위 레벨을 하강시키고 상기 제 2 감지 전압(Vdet2)의 전위 레벨을 상승시키는 동작을 수행한다. 이와 같은 형태로 동작하는 상기 듀티 사이클 감지부(310)는 클럭의 듀티 사이클에 대응하여 전하를 충전하는 일반적인 듀티 어큐뮬레이터(Duty Accumulator) 등의 회로를 이용하여 용이하게 구현 가능하다.
상기 카운팅 제어부(320)는 일반적인 비교기 회로 등을 이용하여 구현할 수 있다. 즉, 상기 카운팅 제어부(320)는 상기 제 1 감지 전압(Vdet1)의 레벨과 상기 제 2 감지 전압(Vdet2)의 레벨을 비교하고, 그 결과에 따라 하이 레벨 또는 로우 레벨의 전위를 갖는 상기 카운팅 제어 신호(ccnt)를 생성한다.
상기 카운팅부(330)는 상기 카운팅 제어 신호(ccnt)의 레벨에 따라 업/다운 카운팅 동작을 수행하는 업/다운 카운터 회로를 이용함에 의해 구현 가능하다. 바람직하게는, 상기 카운팅부(330)는 상기 n 비트의 타이밍 제어 신호(tmcnt<1:n>)에 서 논리값이 ‘1’인 비트의 개수를 증가 또는 감소시키는 형태로 동작한다.
구현하기에 따라서는, 상기 카운팅부(330)를 상기 n 비트의 타이밍 제어 신호(tmcnt<1:n>)에 포함된 논리값이 ‘1’인 비트 한 개의 자리수를 이동시키는 동작을 수행하는 쉬프트 레지스터의 형태로 구성할 수도 있다. 또한, 상기 n 비트의 타이밍 제어 신호(tmcnt<1:n>)의 2진값의 크기를 ‘1’씩 증가 또는 감소시키는 카운터의 형태로서 구성하는 것도 가능하다. 이와 같은 상기 카운팅부(330)의 구성은 일반적으로 당업자라면 용이하게 실시 가능한 범주에 속하는데, 반드시 상기 아날로그 변환부(340) 및 상기 타이밍 보상 수단(20)의 구성에 연동하여 설계하여야만 한다.
상기 아날로그 변환부(340)는 디지털 신호인 상기 n 비트의 타이밍 제어 신호(tmcnt<1:n>)를 아날로그 신호로 변환하여 상기 듀티 사이클 제어 신호(dtcnt)를 생성한다. 즉, 상기 듀티 사이클 제어 신호(dtcnt)는 상기 n 비트의 타이밍 제어 신호(tmcnt<1:n>)의 논리값에 대응되는 전위 레벨을 갖게 되는데, 상기 듀티 사이클 제어 신호가 신호 쌍(dtcnt, /dtcnt)의 형태로 구현되는 경우에는, 상기 n 비트의 타이밍 제어 신호(tmcnt<1:n>)의 논리값에 따라 정 듀티 사이클 제어 신호(dtcnt)와 부 듀티 사이클 제어 신호(/dtcnt)의 레벨 차이가 커지거나 작아지는 특성을 보이게 된다.
도 4는 도 1에 도시한 타이밍 보상 수단의 상세 구성도로서, 여기에서 상기 n 비트의 타이밍 제어 신호는 신호 쌍(tmcnt<1:n>, /tmcnt<1:n>)의 형태로서 구현된다.
도시한 바와 같이, 상기 타이밍 보상 수단(20)은, 상기 기준 클럭(clk_ref)을 기 설정된 시간만큼 지연시키는 지연부(210); 상기 n 비트의 타이밍 제어 신호 쌍(tmcnt<1:n>, /tmcnt<1:n>)에 응답하여 상기 기준 클럭(clk_ref)을 구동하고 구동된 클럭을 제 6 노드(N6)에 전달하는 제 1 구동부(220); 상기 n 비트의 타이밍 제어 신호 쌍(tmcnt<1:n>, /tmcnt<1:n>)에 응답하여 상기 지연부(210)의 출력 클럭을 구동하고 구동된 클럭을 상기 제 6 노드(N6)에 전달하는 제 2 구동부(230); 및 상기 제 6 노드(N6)에 전달되는 클럭을 구동하여 상기 보상 기준 클럭(clk_cref)으로서 출력하는 제 3 구동부(240);를 포함한다.
상기 제 1 구동부(220)는 각각 상기 한 비트의 타이밍 제어 신호 쌍(tmcnt<1:n>, /tmcnt<1:n>)에 응답하여 턴 온(Turn On) 또는 턴 오프(Turn Off) 되는 n 개의 제어 인버터(CIV1<1:n>)를 포함한다. 상기 제 2 구동부(230) 또한 n 개의 제어 인버터(CIV2<1:n>)를 포함하는데, 이 때 상기 제 2 구동부(230)의 제어 인버터(CIV2<1:n>)들은 상기 제 1 구동부(220)의 제어 인버터(CIV1<1:n>)들과 반대의 단자로 각각의 상기 타이밍 제어 신호 쌍(tmcnt<1:n>, /tmcnt<1:n>)을 입력 받는다. 상기 제 3 구동부(230)는 도면과 같이 인버터(IV3)를 포함한다.
여기에서, 상기 n 비트의 타이밍 제어 신호(tmcnt<1:n>)는 n 개의 비트 중 논리값이 ‘1’인 비트의 개수가 증가 또는 감소하는 형태로 구현된다고 가정한다. 그리고 현재 상기 n 비트의 타이밍 제어 신호(tmcnt<1:n>)는 첫 번째 비트부터 i 번째 비트까지 논리값 ‘1’을 갖는 상태임을 가정하기로 한다. 그러면, 상기 제 1 구동부(220)에서는 i 개의 제어 인버터(CIV1<1:i>)가 턴 온 될 것이고, 상기 제 2 구동부(230)에서는 n-i 개의 제어 인버터(CIV2<i+1:n>)가 턴 온 될 것이다.
이 때의 상기 타이밍 보상 수단(20)의 보상값이 디폴트(Default) 값이라고 하면, 상기 보상 기준 클럭(clk_cref)은 상기 기준 클럭(clk_ref)과 같은 위상을 갖게 된다. 그러나 상기 n 비트의 타이밍 제어 신호(tmcnt<1:n>)에 포함된 논리값이 ‘1’인 비트의 수가 증가하게 되면, 상기 보상 기준 클럭(clk_cref)의 위상은 상기 기준 클럭(clk_ref)에 비해 앞당겨지게 된다. 반면에 상기 n 비트의 타이밍 제어 신호(tmcnt<1:n>)에 포함된 논리값이 ‘1’인 비트의 수가 감소하게 되면, 상기 보상 기준 클럭(clk_cref)의 위상은 상기 기준 클럭(clk_ref)에 비해 뒤로 밀리게 된다.
이와 같이, 상기 타이밍 보상 수단(20)은 위상 혼합기 타입(Phase Mixer Type)으로서 구현 가능하다. 여기에서는 상기 타이밍 보상 수단(20)의 각 제어 인버터가 모두 같은 구동력을 갖는다고 가정한 것이다. 그러나 각각의 제어 인버터가 그 구동력에 있어서 일정한 규칙에 따른 가중치를 부여 받게 되면, 상기 타이밍 제어 신호(tmcnt<1:n>)는 논리값이 ‘1’인 비트를 하나 포함하고 자리수를 변경하는 형태가 될 수도 있으며, 2진수의 논리값의 크기를 ‘1’씩 증감하는 형태로 구현될 수도 있다.
한편, 상기 타이밍 보상 수단(20)의 구성은 위상 혼합기 타입에 한정되지 않는다. 즉, 직렬 연결된 트랜지스터들 또는 직렬 연결된 트랜지스터들과 저항 소자들의 조합으로서 구현될 수도 있는데, 각 트랜지스터들은 상기 타이밍 제어 신호(tmcnt<1:n>)의 각 비트에 응답하여 상기 기준 클럭(clk_ref)에 대한 지연량을 가변하는 기능을 수행한다. 또한, 병렬 연결된 인버터, 트랜지스터 및 저항 소자들의 조합으로서도 구현 가능하며, 이처럼 상기 타이밍 보상 수단(20)은 상기 n 비트의 타이밍 제어 신호(tmcnt<1:n>)에 응답하여 상기 기준 클럭(clk_ref)을 가변적으로 지연하는 회로 구성하는 기능을 수행하는 다양한 형태의 회로 구성을 가질 수 있다.
도 5는 도 1에 도시한 DLL 회로의 동작을 설명하기 위한 타이밍도이다.
도면에는, 상기 기준 클럭(clk_ref)의 하이 구간이 로우 구간에 비해 넓은 경우(CASE I)와, 상기 기준 클럭(clk_ref)의 하이 구간이 로우 구간에 비해 좁은 경우(CASE II)의 상기 기준 클럭(clk_ref)과 상기 보상 기준 클럭(clk_cref)의 파형을 나타내었다.
첫 번째 경우(CASE I), 상기 기준 클럭(clk_ref)은 상기 클럭 입력 버퍼(10)의 듀티 사이클 보정 동작에 의해 그 듀티 사이클이 점차 보정되어 간다. 그런데, 도시한 것처럼 상기 기준 클럭(clk_ref)의 위상이 점점 뒤로 밀리는 현상이 발생한다. 이 때, 상기 타이밍 보상 수단(20)은 상기 기준 클럭(clk_ref)의 위상을 앞당겨 상기 보상 기준 클럭(clk_cref)을 생성함으로써, 듀티 사이클 보정 동작에 의해 변형된 상기 기준 클럭(clk_ref)의 위상을 보상한다.
두 번째 경우(CASE II), 상기 기준 클럭(clk_ref)은 상기 클럭 입력 버퍼(10)의 듀티 사이클 보정 동작에 의해 그 듀티 사이클이 점차 보정되어 간다. 그런데, 도시한 것처럼 상기 기준 클럭(clk_ref)의 위상이 점점 앞당겨지는 현상이 발생한다. 이 때, 상기 타이밍 보상 수단(20)은 상기 기준 클럭(clk_ref)의 위상을 뒤로 밀어 상기 보상 기준 클럭(clk_cref)을 생성함으로써, 듀티 사이클 보정 동작에 의해 변형된 상기 기준 클럭(clk_ref)의 위상을 보상한다.
도 6은 본 발명의 다른 실시예에 따른 DLL 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 실시예에서의 DLL 회로는, 외부 클럭(clk_ext)을 버퍼링하여 기준 클럭(clk_ref)을 생성하는 클럭 입력 버퍼(100); 지연 제어 신호(dlcnt)에 응답하여 상기 기준 클럭(clk_cref)을 지연시켜 지연 클럭(clk_dly)을 생성하는 지연 라인(200); 상기 지연 클럭(clk_dly)의 위상을 분할하여 라이징 클럭(rclk)과 폴링 클럭(fclk)을 생성하는 위상 스플리터(300); 듀티 사이클 제어 신호(dtcnt)에 응답하여 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)에 대한 듀티 사이클 보정 동작을 수행하여 보정 라이징 클럭(crclk)과 보정 폴링 클럭(cfclk)을 생성하는 듀티 사이클 보정 수단(400); 타이밍 제어 신호(tmcnt)에 응답하여 상기 듀티 사이클 보정 동작 중 변경된 상기 보정 라이징 클럭(crclk)의 토글 타이밍을 보상하여 제 1 보상 클럭(clk_cps1)을 생성하는 제 1 타이밍 보상 수단(500); 상기 타이밍 제어 신호(tmcnt)에 응답하여 상기 듀티 사이클 보정 동작 중 변경된 상기 보정 폴링 클럭(cfclk)의 토글 타이밍을 보상하여 제 2 보상 클럭(clk_cps2)을 생성하는 제 2 타이밍 보상 수단(600); 상기 보정 라이징 클럭(crclk)과 상기 보정 폴링 클럭(cfclk)의 듀티 사이클을 감지하여 상기 듀티 사이클 제어 신호(dtcnt)와 상기 타이밍 제어 신호(tmcnt)를 생성하는 듀티 사이클 제어 수단(700); 상기 제 1 보상 클럭(clk_cps1)과 상기 제 2 보상 클럭(clk_cps2) 을 구동하여 라이징 출력 클럭(clk_rout)과 폴링 출력 클럭(clk_fout)을 생성하는 클럭 드라이버(800); 상기 제 1 보상 클럭(clk_cps1)의 출력 경로의 지연량을 모델링한 지연값으로 상기 제 1 보상 클럭(clk_cps1)을 지연시켜 피드백 클럭(clk_fb)을 생성하는 지연 모델링 수단(900); 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상을 비교하여 위상 감지 신호(phdet)를 생성하는 위상 감지 수단(1000); 및 상기 위상 감지 신호(phdet)에 응답하여 상기 지연 제어 신호(dlcnt)를 생성하는 지연 제어 수단(1100);을 포함한다.
여기에서, 상기 듀티 사이클 보정 수단(400)은 상기 클럭 입력 버퍼(100)와 같은 형태로 구현될 수 있으며, 클럭 쌍을 입력 받고 이를 버퍼링하여 클럭 쌍을 출력하는 형태로 구성된다. 이와 같이 버퍼의 형태로 구성된 상기 듀티 사이클 보정 수단(400)에서 출력되는 버퍼링 클럭이 상기 보정 라이징 클럭(crclk)과 상기 보정 폴링 클럭(cfclk)이다.
상기 듀티 사이클 제어 수단(700)은 클럭 쌍을 그 입력으로 한다는 점에서 앞선 실시예의 듀티 사이클 제어 수단(30)과 차이가 있으나, 단일 위상 클럭 대신 클럭 쌍을 입력 받도록 구성하는 것은 당업자에게 있어 특별한 사항이 아니다. 입력 신호의 형태를 제외한 그 외의 구성은 앞선 실시예와 동일한 것으로 이해할 수 있다.
또한, 상기 제 1 타이밍 보상 수단(500)과 상기 제 2 타이밍 보상 수단(600)은 앞선 실시예의 타이밍 보상 수단(20)과 같은 형태로 구현할 수 있다.
즉, 본 실시예에서의 상기 DLL 회로는 상기 듀티 사이클 보정 수단(400), 상 기 제 1 타이밍 보상 수단(500), 상기 제 2 타이밍 보상 수단(600) 및 상기 듀티 사이클 제어 수단(700)의 구성을 상기 지연 라인(200)의 이후 단에 구비하였으며, 이와 같은 배치를 통해서도 정밀한 지연 고정 동작을 수행할 수 있다. 또한, 상기 위상 스플리터(300)에 의해 위상 분할된 클럭 쌍, 즉 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)에 대해서도 듀티 사이클 보정 동작 및 타이밍 보상 동작을 수행함으로써, 보다 향상된 듀티비 특성을 갖고 보다 정확히 조정된 위상을 갖는 출력 클럭을 생성할 수 있다.
상술한 바와 같이, 본 발명의 DLL 회로는 클럭 입력 버퍼 또는 버퍼 타입의 듀티 사이클 보정 수단을 이용하여 듀티 사이클 보정 동작을 수행하되, 이 때 변동되는 클럭의 타이밍을 보상하는 동작을 수행함으로써, 보다 정밀한 지연 고정 동작을 수행할 수 있다는 이점을 획득한다. 따라서, DLL 회로의 동작의 신뢰도를 향상시키고, 보다 안정적으로 반도체 집적 회로의 데이터 입출력 동작을 지원할 수 있게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 클럭 입력 버퍼의 상세 구성도,
도 3은 도 1에 도시한 듀티 사이클 제어 수단의 상세 구성도,
도 4는 도 1에 도시한 타이밍 보상 수단의 상세 구성도,
도 5는 도 1에 도시한 DLL 회로의 동작을 설명하기 위한 타이밍도,
도 6은 본 발명의 다른 실시예에 따른 DLL 회로의 구성을 나타낸 블록도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 클럭 입력 버퍼 20 : 타이밍 보상 수단
30 : 듀티 사이클 제어 수단

Claims (22)

  1. 외부 클럭을 버퍼링하여 기준 클럭을 생성하되, 듀티 사이클 제어 신호에 응답하여 상기 기준 클럭의 듀티 사이클을 보정하여 출력하는 클럭 입력 버퍼;
    타이밍 제어 신호에 응답하여 상기 듀티 사이클 보정 동작 중 변경된 상기 기준 클럭의 토글 타이밍을 보상하여 보상 기준 클럭을 생성하는 타이밍 보상 수단; 및
    상기 기준 클럭의 듀티 사이클을 감지하여 상기 듀티 사이클 제어 신호와 상기 타이밍 제어 신호를 생성하는 듀티 사이클 제어 수단;
    을 포함하는 DLL(Delay Locked Loop) 회로.
  2. 제 1 항에 있어서,
    상기 클럭 입력 버퍼는,
    상기 외부 클럭을 버퍼링하여 상기 기준 클럭을 생성하는 버퍼링부; 및
    상기 듀티 사이클 제어 신호에 응답하여 상기 버퍼링부의 동작을 제어하여 상기 기준 클럭의 듀티 사이클을 제어하는 듀티 사이클 제어부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  3. 제 1 항에 있어서,
    상기 타이밍 보상 수단은, 상기 기준 클럭의 하이 구간과 로우 구간의 넓이 가 같은 경우에는 상기 기준 클럭과 같은 위상을 갖는 상기 보상 기준 클럭을 생성하도록 구성됨을 특징으로 하는 DLL 회로.
  4. 제 3 항에 있어서,
    상기 타이밍 보상 수단은, 상기 기준 클럭의 하이 구간이 로우 구간에 비해 넓으면 상기 기준 클럭에 음의 지연 시간을 부여하여 상기 기준 클럭보다 앞선 위상을 갖는 상기 보상 기준 클럭을 생성하고, 상기 기준 클럭의 하이 구간이 로우 구간에 비해 좁으면 상기 기준 클럭에 양의 지연 시간을 부여하여 상기 기준 클럭보다 지연된 위상을 갖는 상기 보상 기준 클럭을 생성하도록 구성됨을 특징으로 하는 DLL 회로.
  5. 제 4 항에 있어서,
    상기 타이밍 보상 수단은,
    상기 기준 클럭을 기 설정된 시간만큼 지연시키는 지연부;
    상기 타이밍 제어 신호에 응답하여 상기 기준 클럭을 구동하고 구동된 클럭을 제 1 노드에 전달하는 제 1 구동부;
    상기 타이밍 제어 신호에 응답하여 상기 지연부의 출력 클럭을 구동하고 구동된 클럭을 상기 제 1 노드에 전달하는 제 2 구동부; 및
    상기 제 1 노드에 전달되는 클럭을 구동하여 상기 보상 기준 클럭으로서 출력하는 제 3 구동부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  6. 제 1 항에 있어서,
    상기 듀티 사이클 제어 수단은, 상기 기준 클럭의 듀티 사이클을 감지하여 복수 비트의 디지털 신호를 생성하여 상기 타이밍 제어 신호로서 출력하고, 상기 타이밍 제어 신호의 논리값에 응답하여 상기 듀티 사이클 제어 신호의 전위 레벨을 조정하도록 구성됨을 특징으로 하는 DLL 회로.
  7. 제 6 항에 있어서,
    상기 듀티 사이클 제어 수단은,
    상기 기준 클럭의 듀티 사이클을 감지하여 제 1 감지 전압과 제 2 감지 전압을 생성하는 듀티 사이클 감지부;
    상기 제 1 감지 전압과 상기 제 2 감지 전압을 비교하여 카운팅 제어 신호를 생성하는 카운팅 제어부;
    상기 카운팅 제어 신호에 응답하여 카운팅 동작을 수행하여 상기 타이밍 제어 신호를 생성하는 카운팅부; 및
    상기 타이밍 제어 신호를 레벨 신호로 아날로그 변환하여 상기 듀티 사이클 제어 신호를 생성하는 아날로그 변환부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  8. 제 1 항에 있어서,
    지연 제어 신호에 응답하여 상기 보상 기준 클럭을 지연시켜 지연 클럭을 생성하는 지연 라인;
    상기 지연 클럭의 출력 경로의 지연량을 모델링한 지연값으로 상기 지연 클럭을 지연시켜 피드백 클럭을 생성하는 지연 모델링 수단;
    상기 보상 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 감지 신호를 생성하는 위상 감지 수단; 및
    상기 위상 감지 신호에 응답하여 상기 지연 제어 신호를 생성하는 지연 제어 수단;
    을 추가로 포함하는 DLL 회로.
  9. 클럭의 듀티 사이클을 보정하여 버퍼링 클럭을 출력하는 버퍼;
    상기 버퍼링 클럭의 하이 구간이 로우 구간에 비해 넓으면 상기 버퍼링 클럭에 음의 지연 시간을 부여하고, 상기 버퍼링 클럭의 하이 구간이 로우 구간에 비해 좁으면 상기 버퍼링 클럭에 양의 지연 시간을 부여하는 타이밍 보상 수단; 및
    상기 버퍼링 클럭의 듀티 사이클을 감지하여 상기 버퍼와 상기 타이밍 보상 수단의 동작을 제어하는 듀티 사이클 제어 수단;
    을 포함하는 DLL(Delay Locked Loop) 회로.
  10. 제 9 항에 있어서,
    상기 버퍼는,
    상기 클럭을 버퍼링하여 상기 버퍼링 클럭을 생성하는 버퍼링부; 및
    듀티 사이클 제어 신호에 응답하여 상기 버퍼링부의 동작을 제어하여 상기 버퍼링 클럭의 듀티 사이클을 제어하는 듀티 사이클 제어부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  11. 제 10 항에 있어서,
    상기 타이밍 보상 수단은,
    상기 버퍼링 클럭을 기 설정된 시간만큼 지연시키는 지연부;
    타이밍 제어 신호에 응답하여 상기 버퍼링 클럭을 구동하고 구동된 클럭을 제 1 노드에 전달하는 제 1 구동부;
    상기 타이밍 제어 신호에 응답하여 상기 지연부의 출력 클럭을 구동하고 구동된 클럭을 상기 제 1 노드에 전달하는 제 2 구동부; 및
    상기 제 1 노드에 전달되는 클럭을 구동하여 출력하는 제 3 구동부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  12. 제 11 항에 있어서,
    상기 듀티 사이클 제어 수단은, 상기 버퍼링 클럭의 듀티 사이클을 감지하여 복수 비트의 디지털 신호를 생성하여 상기 타이밍 제어 신호로서 출력하고, 상기 타이밍 제어 신호의 논리값에 응답하여 상기 듀티 사이클 제어 신호의 전위 레벨을 조정하도록 구성됨을 특징으로 하는 DLL 회로.
  13. 제 12 항에 있어서,
    상기 듀티 사이클 제어 수단은,
    상기 버퍼링 클럭의 듀티 사이클을 감지하여 제 1 감지 전압과 제 2 감지 전압을 생성하는 듀티 사이클 감지부;
    상기 제 1 감지 전압과 상기 제 2 감지 전압을 비교하여 카운팅 제어 신호를 생성하는 카운팅 제어부;
    상기 카운팅 제어 신호에 응답하여 카운팅 동작을 수행하여 상기 타이밍 제어 신호를 생성하는 카운팅부; 및
    상기 타이밍 제어 신호를 레벨 신호로 아날로그 변환하여 상기 듀티 사이클 제어 신호를 생성하는 아날로그 변환부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  14. 듀티 사이클 제어 신호에 응답하여 라이징 클럭과 폴링 클럭에 대한 듀티 사이클 보정 동작을 수행하여 보정 라이징 클럭과 보정 폴링 클럭을 생성하는 듀티 사이클 보정 수단;
    타이밍 제어 신호에 응답하여 상기 듀티 사이클 보정 동작 중 변경된 상기 보정 라이징 클럭의 토글 타이밍을 보상하는 제 1 타이밍 보상 수단;
    상기 타이밍 제어 신호에 응답하여 상기 듀티 사이클 보정 동작 중 변경된 상기 보정 폴링 클럭의 토글 타이밍을 보상하는 제 2 타이밍 보상 수단; 및
    상기 보정 라이징 클럭과 상기 보정 폴링 클럭의 듀티 사이클을 감지하여 상기 듀티 사이클 제어 신호와 상기 타이밍 제어 신호를 생성하는 듀티 사이클 제어 수단;
    을 포함하는 DLL(Delay Locked Loop) 회로.
  15. 제 14 항에 있어서,
    상기 듀티 사이클 보정 수단은,
    상기 라이징 클럭과 상기 폴링 클럭을 버퍼링하여 상기 보정 라이징 클럭과 상기 보정 폴링 클럭을 생성하는 버퍼링부; 및
    상기 듀티 사이클 제어 신호에 응답하여 상기 버퍼링부의 동작을 제어하여 상기 보정 라이징 클럭과 상기 보정 폴링 클럭의 듀티 사이클을 제어하는 듀티 사이클 제어부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  16. 제 14 항에 있어서,
    상기 제 1 타이밍 보상 수단은, 상기 보정 라이징 클럭의 하이 구간이 로우 구간에 비해 넓으면 상기 보정 라이징 클럭에 음의 지연 시간을 부여하여 상기 보정 라이징 클럭보다 앞선 위상을 갖는 클럭을 생성하고, 상기 보정 라이징 클럭의 하이 구간이 로우 구간에 비해 좁으면 상기 보정 라이징 클럭에 양의 지연 시간을 부여하여 상기 보정 라이징 클럭보다 지연된 위상을 갖는 클럭을 생성하도록 구성됨을 특징으로 하는 DLL 회로.
  17. 제 16 항에 있어서,
    상기 제 1 타이밍 보상 수단은,
    상기 보정 라이징 클럭을 기 설정된 시간만큼 지연시키는 지연부;
    상기 타이밍 제어 신호에 응답하여 상기 보정 라이징 클럭을 구동하고 구동된 클럭을 제 1 노드에 전달하는 제 1 구동부;
    상기 타이밍 제어 신호에 응답하여 상기 지연부의 출력 클럭을 구동하고 구동된 클럭을 상기 제 1 노드에 전달하는 제 2 구동부; 및
    상기 제 1 노드에 전달되는 클럭을 구동하여 출력하는 제 3 구동부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  18. 제 14 항에 있어서,
    상기 제 2 타이밍 보상 수단은, 상기 보정 폴링 클럭의 하이 구간이 로우 구간에 비해 넓으면 상기 보정 폴링 클럭에 음의 지연 시간을 부여하여 상기 보정 라이징 클럭보다 앞선 위상을 갖는 클럭을 생성하고, 상기 보정 폴링 클럭의 하이 구간이 로우 구간에 비해 좁으면 상기 보정 폴링 클럭에 양의 지연 시간을 부여하여 상기 보정 폴링 클럭보다 지연된 위상을 갖는 클럭을 생성하도록 구성됨을 특징으로 하는 DLL 회로.
  19. 제 18 항에 있어서,
    상기 제 2 타이밍 보상 수단은,
    상기 보정 폴링 클럭을 기 설정된 시간만큼 지연시키는 지연부;
    상기 타이밍 제어 신호에 응답하여 상기 보정 폴링 클럭을 구동하고 구동된 클럭을 제 1 노드에 전달하는 제 1 구동부;
    상기 타이밍 제어 신호에 응답하여 상기 지연부의 출력 클럭을 구동하고 구동된 클럭을 상기 제 1 노드에 전달하는 제 2 구동부; 및
    상기 제 1 노드에 전달되는 클럭을 구동하여 출력하는 제 3 구동부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  20. 제 14 항에 있어서,
    상기 듀티 사이클 제어 수단은, 상기 보정 라이징 클럭과 상기 보정 폴링 클럭의 듀티 사이클을 감지하여 복수 비트의 디지털 신호를 생성하여 상기 타이밍 제어 신호로서 출력하고, 상기 타이밍 제어 신호의 논리값에 응답하여 상기 듀티 사이클 제어 신호의 전위 레벨을 조정하도록 구성됨을 특징으로 하는 DLL 회로.
  21. 제 20 항에 있어서,
    상기 듀티 사이클 제어 수단은,
    상기 보정 라이징 클럭과 상기 보정 폴링 클럭의 듀티 사이클을 감지하여 제 1 감지 전압과 제 2 감지 전압을 생성하는 듀티 사이클 감지부;
    상기 제 1 감지 전압과 상기 제 2 감지 전압을 비교하여 카운팅 제어 신호를 생성하는 카운팅 제어부;
    상기 카운팅 제어 신호에 응답하여 카운팅 동작을 수행하여 상기 타이밍 제어 신호를 생성하는 카운팅부; 및
    상기 타이밍 제어 신호를 레벨 신호로 아날로그 변환하여 상기 듀티 사이클 제어 신호를 생성하는 아날로그 변환부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  22. 제 14 항에 있어서,
    지연 제어 신호에 응답하여 상기 기준 클럭을 지연시켜 지연 클럭을 생성하는 지연 라인;
    상기 지연 클럭의 위상을 분할하여 상기 라이징 클럭과 상기 폴링 클럭을 생성하는 위상 스플리터;
    상기 제 1 타이밍 보상 수단의 출력 클럭의 출력 경로의 지연량을 모델링한 지연값으로 상기 제 1 타이밍 보상 수단의 출력 클럭을 지연시켜 피드백 클럭을 생성하는 지연 모델링 수단;
    상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 감지 신호를 생성하는 위상 감지 수단; 및
    상기 위상 감지 신호에 응답하여 상기 지연 제어 신호를 생성하는 지연 제어 수단;
    을 추가로 포함하는 DLL 회로.
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