JP5047736B2 - Ｄｌｌ回路及びその制御方法 - Google Patents

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Description

本発明は、ＤＬＬ(Delay Locked Loop)回路及びその制御方法に関し、より詳しくは、より向上したデューティ比特性を有するクロックを出力するＤＬＬ回路及びその制御方法に関する。
一般に、ＤＬＬ回路は、外部クロックを変換して得られた基準クロックよりも、一定時間位相が先んじる内部クロックを提供するのに使用される（例えば、特許文献１）。一般に、内部クロックは、ＳＤＲＡＭ(Synchronous DRAM)等のように、比較的高集積な半導体メモリ装置において、外部クロックと同期されて動作するために生成される。
詳しくは、クロック入力バッファは、外部クロックを受信して内部クロックを出力する。このとき、内部クロックは、クロック入力バッファにより外部クロックの位相より一定時間遅延された位相を持つ。内部クロックの位相は、半導体集積回路の内部に存在する遅延素子により遅延され、データ出力バッファに伝達される。以後、内部クロックは、データ出力バッファを制御してデータを出力させる。
よって、出力データは、外部クロックに比べて多くの時間が遅延されるという問題点がある。換言すれば、外部クロックと出力データとの位相ずれが発生することになる。
前記問題点を解決するためにＤＬＬ回路が使用される。ＤＬＬ回路は、内部クロックの位相が外部クロックより所定時間先んじるように調整する。よって、出力データが外部クロックに比べて遅延されないようにする。つまり、ＤＬＬ回路は、外部クロックを受信し、外部クロックより一定時間位相が先んじる内部クロックを生成する。
ＤＤＲ(Double Data Rate)ＳＤＲＡＭのような半導体メモリ装置は、デュアルループタイプ(Dual Loop Type)のＤＬＬ回路を使用して、立ち上りクロック及び立ち下りクロックを生成する。ＤＬＬ回路は、位相混合器を備え、それぞれの遅延ラインから出力されるクロックのデューティ比を５０％に調整する。ＤＬＬ回路は、遅延ライン、遅延モデリングユニット及び位相比較器を含むそれぞれのフィードバックラインを備える。それぞれの遅延ラインは、動作モード設定器の制御により、粗遅延及び微遅延の動作を遂行する。
従来の技術により、デュアルループを備え、位相混合器を用いてクロックのデューティ比を制御するＤＬＬ回路は、正確なデューティ比のクロックを生成できなかった。位相混合器は、プルアップ段に複数のドライバーを備え、プルダウン段に複数のドライバーを備え、プルアップ段とプルダウン段との間のノードに形成される電位を駆動するドライバーを備える形態からなる。このように位相混合器に具備される複数のドライバーは、工程、電圧、温度(ＰＶＴ：Process、Voltage、Temperature)の変化により駆動力が変化し得る。ＰＶＴ変化により、プルアップ段に具備されたドライバーとプルダウン段に具備されたドライバーとの駆動力に差がある場合、プルアップ段とプルダウン段との間のノードに形成される電位のレベルが遷移すると、ノードの電位は、プルアップ段及びプルダウン段の一方の駆動力に大きく影響されることになる。これにより、正確に５０％のデューティ比を持つクロックが生成されない。また、ＤＬＬ回路に低周波のクロック信号が入力される場合、精密なデューティ比補正動作が要求されるが、ＤＬＬ回路はこれを遂行できなかった。
従来の技術によるＤＬＬ回路は、位相混合器を制御するための回路を２つのフィードバックループに各々備えることで、その専有面積が小さくなかった。また、 位相混合器は、ＤＬＬ回路に低周波のクロック信号が入力される場合のために、 相当量の素子を備えなければならない。よって、従来の技術によるＤＬＬ回路は、専有面積の面において問題点がある。これにより、各構成要素の消費電力又は量が少なくないため、半導体集積回路の低電力化、高集積化の具現が困難になった。
特開２００７−６５１７号公報
よって、本発明の目的は、より向上したデューティ比特性を持つクロックを出力するＤＬＬ回路及びその制御方法を提供することにある。
前記目的を達成するために、本発明によるＤＬＬ回路は、立ち上りクロックのデューティ比及び立ち下りクロックのデューティ比を感知して、デューティ比感知信号を出力するデューティ比感知ユニットと、前記デューティ比感知信号に応じて、補正制御信号を生成する補正制御ユニットと、前記補正制御信号に応じて、内部クロックのデューティ比を補正し、基準クロックを出力するデューティ比補正ユニットとを含み、前記補正制御ユニットは、前記デューティ比感知信号に応じて前記補正制御信号を生成し、前記補正制御信号の論理値がしきい値に到達すると、混合イネーブル信号をイネーブルすることを特徴とする。
また、本発明によるＤＬＬ回路は、立ち上りクロックのデューティ比及び立ち下りクロックのデューティ比により、内部クロックのデューティ比を補正して基準クロックを出力するデューティ比補正ユニットと、前記デューティ比補正ユニットの動作が限界に到達したか否かにより、選択的に前記立ち上りクロック及び前記立ち下りクロックを混合する位相混合ユニットとを含むことを特徴とする。
また、本発明によるＤＬＬ回路の制御方法は、立ち上りクロックのデューティ比及び立ち下りクロックのデューティ比を感知して、デューティ比感知信号を出力するステップと、前記デューティ比感知信号に応じて、補正制御信号を生成するステップと、前記補正制御信号に応じて、内部クロックのデューティ比を補正し、基準クロックを出力するステップとを含み、前記補正制御信号を生成するステップは、前記デューティ比感知信号に応じて前記補正制御信号を生成し、前記補正制御信号の論理値がしきい値に到達すると、混合イネーブル信号をイネーブルすることを特徴とする。
また、本発明によるＤＬＬ回路の制御方法は、立ち上りクロックのデューティ比及び立ち下りクロックのデューティ比により、内部クロックのデューティ比を補正して基準クロックを出力するステップと、前記内部クロックのデューティ比を補正する動作が限界に到達したか否かにより、選択的に前記立ち上りクロック及び前記立ち下りクロックを混合するステップとを含むことを特徴とする。
本発明によれば、より向上したデューティ比特性を持つクロックを出力できる。
また、本発明は、ＰＶＴ変化によりそのデューティ比が変化しないクロックを出力できる。
さらにまた、本発明は、面積マージンを増加させ、消費電力を減少させることで、半導体集積回路の低電力化及び高集積化の具現が可能になった。
以下、添付図面に基づき、本発明の好適な実施形態を詳細に説明する。
図１を参照すれば、ＤＬＬ回路は、クロック入力バッファ１０、補正制御ユニット２０、デューティ比補正ユニット３０、第１の遅延ユニット４０、第２の遅延ユニット５０、デューティ比感知ユニット６０、第１の位相比較ユニット７０、位相混合ユニット８０、遅延モデリングユニット９０、第２の位相比較ユニット１００及び遅延制御ユニット１１０を含む。
クロック入力バッファ１０は、外部クロック(ｃｌｋ＿ｅｘｔ)をバッファリングして内部クロック(ｃｌｋ＿ｉｎｔ)を生成する。
補正制御ユニット２０は、デューティ比感知信号(ｄｔｄｅｔ)に応じて、ｎビット(ｎは２以上の自然数)の補正制御信号(ｃｒｔｃｎｔ＜１：ｎ＞)及び混合イネーブル信号(ｍｉｘｅｎ)を生成する。
デューティ比補正ユニット３０は、ｎビットの補正制御信号(ｃｒｔｃｎｔ＜１：ｎ＞)に応じて、内部クロック(ｃｌｋ＿ｉｎｔ)のデューティ比を補正し、基準クロック(ｃｌｋ＿ｒｅｆ)を出力する。
第１の遅延ユニット４０は、第１の遅延制御信号(ｄｌｙｃｏｎｔ１)に応じて、基準クロック(ｃｌｋ＿ｒｅｆ)を遅延させ、立ち上りクロック(ｒｃｌｋ)を出力する。
第２の遅延ユニット５０は、第２の遅延制御信号(ｄｌｙｃｏｎｔ２)に応じて、基準クロック(ｃｌｋ＿ｒｅｆ)を遅延させ、立ち下りクロック(ｆｃｌｋ)を出力する。
デューティ比感知ユニット６０は、立ち上りクロック(ｒｃｌｋ)のデューティ比と、立ち下りクロック(ｆｃｌｋ)のデューティ比とを感知して、デューティ比感知信号(ｄｔｄｅｔ)を出力する。
第１の位相比較ユニット７０は、立ち上りクロック(ｒｃｌｋ)と、立ち下りクロック(ｆｃｌｋ)との位相を比較して、第１の位相比較信号(ｐｈｃｍｐ１)を生成する。
位相混合ユニット８０は、混合イネーブル信号(ｍｉｘｅｎ)と、第１の位相比較信号(ｐｈｃｍｐ１)とに応じて、立ち上りクロック(ｒｃｌｋ)の位相と、立ち下りクロック(ｆｃｌｋ)の位相とを混合して、出力クロック(ｃｌｋ＿ｏｕｔ）を生成する。
遅延モデリングユニット９０は、出力クロック(ｃｌｋ＿ｏｕｔ)のデータ出力バッファまでの伝送経路に存在する遅延素子による遅延値をモデリングして、出力クロック(ｃｌｋ＿ｏｕｔ)を遅延させ、フィードバッククロック(ｃｌｋ＿ｆｂ)を生成する。
第２の位相比較ユニット１００は、基準クロック(ｃｌｋ＿ｒｅｆ)の位相と、フィードバッククロック(ｃｌｋ＿ｆｂ)の位相とを比較して、第２の位相比較信号(ｐｈｃｍｐ２)を生成する。
遅延制御ユニット１１０は、第１の位相比較信号(ｐｈｃｍｐ１)と、第２の位相比較信号(ｐｈｃｍｐ２)とに応じて、第１の遅延制御信号(ｄｌｙｃｏｎｔ１)及び第２の遅延制御信号(ｄｌｙｃｏｎｔ２)を生成する。
ＤＬＬ回路において、第１の遅延ユニット４０から出力される立ち上りクロック(ｒｃｌｋ)と、第２の遅延ユニット５０から出力される立ち下りクロック(ｆｃｌｋ)とは、相反する位相を持つ。第１の位相比較ユニット７０は、立ち上りクロック(ｒｃｌｋ)及び立ち下りクロック(ｆｃｌｋ)の立ち上りエッジを一致させるための第１の位相比較信号(ｐｈｃｍｐ１)を生成する。以後、立ち上りクロック(ｒｃｌｋ)及び立ち下りクロック(ｆｃｌｋ)の立ち上りエッジが一致すると、デューティ比感知ユニット６０は、両方のクロックを反転させた後、反転された両方のクロックの立ち上りエッジを比較する。これにより、デューティ比感知ユニット６０は、立ち上りクロック(ｒｃｌｋ)のデューティ比と、立ち下りクロック(ｆｃｌｋ)のデューティ比との状態(デューティ比が５０％を超過するか、正確に５０％になるか、５０％未満であるか)を判別する。デューティ比感知信号(ｄｔｄｅｔ)は、複数ビットの信号(例えば、３ビットの信号)として具現可能であり、立ち上りクロック(ｒｃｌｋ)のデューティ比及び立ち下りクロック(ｆｃｌｋ)のデューティ比に対する情報を含む。
補正制御ユニット２０は、デューティ比感知信号(ｄｔｄｅｔ)が含む情報により、ｎビットの補正制御信号(ｃｒｔｃｎｔ＜１：ｎ＞)を生成する。ｎビットの補正制御信号(ｃｒｔｃｎｔ＜１：ｎ＞)の論理値がしきい値に到達すると、補正制御ユニット２０は混合イネーブル信号(ｍｉｘｅｎ)をイネーブルさせる。ｎビットの補正制御信号(ｃｒｔｃｎｔ＜１：ｎ＞)の論理値が最小値又は最大値である場合は、デューティ比補正ユニット３０が内部クロック(ｃｌｋ＿ｉｎｔ)のデューティ比を補正する能力が限界に達したことを意味する。位相混合ユニット８０は、混合イネーブル信号(ｍｉｘｅｎ)がイネーブルされると、立ち上りクロック(ｒｃｌｋ)及び立ち下りクロック(ｆｃｌｋ)のデューティ比を追加的に補正する。デューティ比補正ユニット３０が低周波のクロックに対しても完璧な補正能力を持つ場合、専有面積が大きく増加するという副作用がある。しかしながら、補正制御ユニット２０及び位相混合ユニット８０が、前述した機能を遂行すると、専有面積を増加させなくても良い。
デューティ比補正ユニット３０は、ｎビットの補正制御信号(ｃｒｔｃｎｔ＜１：ｎ＞)に応じて、内部クロック(ｃｌｋ＿ｉｎｔ)のデューティ比を補正し、基準クロック(ｃｌｋ＿ｒｅｆ)を出力する。以後、基準クロック(ｃｌｋ＿ｒｅｆ)は、第１の遅延ユニット４０及び第２の遅延ユニット５０にそれぞれ入力され、第１の遅延制御信号(ｄｌｙｃｏｎｔ１)及び第２の遅延制御信号(ｄｌｙｃｏｎｔ２)の制御に対応するだけ遅延された後、それぞれ立ち上りクロック(ｒｃｌｋ)及び立ち下りクロック(ｆｃｌｋ)として出力される。
位相混合ユニット８０は、混合イネーブル信号(ｍｉｘｅｎ)がディセーブルされると、立ち上りクロック(ｒｃｌｋ)を駆動して出力クロック(ｃｌｋ＿ｏｕｔ)を出力し、混合イネーブル信号(ｍｉｘｅｎ)がイネーブルされると、立ち上りクロック(ｒｃｌｋ)及び立ち下りクロック(ｆｃｌｋ)の位相を混合して出力クロック(ｃｌｋ＿ｏｕｔ)を生成する。混合イネーブル信号(ｍｉｘｅｎ)のイネーブル時、位相混合ユニット８０は、第１の位相比較信号(ｐｈｃｍｐ１)の制御により両方のクロックの位相混合動作を遂行する。一般の位相混合器は、入力される両方のクロックのうちで位相が先んじるクロックから大きく影響されて位相を混合することになる。これを補償するために、位相混合ユニット８０は、第１の位相比較信号(ｐｈｃｍｐ１)の指示により、位相が遅延されるクロックの駆動力を強化する。
遅延モデリングユニット９０は、出力クロック(ｃｌｋ＿ｏｕｔ)のデータ出力バッファまでの伝送経路に存在する遅延素子による遅延時間をモデリングし、それに従う遅延時間を出力クロック(ｃｌｋ＿ｏｕｔ)に付与して、フィードバッククロック(ｃｌｋ＿ｆｂ)を生成する。以後、第２の位相比較ユニット１００は、基準クロック(ｃｌｋ＿ｒｅｆ)及びフィードバッククロック(ｃｌｋ＿ｆｂ)の位相を比較して、第２の位相比較信号(ｐｈｃｍｐ２)を生成する。遅延制御ユニット１１０は、第１の位相比較信号(ｐｈｃｍｐ１)及び第２の位相比較信号(ｐｈｃｍｐ２)から第１の遅延制御信号(ｄｌｙｃｏｎｔ１)及び第２の遅延制御信号(ｄｌｙｃｏｎｔ２)を生成し、それぞれ第１の遅延ユニット４０及び第２の遅延ユニット５０に伝達する。
前述したように、本発明によるＤＬＬ回路では、デューティ比補正ユニット３０が第１の遅延ユニット４０及び第２の遅延ユニット５０の前に配置される。よって、第１の遅延ユニット４０及び第２の遅延ユニット５０に、デューティ比の補正された基準クロック(ｃｌｋ＿ｒｅｆ)が入力されるため、正確に５０％のデューティ比を持つ出力クロック(ｃｌｋ＿ｏｕｔ)が生成される。また、低周波の入力時と同様に、デューティ比補正ユニット３０の補正能力が不足する場合だけに、選択的に位相混合ユニット８０が活性化される。位相混合ユニット８０は、立ち上りクロック(ｒｃｌｋ)及び立ち下りクロック(ｆｃｌｋ)の位相により、各クロックに対する駆動力を差別化する。よって、専有面積を大きく増加させなくても、正確に５０％のデューティ比を持つ出力クロック(ｃｌｋ＿ｏｕｔ)を生成できる。
図２を参照すれば、補正制御ユニット２０は、デューティ比感知信号(ｄｔｄｅｔ)に応じて加算又は減算を行うことで、ｍビットのカウント信号(ｃｏｕｎｔ＜１：ｍ＞)を生成するカウンター２１０を含む。
ｍビットのカウント信号(ｃｏｕｎｔ＜１：ｍ＞)は、ｎビットの補正制御信号(ｃｒｔｃｎｔ＜１：ｎ＞)として使用されることができる(この場合、ｍ＝ｎ)。このとき、カウンター２１０は、デューティ比感知信号(ｄｔｄｅｔ)が伝達する立ち上りクロック(ｒｃｌｋ)及び立ち下りクロック(ｆｃｌｋ)のデューティ比情報に対応して、ｍビットのカウント信号(ｃｏｕｎｔ＜１：ｍ＞)の論理値を調整する。例えば、立ち上りクロック(ｒｃｌｋ)のデューティ比が５０％を超過し、立ち下りクロック(ｆｃｌｋ)のデューティ比が５０％にならない場合、カウント信号(ｃｏｕｎｔ＜１：ｍ＞)の論理値を減少させ、立ち上りクロック(ｒｃｌｋ)のデューティ比が５０％未満であり、立ち下りクロック(ｆｃｌｋ)のデューティ比が５０％を超過する場合、カウント信号(ｃｏｕｎｔ＜１：ｍ＞)の論理値を増加させ、立ち上りクロック(ｒｃｌｋ)のデューティ比及び立ち下りクロック(ｆｃｌｋ)のデューティ比がそれぞれ５０％になれば、カウント信号(ｃｏｕｎｔ＜１：ｍ＞）の論理値を固定させる。
また、補正制御ユニット２０は、ｍビットのカウント信号(ｃｏｕｎｔ＜１：ｍ＞)が最大値又は最小値であるか否かを判別して、混合イネーブル信号(ｍｉｘｅｎ)を生成するしきい値感知器２２０と、ｍビットのカウント信号(ｃｏｕｎｔ＜１：ｍ＞)をデコードし、ｎビットの補正制御信号(ｃｒｔｃｎｔ＜１：ｎ＞)を出力するデコーダー２３０とをさらに含むことができる。
この場合、しきい値感知器２２０は、カウント信号(ｃｏｕｎｔ＜１：ｍ＞)の論理値が、最大又は最小である場合には混合イネーブル信号(ｍｉｘｅｎ)をイネーブルさせ、その他の場合にはディセーブルさせる。また、デコーダー２３０は、カウント信号(ｃｏｕｎｔ＜１：ｍ＞)をデコードしてｎビットの補正制御信号(ｃｒｔｃｎｔ＜１：ｎ＞)を生成し、デューティ比補正ユニット３０に伝達する。このとき、ｎビットの補正制御信号(ｃｒｔｃｎｔ＜１：ｎ＞)は、ハイ信号が一つ含まれた形態として具現でき、カウント信号(ｃｏｕｎｔ＜１：ｍ＞)の論理値が増加すれば、ｎビットの補正制御信号(ｃｒｔｃｎｔ＜１：ｎ＞)に含まれたハイ信号が上位ビットにシフトする形態として具現できる。
図３を参照すれば、デューティ比補正ユニット３０は、プルアップ部３１０、プルダウン部３２０及び駆動部３３０を含む。
プルアップ部３１０は、ｎビットの補正制御信号(ｃｒｔｃｎｔ＜１：ｎ＞)に応じて、駆動部３３０のプルアップを行う。
プルダウン部３２０は、ｎビットの補正制御信号(ｃｒｔｃｎｔ＜１：ｎ＞)に応じて、駆動部３３０のプルダウンを行う。
駆動部３３０は、プルアップ部３１０のプルアップ動作及びプルダウン部３２０のプルダウン動作に応じて、内部クロック(ｃｌｋ＿ｉｎｔ)を駆動し、基準クロック(ｃｌｋ＿ｒｅｆ)を出力する。
プルアップ部３１０は、ゲート段にｎビットの補正制御信号(ｃｒｔｃｎｔ＜１：ｎ＞)に含まれた信号をそれぞれ受信し、外部供給電源(ＶＤＤ)の供給段と駆動部３３０との間に並列に配置されるｎ個の第１のトランジスタ(ＴＲ１＜１：ｎ＞)を含む。
プルダウン部３２０は、ゲート段にｎビットの補正制御信号(ｃｒｔｃｎｔ＜１：ｎ＞)に含まれた信号をそれぞれ受信し、グラウンド電源(ＶＳＳ)の供給段と駆動部３３０との間に並列に配置されるｎ個の第２のトランジスタ(ＴＲ２＜１：ｎ＞)を含む。
駆動部３３０は、プルアップ部３１０及びプルダウン部３２０から供給される電源が印加され、内部クロック(ｃｌｋ＿ｉｎｔ)を受信する第１のインバーター(ＩＶ１)と、第１のインバーター(ＩＶ１)の出力信号を受信して、基準クロック(ｃｌｋ＿ｒｅｆ)を出力する第２のインバーター(ＩＶ２)とを含む。
ｎビットの補正制御信号(ｃｒｔｃｎｔ＜１：ｎ＞)がｍビットのカウント信号(ｃｏｕｎｔ＜１：ｍ＞)である場合、ｎビットの補正制御信号(ｃｒｔｃｎｔ＜１：ｎ＞)のロー信号の個数が増加すると、プルアップ部３１０が駆動部３３０の第１のインバーター(ＩＶ１)に供給する電源の量が増加する。これにより、第１のインバーター(ＩＶ１)の出力信号のハイレバル区間が広くなる。以後、第２のインバーター(ＩＶ２)から出力される基準クロック(ｃｌｋ＿ｒｅｆ)は、ローレベル区間が広くなる。
反面、ｎビットの補正制御信号(ｃｒｔｃｎｔ＜１：ｎ＞)のハイ信号の個数が増加すると、プルダウン部３２０が駆動部３３０の第１のインバーター(ＩＶ１)に供給する電源の量が増加する。これにより、第１のインバーター(ＩＶ１)の出力信号のローレベル区間が広くなる。以後、第２のインバーター(ＩＶ２)から出力される基準クロック(ｃｌｋ＿ｒｅｆ)は、ハイレバル区間が広くなる。
ｎビットの補正制御信号(ｃｒｔｃｎｔ＜１：ｎ＞)がデコーダー２３０から出力される場合、ｎ個の第１のトランジスタ(ＴＲ１＜１：ｎ＞)は、各々サイズが異なるように配置される。同様に、ｎ個の第２のトランジスタ(ＴＲ２＜１：ｎ＞)も、各々サイズが異なるように配置される。半導体集積回路のトランジスタは、サイズによって抵抗値が異なる。よって、ｎビットの補正制御信号(ｃｒｔｃｎｔ＜１：ｎ＞)に含まれた信号が１ビットずつシフトすると、プルアップ部３１０及びプルダウン部３２０が持つ抵抗値は異なることになり、それぞれの駆動力も変化する。
図４を参照すれば、位相混合ユニット８０は、混合イネーブル信号(ｍｉｘｅｎ)がイネーブルされたか否かにより、選択的に立ち上りクロック(ｒｃｌｋ)の位相及び立ち下りクロック(ｆｃｌｋ)の位相を混合する位相混合部８１０と、混合イネーブル信号(ｍｉｘｅｎ)及び第１の位相比較信号(ｐｈｃｍｐ１)に応じて、立ち上りクロック(ｒｃｌｋ)又は立ち下りクロック(ｆｃｌｋ)を駆動する駆動力補償部８２０とを含む。
位相混合部８１０は、立ち上りクロック(ｒｃｌｋ)を反転駆動する第１の反転ドライバー(ＩＮＤＲＶ１)と、混合イネーブル信号(ｍｉｘｅｎ)がイネーブルされる場合、立ち下りクロック(ｆｃｌｋ)を反転駆動する第２の反転ドライバー(ＩＮＤＲＶ２)と、第１の反転ドライバー(ＩＮＤＲＶ１)の出力信号又は第２の反転ドライバー(ＩＮＤＲＶ２)の出力信号を反転駆動する第３の反転ドライバー(ＩＮＤＲＶ３)とを含む。
駆動力補償部８２０は、第１の位相比較信号(ｐｈｃｍｐ１)に応じて、立ち上りクロック(ｒｃｌｋ)を反転駆動する第４の反転ドライバー(ＩＮＤＲＶ４)と、第１の位相比較信号(ｐｈｃｍｐ１)に応じて、立ち下りクロック(ｆｃｌｋ)を反転駆動する第５の反転ドライバー(ＩＮＤＲＶ５)と、混合イネーブル信号(ｍｉｘｅｎ)がイネーブルされる場合、第４の反転ドライバー(ＩＮＤＲＶ４)の出力信号又は第５の反転ドライバー(ＩＮＤＲＶ５)の出力信号を反転駆動する第６の反転ドライバー(ＩＮＤＲＶ６)とを含む。
混合イネーブル信号(ｍｉｘｅｎ)がディセーブルされると、位相混合部８１０の第２の反転ドライバー(ＩＮＤＲＶ２)及び駆動力補償部８２０の第６の反転ドライバー(ＩＮＤＲＶ６)は、ターンオフされる。よって、出力クロック(ｃｌｋ＿ｏｕｔ)は、立ち上りクロック(ｒｃｌｋ)が第１の反転ドライバー(ＩＮＤＲＶ１)及び第２の反転ドライバー(ＩＮＤＲＶ２)により駆動される形態として具現される。
しかしながら、混合イネーブル信号(ｍｉｘｅｎ)がイネーブルされると、第２の反転ドライバー(ＩＮＤＲＶ２)及び第６の反転ドライバー(ＩＮＤＲＶ６)はターンオンされる。駆動力補償部８２０の第４の反転ドライバー(ＩＮＤＲＶ４)は、第１の位相比較信号(ｐｈｃｍｐ１)が第１のレベル(ここでは、ハイレバル)であるとターンオンされ、第５の反転ドライバー(ＩＮＤＲＶ５)は、第１の位相比較信号(ｐｈｃｍｐ１)が第２のレベル(ここでは、ローレベル)であるとターンオンされる。これにより、立ち下りクロック(ｆｃｌｋ)の位相が立ち上りクロック(ｒｃｌｋ)の位相より先んじる場合、第１の位相比較信号(ｐｈｃｍｐ１)は第４の反転ドライバー(ＩＮＤＲＶ４)をターンオンさせ、立ち上りクロック(ｒｃｌｋ)の位相が立ち下りクロック(ｆｃｌｋ)の位相より先んじる場合、第１の位相比較信号(ｐｈｃｍｐ１)は第５の反転ドライバー(ＩＮＤＲＶ５)をターンオンさせる。
このように、位相混合ユニット８０は、混合イネーブル信号(ｍｉｘｅｎ)がイネーブルされたか否かにより、選択的に立ち上りクロック(ｒｃｌｋ)及び立ち下りクロック(ｆｃｌｋ)を混合する。また、第１の位相比較信号(ｐｈｃｍｐ１)に応じて、立ち上りクロック(ｒｃｌｋ)及び立ち下りクロック(ｆｃｌｋ)のうちで位相が遅れるクロックの駆動力を補償することで、出力クロック(ｃｌｋ＿ｏｕｔ)が、立ち上りクロック(ｒｃｌｋ)及び立ち下りクロック(ｆｃｌｋ)のうちで位相が先んじるクロックに大きく影響されることを解決できる。
前述したように、本発明のＤＬＬ回路は、第１及び第２の遅延ユニットにより各々出力される立ち上りクロックのデューティ比及び立ち下りクロックのデューティ比を感知し、これに基づいて基準クロックのデューティ比を補正した後、第１及び第２の遅延ユニットに供給する。よって、本発明のＤＬＬ回路は、位相混合器だけを用いてクロックのデューティ比を補正した従来の技術よりも、精密なデューティ比補正動作が可能になった。本発明のＤＬＬ回路は、ＰＶＴ変化により各遅延素子の遅延量が変動されても、これを持続的に感知することで、正確に５０％のデューティ比を持つ出力クロックを生成できる。
本発明のＤＬＬ回路は、位相混合ユニットを制御するための回路を具備せず、低周波の入力時と同様に、デューティ比補正ユニットの動作能力が限界に到達する場合だけに選択的に位相混合ユニットを動作させることで、専有面積及び消費電力の側面において有効である。本発明のＤＬＬ回路は、位相混合ユニットの誤動作により、出力クロックのデューティ比がずれることを解決できる。
なお、本発明の詳細な説明では具体的な実施形態について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施形態に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
本発明の一実施形態によるＤＬＬ回路の構成を示すブロック図である。 図１に示す補正制御ユニットの構成図である。 図１に示すデューティ比補正ユニットの構成図である。 図１に示す位相混合ユニットの構成図である。
符号の説明
１０…クロック入力バッファ
２０…補正制御ユニット
３０…デューティ比補正ユニット
４０…第１の遅延ユニット
５０…第２の遅延ユニット
６０…デューティ比感知ユニット
７０…第１の位相比較ユニット
８０…位相混合ユニット
９０…遅延モデリングユニット
１００…第２の位相比較ユニット
１１０…遅延制御ユニット
２１０…カウンター
２２０…値感知器
２３０…デコーダー
３１０…プルアップ部
３２０…プルダウン部
３３０…駆動部
８１０…位相混合部
８２０…駆動力補償部

Claims (52)

  1. 立ち上りクロックのデューティ比及び立ち下りクロックのデューティ比を感知して、デューティ比感知信号を出力するデューティ比感知ユニットと、
    前記デューティ比感知信号に応じて、補正制御信号を生成する補正制御ユニットと、
    前記補正制御信号に応じて、内部クロックのデューティ比を補正し、基準クロックを出力するデューティ比補正ユニットと
    を含み、
    前記補正制御ユニットは、前記デューティ比感知信号に応じて前記補正制御信号を生成し、前記補正制御信号の論理値がしきい値に到達すると、混合イネーブル信号をイネーブルする
    ことを特徴とするＤＬＬ回路。
  2. 前記デューティ比感知ユニットは、前記立ち上りクロック及び前記立ち下りクロックの第１のエッジが一致した後、前記立ち上りクロック及び前記立ち下りクロックの第２のエッジを比較する動作を行うことで、前記立ち上りクロックのデューティ比及び前記立ち下りクロックのデューティ比を判別して、前記デューティ比感知信号を生成することを特徴とする請求項１に記載のＤＬＬ回路。
  3. 前記補正制御ユニットは、前記デューティ比感知信号に応じて加算又は減算を行うことで、複数ビットのカウント信号を生成し、前記補正制御信号として出力するカウンターを含むことを特徴とする請求項１又は２に記載のＤＬＬ回路。
  4. 前記デューティ比補正ユニットは、前記補正制御信号に含まれた複数ビットの信号のハイ信号及びロー信号の個数により、前記内部クロックのデューティ比を補正して前記基準クロックを出力することを特徴とする請求項３に記載のＤＬＬ回路。
  5. 前記補正制御ユニットは、
    前記デューティ比感知信号に応じて加算又は減算を行うことで、複数ビットのカウント信号を生成するカウンターと、
    前記複数ビットのカウント信号がしきい値であるか否かを判別して、前記混合イネーブル信号を生成するしきい値感知器と、
    前記複数ビットのカウント信号をデコードし、複数ビットの前記補正制御信号を出力するデコーダーと
    を含むことを特徴とする請求項１に記載のＤＬＬ回路。
  6. 前記デューティ比補正ユニットは、複数ビットの前記補正制御信号において何番目のビットにハイ信号が含まれるかにより、前記内部クロックのデューティ比を補正し、前記基準クロックを出力することを特徴とする、請求項５に記載のＤＬＬ回路。
  7. 前記デューティ比補正ユニットは、
    前記補正制御信号に応じて、駆動部のプルアップを行うプルアップ部と、
    前記補正制御信号に応じて、前記駆動部のプルダウンを行うプルダウン部と、
    前記プルアップ部のプルアップ動作及び前記プルダウン部のプルダウン動作に応じて、前記内部クロックを駆動し、前記基準クロックを出力する駆動部と
    を含むことを特徴とする請求項４又は請求項６に記載のＤＬＬ回路。
  8. 前記プルアップ部及び前記プルダウン部は、それぞれ複数のトランジスタを含み、前記プルアップ部に含まれた複数のトランジスタは、それぞれ互いに異なるサイズとして具現され、前記プルダウン部に含まれた複数のトランジスタも、それぞれ互い異なるサイズとして具現されることを特徴とする請求項７に記載のＤＬＬ回路。
  9. 前記混合イネーブル信号に応じて、前記立ち上りクロックの位相と前記立ち下りクロックの位相とを混合して、出力クロックを生成する位相混合ユニットをさらに含むことを特徴とする請求項１に記載のＤＬＬ回路。
  10. 前記位相混合ユニットは、第１の位相比較信号に応じて、前記立ち上りクロック及び前記立ち下りクロックの位相混合動作の制御をさらに行うことを特徴とする請求項９に記載のＤＬＬ回路。
  11. 前記位相混合ユニットは、
    前記混合イネーブル信号がイネーブルされたか否かにより、選択的に前記立ち上りクロックの位相及び前記立ち下りクロックの位相を混合する位相混合部と、
    前記混合イネーブル信号及び前記第１の位相比較信号に応じて、前記立ち上りクロック又は前記立ち下りクロックを駆動する駆動力補償部と
    を含むことを特徴とする請求項１０に記載のＤＬＬ回路。
  12. 前記位相混合部は、
    前記立ち上りクロックを反転駆動する第１の反転ドライバーと、
    前記混合イネーブル信号がイネーブルされると、前記立ち下りクロックを反転駆動する第２の反転ドライバーと、
    前記第１の反転ドライバーの出力信号又は前記第２の反転ドライバーの出力信号を反転駆動する第３の反転ドライバーと
    を含むことを特徴とする請求項１１に記載のＤＬＬ回路。
  13. 前記駆動力補償部は、
    前記第１の位相比較信号に応じて、前記立ち上りクロックを反転駆動する第１の反転ドライバーと、
    前記第１の位相比較信号に応じて、前記立ち下りクロックを反転駆動する第２の反転ドライバーと、
    前記混合イネーブル信号がイネーブルされると、前記第１の反転ドライバーの出力信号又は前記第２の反転ドライバーの出力信号を反転駆動する第３の反転ドライバーと
    を含むことを特徴とする請求項１１に記載のＤＬＬ回路。
  14. 立ち上りクロックのデューティ比及び立ち下りクロックのデューティ比により、内部クロックのデューティ比を補正して基準クロックを出力するデューティ比補正ユニットと、
    前記デューティ比補正ユニットの動作が限界に到達したか否かにより、選択的に前記立ち上りクロック及び前記立ち下りクロックを混合する位相混合ユニットと
    を含むことを特徴とするＤＬＬ回路。
  15. 前記立ち上りクロックのデューティ比及び前記立ち下りクロックのデューティ比を感知して、デューティ比感知信号を出力するデューティ比感知ユニットと、
    前記デューティ比感知信号に応じて、複数ビットの補正制御信号及び混合イネーブル信号を生成する補正制御ユニットと
    をさらに含むことを特徴とする請求項１４に記載のＤＬＬ回路。
  16. 前記デューティ比補正ユニットは、前記複数ビットの補正制御信号に含まれたハイ信号及びロー信号の個数により、前記内部クロックのデューティ比を補正して前記基準クロックを出力することを特徴とする請求項１５に記載のＤＬＬ回路。
  17. 前記デューティ比補正ユニットは、前記複数ビットの補正制御信号において何番目のビットにハイ信号が含まれるかにより、前記内部クロックのデューティ比を補正し、前記基準クロックを出力することを特徴とする請求項１５に記載のＤＬＬ回路。
  18. 前記デューティ比補正ユニットは、
    前記複数ビットの補正制御信号に応じて、駆動部のプルアップを行うプルアップ部と、
    前記複数ビットの補正制御信号に応じて、前記駆動部のプルダウンを行うプルダウン部と、
    前記プルアップ部のプルアップ動作及び前記プルダウン部のプルダウン動作に応じて、前記内部クロックを駆動し、前記基準クロックを出力する駆動部と
    を含むことを特徴とする請求項１６又は請求項１７に記載のＤＬＬ回路。
  19. 前記プルアップ部及び前記プルダウン部は、それぞれ複数のトランジスタを含み、前記プルアップ部に含まれた複数のトランジスタは、それぞれ互いに異なるサイズとして具現され、前記プルダウン部に含まれた複数のトランジスタも、それぞれ互い異なるサイズとして具現されることを特徴とする請求項１８に記載のＤＬＬ回路。
  20. 前記位相混合ユニットは、前記混合イネーブル信号がイネーブルされたか否かにより、前記基準クロックのデューティ比が補正完了であるか否かを判別し、第１の位相比較信号に応じて、前記立ち上りクロック及び前記立ち下りクロックの位相混合動作を制御して出力クロックを生成することをさらに含むことを特徴とする請求項１５に記載のＤＬＬ回路。
  21. 前記位相混合ユニットは、前記混合イネーブル信号がイネーブルされた否かにより、選択的に前記立ち上りクロックの位相及び前記立ち下りクロックの位相を混合する位相混合部と、
    前記混合イネーブル信号及び前記第１の位相比較信号に応じて、前記立ち上りクロック又は前記立ち下りクロックを駆動する駆動力補償部と
    を含むことを特徴とする請求項２０に記載のＤＬＬ回路。
  22. 前記位相混合部は、
    前記立ち上りクロックを反転駆動する第１の反転ドライバーと、
    前記混合イネーブル信号がイネーブルされると、前記立ち下りクロックを反転駆動する第２の反転ドライバーと、
    前記第１の反転ドライバーの出力信号又は前記第２の反転ドライバーの出力信号を反転駆動する第３の反転ドライバーと
    を含むことを特徴とする請求項２１に記載のＤＬＬ回路。
  23. 前記駆動力補償部は、
    前記第１の位相比較信号に応じて、前記立ち上りクロックを反転駆動する第１の反転ドライバーと、
    前記第１の位相比較信号に応じて、前記立ち下りクロックを反転駆動する第２の反転ドライバーと、
    前記混合イネーブル信号がイネーブルされると、前記第１の反転ドライバーの出力信号又は前記第２の反転ドライバーの出力信号を反転駆動する第３の反転ドライバーと
    を含むことを特徴とする請求項２１に記載のＤＬＬ回路。
  24. 前記デューティ比感知ユニットは、前記立ち上りクロック及び前記立ち下りクロックの第１のエッジが一致した後、前記立ち上りクロック及び前記立ち下りクロックの第２のエッジを比較する動作を行うことで、前記立ち上りクロックのデューティ比及び前記立ち下りクロックのデューティ比を判別して、前記デューティ比感知信号を生成することを特徴とする請求項１５に記載のＤＬＬ回路。
  25. 前記補正制御ユニットは、前記デューティ比感知信号に含まれる情報により、前記複数ビットの補正制御信号を生成し、前記複数ビットの補正制御信号がしきい値に到達すると、前記混合イネーブル信号をイネーブルすることを特徴とする請求項１５に記載のＤＬＬ回路。
  26. 前記補正制御ユニットは、
    前記デューティ比感知信号に応じて加算又は減算を行うことで、複数ビットのカウント信号を生成するカウンターと、
    前記複数ビットのカウント信号が最大値又は最小値であるか否かを判別して、前記混合イネーブル信号を生成するしきい値感知器と、
    前記複数ビットのカウント信号をデコードして、前記複数ビットの補正制御信号を出力するデコーダーと
    を含むことを特徴とする請求項２５に記載のＤＬＬ回路。
  27. 前記立ち上りクロックの位相と前記立ち下りクロックの位相とを比較して、前記第１の位相比較信号を生成する第１の位相比較ユニットをさらに含むことを特徴とする請求項１１又は請求項２０に記載のＤＬＬ回路。
  28. 外部クロックをバッファリングして前記内部クロックを生成するクロック入力バッファをさらに含むことを特徴とする請求項１又は請求項１４に記載のＤＬＬ回路。
  29. 第１の遅延制御信号の制御により、前記基準クロックを遅延させ、前記立ち上りクロックを出力する第１の遅延ユニットと、
    第２の遅延制御信号の制御により、前記基準クロックを遅延させ、前記立ち下りクロックを出力する第２の遅延ユニットと
    をさらに含むことを特徴とする請求項２８に記載のＤＬＬ回路。
  30. 出力クロックのデータ出力バッファまでの伝送経路に存在する遅延素子による遅延値をモデリングして、前記出力クロックに遅延時間を付与し、フィードバッククロックを生成する遅延モデリングユニットと、
    前記基準クロック及び前記フィードバッククロックの位相を比較して、第２の位相比較信号を生成する第２の位相比較ユニットと、
    第１の位相比較信号及び前記第２の位相比較信号に応じて、前記第１の遅延制御信号及び前記第２の遅延制御信号を生成する遅延制御ユニットと
    をさらに含むことを特徴とする請求項２９に記載のＤＬＬ回路。
  31. 立ち上りクロックのデューティ比及び立ち下りクロックのデューティ比を感知して、デューティ比感知信号を出力するステップと、
    前記デューティ比感知信号に応じて、補正制御信号を生成するステップと、
    前記補正制御信号に応じて、内部クロックのデューティ比を補正し、基準クロックを出力するステップと
    を含み、
    前記補正制御信号を生成するステップは、前記デューティ比感知信号に応じて前記補正制御信号を生成し、前記補正制御信号の論理値がしきい値に到達すると、混合イネーブル信号をイネーブルする
    ことを特徴とするＤＬＬ回路の制御方法。
  32. 前記デューティ比感知信号を出力するステップは、前記立ち上りクロック及び前記立ち下りクロックの第１のエッジが一致した後、前記立ち上りクロック及び前記立ち下りクロックの第２のエッジを比較する動作を行うことで、前記立ち上りクロックのデューティ比及び前記立ち下りクロックのデューティ比を判別して、前記デューティ比感知信号を生成することを特徴とする請求項３１に記載のＤＬＬ回路の制御方法。
  33. 前記補正制御信号を生成するステップは、前記デューティ比感知信号に応じて加算又は減算を行うことで、複数ビットのカウント信号を生成し、前記補正制御信号として出力するステップを含むことを特徴とする請求項３１又は請求項３２に記載のＤＬＬ回路の制御方法。
  34. 前記基準クロックを出力するステップは、前記補正制御信号に含まれたハイ信号及びロー信号の個数により、前記内部クロックのデューティ比を補正し、前記基準クロックを出力することを特徴とする請求項３３に記載のＤＬＬ回路の制御方法。
  35. 前記補正制御信号を生成するステップは、
    前記デューティ比感知信号に応じて加算又は減算を行うことで、複数ビットのカウント信号を生成するステップと、
    前記複数ビットのカウント信号がしきい値であるか否かを判別して、前記混合イネーブル信号を生成するステップと、
    前記複数ビットのカウント信号をデコードして、複数ビットの前記補正制御信号を出力するステップと
    を含むことを特徴とする請求項３１に記載のＤＬＬ回路の制御方法。
  36. 前記基準クロックを出力するステップは、 複数ビットの前記補正制御信号において何番目のビットにハイ信号が含まれるかにより、前記内部クロックのデューティ比を補正し、前記基準クロックを出力することを特徴とする請求項３１に記載のＤＬＬ回路の制御方法。
  37. 前記基準クロックを出力するステップの以後に、前記混合イネーブル信号に応じて、前記立ち上りクロックの位相と前記立ち下りクロックの位相とを混合し、出力クロックを生成するステップをさらに含むことを特徴とする請求項３１に記載のＤＬＬ回路の制御方法。
  38. 前記出力クロックを生成するステップは、第１の位相比較信号に応じて、前記立ち上りクロック及び前記立ち下りクロックの位相混合動作を制御することをさらに含むことを特徴とする請求項３７に記載のＤＬＬ回路の制御方法。
  39. 前記出力クロックを生成するステップは、
    前記混合イネーブル信号がイネーブルされたか否かにより、選択的に前記立ち上りクロックの位相と前記立ち下りクロックの位相とを混合するステップと、
    前記混合イネーブル信号及び前記第１の位相比較信号に応じて、前記立ち上りクロック又は前記立ち下りクロックを駆動するステップと
    を含むことを特徴とする請求項３８に記載のＤＬＬ回路の制御方法。
  40. 立ち上りクロックのデューティ比及び立ち下りクロックのデューティ比により、内部クロックのデューティ比を補正し、基準クロックを出力するステップと、
    前記内部クロックのデューティ比を補正する動作が限界に到達したか否かにより、選択的に前記立ち上りクロック及び前記立ち下りクロックを混合するステップと
    を含むことを特徴とするＤＬＬ回路の制御方法。
  41. 前記基準クロックを出力するステップの以前に、前記立ち上りクロックのデューティ比及び前記立ち下りクロックのデューティ比を感知して、デューティ比感知信号を出力するステップと、
    前記デューティ比感知信号に応じて、複数ビットの補正制御信号及び混合イネーブル信号を生成するステップと
    をさらに含むことを特徴とする請求項４０に記載のＤＬＬ回路の制御方法。
  42. 前記基準クロックを出力するステップは、前記複数ビットの補正制御信号に含まれたハイ信号及びロー信号の個数により、前記内部クロックのデューティ比を補正し、前記基準クロックを出力することを特徴とする請求項４１に記載のＤＬＬ回路の制御方法。
  43. 前記基準クロックを出力するステップは、前記複数ビットの補正制御信号において何番目のビットにハイ信号が含まれるかにより、前記内部クロックのデューティ比を補正し、前記基準クロックを出力することを特徴とする請求項４１又は４２に記載のＤＬＬ回路の制御方法。
  44. 前記立ち上りクロックと立ち下りクロックとを混合するステップは、前記混合イネーブル信号がイネーブルされた否かにより、前記基準クロックのデューティ比が補正完了であるか否かを判別し、第１の位相比較信号に応じて、前記立ち上りクロック及び前記立ち下りクロックの位相混合動作を制御し、出力クロックを生成することをさらに含むことを特徴とする請求項４１又は４３に記載のＤＬＬ回路の制御方法。
  45. 前記立ち上りクロックと立ち下りクロックとを混合するステップは、
    前記混合イネーブル信号がイネーブルされたか否かにより、選択的に前記立ち上りクロックの位相と前記立ち下りクロックの位相とを混合するステップと、
    前記混合イネーブル信号及び前記第１の位相比較信号に応じて、前記立ち上りクロック又は前記立ち下りクロックを駆動するステップと
    を含むことを特徴とする請求項４４に記載のＤＬＬ回路の制御方法。
  46. 前記デューティ比感知信号を出力するステップは、前記立ち上りクロック及び前記立ち下りクロックの第１のエッジが一致した後、前記立ち上りクロック及び前記立ち下りクロックの第２のエッジを比較する動作を行うことで、前記立ち上りクロックのデューティ比及び前記立ち下りクロックのデューティ比を判別して、前記デューティ比感知信号を生成することを特徴とする請求項４１に記載のＤＬＬ回路の制御方法。
  47. 前記複数ビットの補正制御信号及び混合イネーブル信号を生成するステップは、前記デューティ比感知信号に含まれる情報により、前記複数ビットの補正制御信号を生成し、前記複数ビットの補正制御信号がしきい値に到達すると、前記混合イネーブル信号をイネーブルすることを特徴とする請求項４１に記載のＤＬＬ回路の制御方法。
  48. 前記複数ビットの補正制御信号及び混合イネーブル信号を生成するステップは、前記デューティ比感知信号に応じて加算又は減算を行うことで、複数ビットのカウント信号を生成するステップと、
    前記複数ビットのカウント信号の最大値又は最小値の可否を判別して、前記混合イネーブル信号を生成するステップと、
    前記複数ビットのカウント信号をデコードして、前記複数ビットの補正制御信号を出力するステップと
    を含むことを特徴とする請求項４７に記載のＤＬＬ回路の制御方法。
  49. 前記立ち上りクロックの位相及び前記立ち下りクロックの位相を比較して、前記第１の位相比較信号を生成するステップをさらに含むことを特徴とする請求項３８又は請求項４４に記載のＤＬＬ回路の制御方法。
  50. 外部クロックをバッファリングして前記内部クロックを生成するステップをさらに含むことを特徴とする請求項３１又は請求項４０に記載のＤＬＬ回路の制御方法。
  51. 第１の遅延制御信号に応じて、前記基準クロックを遅延させ、前記立ち上りクロックを出力するステップと、
    第２の遅延制御信号に応じて、前記基準クロックを遅延させ、前記立ち下りクロックを出力するステップと
    をさらに含むことを特徴とする請求項４９に記載のＤＬＬ回路の制御方法。
  52. 前記出力クロックのデータ出力バッファまでの伝送経路に存在する遅延素子による遅延値をモデリングして、前記出力クロックを遅延させ、フィードバッククロックを生成するステップと、
    前記基準クロック及び前記フィードバッククロックの位相を比較して、第２の位相比較信号を生成するステップと、
    前記第１の位相比較信号及び前記第２の位相比較信号に応じて、前記第１の遅延制御信号及び前記第２の遅延制御信号を生成するステップと
    をさらに含むことを特徴とする請求項５１に記載のＤＬＬ回路の制御方法。
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100668852B1 (ko) * 2005-06-30 2007-01-16 주식회사 하이닉스반도체 듀티비 보정 장치
KR100954117B1 (ko) * 2006-02-22 2010-04-23 주식회사 하이닉스반도체 지연 고정 루프 장치
EP1986070B1 (en) * 2007-04-27 2013-04-24 Semiconductor Energy Laboratory Co., Ltd. Clock signal generation circuit and semiconductor device
US7609583B2 (en) * 2007-11-12 2009-10-27 Micron Technology, Inc. Selective edge phase mixing
KR100930404B1 (ko) * 2007-12-10 2009-12-08 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
KR100945797B1 (ko) * 2008-05-30 2010-03-08 주식회사 하이닉스반도체 듀티 사이클 보정 회로 및 방법
US7667507B2 (en) * 2008-06-26 2010-02-23 Intel Corporation Edge-timing adjustment circuit
US7508250B1 (en) * 2008-07-28 2009-03-24 International Business Machines Corporation Testing for normal or reverse temperature related delay variations in integrated circuits
KR100954108B1 (ko) * 2008-09-02 2010-04-27 주식회사 하이닉스반도체 지연고정루프회로
KR101019985B1 (ko) 2008-09-10 2011-03-11 주식회사 하이닉스반도체 디엘엘 회로 및 그의 제어 방법
KR100956785B1 (ko) 2008-10-31 2010-05-12 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
KR101097467B1 (ko) * 2008-11-04 2011-12-23 주식회사 하이닉스반도체 듀티 감지 회로 및 이를 포함하는 듀티 보정 회로
KR101062741B1 (ko) * 2009-01-06 2011-09-06 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
US7872507B2 (en) * 2009-01-21 2011-01-18 Micron Technology, Inc. Delay lines, methods for delaying a signal, and delay lock loops
KR20100135552A (ko) 2009-06-17 2010-12-27 삼성전자주식회사 입력 클락과 출력 클락의 듀티를 보정하는 지연 동기 루프
JP2011009922A (ja) * 2009-06-24 2011-01-13 Elpida Memory Inc Ｄｌｌ回路及びこれを備える半導体装置
KR101030275B1 (ko) * 2009-10-30 2011-04-20 주식회사 하이닉스반도체 듀티 보정 회로 및 이를 포함하는 클럭 보정 회로
US8217696B2 (en) * 2009-12-17 2012-07-10 Intel Corporation Adaptive digital phase locked loop
KR101068567B1 (ko) 2010-02-26 2011-09-30 주식회사 하이닉스반도체 데이터 출력 회로
US9515648B2 (en) * 2010-03-26 2016-12-06 Sandisk Technologies Llc Apparatus and method for host power-on reset control
US8461889B2 (en) * 2010-04-09 2013-06-11 Micron Technology, Inc. Clock signal generators having a reduced power feedback clock path and methods for generating clocks
US8729941B2 (en) 2010-10-06 2014-05-20 Micron Technology, Inc. Differential amplifiers, clock generator circuits, delay lines and methods
KR101201872B1 (ko) * 2011-02-22 2012-11-15 에스케이하이닉스 주식회사 위상 제어 회로
KR101818505B1 (ko) 2011-07-11 2018-01-15 삼성전자 주식회사 듀티비 보정 회로
CN102957422B (zh) * 2011-08-30 2015-06-03 中国科学院电子学研究所 一种数字延时锁定环电路
CN103051337B (zh) * 2011-10-17 2016-06-22 联发科技股份有限公司 占空比校正装置及相关方法
KR101331441B1 (ko) * 2012-06-29 2013-11-21 포항공과대학교 산학협력단 다단 위상믹서 회로
CN103560768B (zh) * 2013-11-06 2016-02-24 中国电子科技集团公司第二十四研究所 占空比调节电路
CN104980126A (zh) * 2014-04-01 2015-10-14 中兴通讯股份有限公司 一种时钟占空比调整电路及多相位时钟产生器
KR102240275B1 (ko) 2014-12-01 2021-04-14 삼성전자주식회사 지연 고정 루프 및 이를 포함하는 메모리 장치
CN104539286B (zh) * 2014-12-10 2017-12-01 深圳市国微电子有限公司 基频时钟产生电路
KR20160110604A (ko) * 2015-03-09 2016-09-22 에스케이하이닉스 주식회사 클록 생성 회로
CN105262481B (zh) * 2015-11-16 2018-10-16 西安紫光国芯半导体有限公司 提高输入时钟占空比免疫力的电路及方法
US10527503B2 (en) 2016-01-08 2020-01-07 Apple Inc. Reference circuit for metrology system
CN105763195B (zh) * 2016-02-25 2018-12-14 中国电子科技集团公司第五十四研究所 一种相位量化模数转换器电路
CN106898374B (zh) * 2017-01-10 2020-06-30 西安紫光国芯半导体有限公司 一种用于dram的带vdd自补偿dll反馈电路系统
CN109584944B (zh) * 2017-09-29 2024-01-05 三星电子株式会社 支持多输入移位寄存器功能的输入输出电路及存储器件
KR20210140875A (ko) * 2020-05-14 2021-11-23 삼성전자주식회사 멀티 위상 클록 생성기, 그것을 포함하는 메모리 장치, 및 그것의 멀티 위상클록 생성 방법
US11483004B2 (en) * 2020-10-19 2022-10-25 SK Hynix Inc. Delay circuit and a delay locked loop circuit using the same
KR20220051497A (ko) * 2020-10-19 2022-04-26 에스케이하이닉스 주식회사 지연 회로 및 이를 이용하는 지연 고정 루프 회로
KR20230169726A (ko) * 2022-06-09 2023-12-18 에스케이하이닉스 주식회사 위상 혼합 회로 및 이를 포함하는 다위상 클록 신호 정렬 회로
CN115664389B (zh) * 2022-11-18 2023-03-17 合肥奎芯集成电路设计有限公司 时钟信号占空比自适应调整电路和调整方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995022206A1 (en) * 1994-02-15 1995-08-17 Rambus, Inc. Delay-locked loop
JPH10171774A (ja) * 1996-12-13 1998-06-26 Fujitsu Ltd 半導体集積回路
KR100525080B1 (ko) 1999-02-05 2005-11-01 매그나칩 반도체 유한회사 평균 듀티 싸이클 교정기
KR100366618B1 (ko) * 2000-03-31 2003-01-09 삼성전자 주식회사 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법
KR100346836B1 (ko) 2000-06-07 2002-08-03 삼성전자 주식회사 듀티 사이클 보정 기능을 갖는 지연 동기 루프 회로 및지연 동기 방법
US20030052719A1 (en) * 2001-09-20 2003-03-20 Na Kwang Jin Digital delay line and delay locked loop using the digital delay line
KR100424180B1 (ko) 2001-12-21 2004-03-24 주식회사 하이닉스반도체 듀티 사이클 보상 기능을 갖는 지연 고정 루프 회로
KR100486268B1 (ko) 2002-10-05 2005-05-03 삼성전자주식회사 내부에서 자체적으로 듀티싸이클 보정을 수행하는지연동기루프 회로 및 이의 듀티싸이클 보정방법
KR100490655B1 (ko) 2002-10-30 2005-05-24 주식회사 하이닉스반도체 듀티 사이클 보정 회로 및 그를 구비한 지연고정루프
KR100507873B1 (ko) * 2003-01-10 2005-08-17 주식회사 하이닉스반도체 듀티 보정 회로를 구비한 아날로그 지연고정루프
JP3859624B2 (ja) * 2003-07-31 2006-12-20 エルピーダメモリ株式会社 遅延回路と遅延同期ループ装置
KR100554981B1 (ko) * 2003-11-20 2006-03-03 주식회사 하이닉스반도체 지연 고정 루프
KR100545148B1 (ko) 2003-12-09 2006-01-26 삼성전자주식회사 듀티 사이클 보정회로 및 그것을 사용한 지연동기루프회로 및듀티 사이클 보정방법
US7187221B2 (en) * 2004-06-30 2007-03-06 Infineon Technologies Ag Digital duty cycle corrector
KR100713082B1 (ko) 2005-03-02 2007-05-02 주식회사 하이닉스반도체 클럭의 듀티 비율을 조정할 수 있는 지연 고정 루프

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