JP2008182667A5 - - Google Patents

Claims (54)

1. 立ち上りクロックのデューティ比及び立ち下りクロックのデューティ比を感知して、デューティ比感知信号を出力するデューティ比感知ユニットと、
   前記デューティ比感知信号に応じて、補正制御信号を生成する補正制御ユニットと、
   前記補正制御信号に応じて、内部クロックのデューティ比を補正し、基準クロックを出力するデューティ比補正ユニットと
   を含むことを特徴とするＤＬＬ回路。
2. 前記デューティ比感知ユニットは、前記立ち上りクロック及び前記立ち下りクロックの第１のエッジが一致した後、前記立ち上りクロック及び前記立ち下りクロックの第２のエッジを比較する動作を行うことで、前記立ち上りクロックのデューティ比及び前記立ち下りクロックのデューティ比を判別して、前記デューティ比感知信号を生成することを特徴とする請求項１に記載のＤＬＬ回路。
3. 前記補正制御ユニットは、前記デューティ比感知信号に応じて加算又は減算を行うことで、複数ビットのカウント信号を生成し、前記補正制御信号として出力するカウンターを含むことを特徴とする請求項１又は２に記載のＤＬＬ回路。
4. 前記デューティ比補正ユニットは、前記補正制御信号に含まれた複数ビットの信号のハイ信号及びロー信号の個数により、前記内部クロックのデューティ比を補正して前記基準クロックを出力することを特徴とする請求項３に記載のＤＬＬ回路。
5. 前記補正制御ユニットは、前記デューティ比感知信号に応じて前記補正制御信号を生成し、前記補正制御信号の論理値がしきい値に到達すると、混合イネーブル信号をイネーブルすることを特徴とする請求項１又は４に記載のＤＬＬ回路。
6. 前記補正制御ユニットは、
   前記デューティ比感知信号に応じて加算又は減算を行うことで、複数ビットのカウント信号を生成するカウンターと、
   前記複数ビットのカウント信号がしきい値であるか否かを判別して、前記混合イネーブル信号を生成するしきい値感知器と、
   前記複数ビットのカウント信号をデコードし、複数ビットの前記補正制御信号を出力するデコーダーと
   を含むことを特徴とする請求項５に記載のＤＬＬ回路。
7. 前記デューティ比補正ユニットは、複数ビットの前記補正制御信号において何番目のビットにハイ信号が含まれるかにより、前記内部クロックのデューティ比を補正し、前記基準クロックを出力することを特徴とする、請求項６に記載のＤＬＬ回路。
8. 前記デューティ比補正ユニットは、
   前記補正制御信号に応じて、駆動部のプルアップを行うプルアップ部と、
   前記補正制御信号に応じて、前記駆動部のプルダウンを行うプルダウン部と、
   前記プルアップ部のプルアップ動作及び前記プルダウン部のプルダウン動作に応じて、前記内部クロックを駆動し、前記基準クロックを出力する駆動部と
   を含むことを特徴とする請求項４又は請求項７に記載のＤＬＬ回路。
9. 前記プルアップ部及び前記プルダウン部は、それぞれ複数のトランジスタを含み、前記プルアップ部に含まれた複数のトランジスタは、それぞれ互いに異なるサイズとして具現され、前記プルダウン部に含まれた複数のトランジスタも、それぞれ互い異なるサイズとして具現されることを特徴とする請求項８に記載のＤＬＬ回路。
10. 前記混合イネーブル信号に応じて、前記立ち上りクロックの位相と前記立ち下りクロックの位相とを混合して、出力クロックを生成する位相混合ユニットをさらに含むことを特徴とする請求項５に記載のＤＬＬ回路。
11. 前記位相混合ユニットは、第１の位相比較信号に応じて、前記立ち上りクロック及び前記立ち下りクロックの位相混合動作の制御をさらに行うことを特徴とする請求項１０に記載のＤＬＬ回路。
12. 前記位相混合ユニットは、
    前記混合イネーブル信号がイネーブルされたか否かにより、選択的に前記立ち上りクロックの位相及び前記立ち下りクロックの位相を混合する位相混合部と、
    前記混合イネーブル信号及び前記第１の位相比較信号に応じて、前記立ち上りクロック又は前記立ち下りクロックを駆動する駆動力補償部と
    を含むことを特徴とする請求項１１に記載のＤＬＬ回路。
13. 前記位相混合部は、
    前記立ち上りクロックを反転駆動する第１の反転ドライバーと、
    前記混合イネーブル信号がイネーブルされると、前記立ち下りクロックを反転駆動する第２の反転ドライバーと、
    前記第１の反転ドライバーの出力信号又は前記第２の反転ドライバーの出力信号を反転駆動する第３の反転ドライバーと
    を含むことを特徴とする請求項１２に記載のＤＬＬ回路。
14. 前記駆動力補償部は、
    前記第１の位相比較信号に応じて、前記立ち上りクロックを反転駆動する第１の反転ドライバーと、
    前記第１の位相比較信号に応じて、前記立ち下りクロックを反転駆動する第２の反転ドライバーと、
    前記混合イネーブル信号がイネーブルされると、前記第１の反転ドライバーの出力信号又は前記第２の反転ドライバーの出力信号を反転駆動する第３の反転ドライバーと
    を含むことを特徴とする請求項１２に記載のＤＬＬ回路。
15. 立ち上りクロックのデューティ比及び立ち下りクロックのデューティ比により、内部クロックのデューティ比を補正して基準クロックを出力するデューティ比補正ユニットと、
    前記デューティ比補正ユニットの動作が限界に到達したか否かにより、選択的に前記立ち上りクロック及び前記立ち下りクロックを混合する位相混合ユニットと
    を含むことを特徴とするＤＬＬ回路。
16. 前記立ち上りクロックのデューティ比及び前記立ち下りクロックのデューティ比を感知して、デューティ比感知信号を出力するデューティ比感知ユニットと、
    前記デューティ比感知信号に応じて、複数ビットの補正制御信号及び混合イネーブル信号を生成する補正制御ユニットと
    をさらに含むことを特徴とする請求項１５に記載のＤＬＬ回路。
17. 前記デューティ比補正ユニットは、前記複数ビットの補正制御信号に含まれたハイ信号及びロー信号の個数により、前記内部クロックのデューティ比を補正して前記基準クロックを出力することを特徴とする請求項１６に記載のＤＬＬ回路。
18. 前記デューティ比補正ユニットは、前記複数ビットの補正制御信号において何番目のビットにハイ信号が含まれるかにより、前記内部クロックのデューティ比を補正し、前記基準クロックを出力することを特徴とする請求項１６に記載のＤＬＬ回路。
19. 前記デューティ比補正ユニットは、
    前記複数ビットの補正制御信号に応じて、駆動部のプルアップを行うプルアップ部と、
    前記複数ビットの補正制御信号に応じて、前記駆動部のプルダウンを行うプルダウン部と、
    前記プルアップ部のプルアップ動作及び前記プルダウン部のプルダウン動作に応じて、前記内部クロックを駆動し、前記基準クロックを出力する駆動部と
    を含むことを特徴とする請求項１７又は請求項１８に記載のＤＬＬ回路。
20. 前記プルアップ部及び前記プルダウン部は、それぞれ複数のトランジスタを含み、前記プルアップ部に含まれた複数のトランジスタは、それぞれ互いに異なるサイズとして具現され、前記プルダウン部に含まれた複数のトランジスタも、それぞれ互い異なるサイズとして具現されることを特徴とする請求項１９に記載のＤＬＬ回路。
21. 前記位相混合ユニットは、前記混合イネーブル信号がイネーブルされたか否かにより、前記基準クロックのデューティ比が補正完了であるか否かを判別し、第１の位相比較信号に応じて、前記立ち上りクロック及び前記立ち下りクロックの位相混合動作を制御して出力クロックを生成することをさらに含むことを特徴とする請求項１６に記載のＤＬＬ回路。
22. 前記位相混合ユニットは、前記混合イネーブル信号がイネーブルされた否かにより、選択的に前記立ち上りクロックの位相及び前記立ち下りクロックの位相を混合する位相混合部と、
    前記混合イネーブル信号及び前記第１の位相比較信号に応じて、前記立ち上りクロック又は前記立ち下りクロックを駆動する駆動力補償部と
    を含むことを特徴とする請求項２１に記載のＤＬＬ回路。
23. 前記位相混合部は、
    前記立ち上りクロックを反転駆動する第１の反転ドライバーと、
    前記混合イネーブル信号がイネーブルされると、前記立ち下りクロックを反転駆動する第２の反転ドライバーと、
    前記第１の反転ドライバーの出力信号又は前記第２の反転ドライバーの出力信号を反転駆動する第３の反転ドライバーと
    を含むことを特徴とする請求項２２に記載のＤＬＬ回路。
24. 前記駆動力補償部は、
    前記第１の位相比較信号に応じて、前記立ち上りクロックを反転駆動する第１の反転ドライバーと、
    前記第１の位相比較信号に応じて、前記立ち下りクロックを反転駆動する第２の反転ドライバーと、
    前記混合イネーブル信号がイネーブルされると、前記第１の反転ドライバーの出力信号又は前記第２の反転ドライバーの出力信号を反転駆動する第３の反転ドライバーと
    を含むことを特徴とする請求項２２に記載のＤＬＬ回路。
25. 前記デューティ比感知ユニットは、前記立ち上りクロック及び前記立ち下りクロックの第１のエッジが一致した後、前記立ち上りクロック及び前記立ち下りクロックの第２のエッジを比較する動作を行うことで、前記立ち上りクロックのデューティ比及び前記立ち下りクロックのデューティ比を判別して、前記デューティ比感知信号を生成することを特徴とする請求項１６に記載のＤＬＬ回路。
26. 前記補正制御ユニットは、前記デューティ比感知信号に含まれる情報により、前記複数ビットの補正制御信号を生成し、前記複数ビットの補正制御信号がしきい値に到達すると、前記混合イネーブル信号をイネーブルすることを特徴とする請求項１６に記載のＤＬＬ回路。
27. 前記補正制御ユニットは、
    前記デューティ比感知信号に応じて加算又は減算を行うことで、複数ビットのカウント信号を生成するカウンターと、
    前記複数ビットのカウント信号が最大値又は最小値であるか否かを判別して、前記混合イネーブル信号を生成するしきい値感知器と、
    前記複数ビットのカウント信号をデコードして、前記複数ビットの補正制御信号を出力するデコーダーと
    を含むことを特徴とする請求項２６に記載のＤＬＬ回路。
28. 前記立ち上りクロックの位相と前記立ち下りクロックの位相とを比較して、前記第１の位相比較信号を生成する第１の位相比較ユニットをさらに含むことを特徴とする請求項１１又は請求項２１に記載のＤＬＬ回路。
29. 外部クロックをバッファリングして前記内部クロックを生成するクロック入力バッファをさらに含むことを特徴とする請求項１又は請求項１５に記載のＤＬＬ回路。
30. 第１の遅延制御信号の制御により、前記基準クロックを遅延させ、前記立ち上りクロックを出力する第１の遅延ユニットと、
    第２の遅延制御信号の制御により、前記基準クロックを遅延させ、前記立ち下りクロックを出力する第２の遅延ユニットと
    をさらに含むことを特徴とする請求項２９に記載のＤＬＬ回路。
31. 前記出力クロックのデータ出力バッファまでの伝送経路に存在する遅延素子による遅延値をモデリングして、前記出力クロックに遅延時間を付与し、フィードバッククロックを生成する遅延モデリングユニットと、
    前記基準クロック及び前記フィードバッククロックの位相を比較して、第２の位相比較信号を生成する第２の位相比較ユニットと、
    前記第１の位相比較信号及び前記第２の位相比較信号に応じて、前記第１の遅延制御信号及び前記第２の遅延制御信号を生成する遅延制御ユニットと
    をさらに含むことを特徴とする請求項３０に記載のＤＬＬ回路。
32. 立ち上りクロックのデューティ比及び立ち下りクロックのデューティ比を感知して、デューティ比感知信号を出力するステップと、
    前記デューティ比感知信号に応じて、補正制御信号を生成するステップと、
    前記補正制御信号に応じて、内部クロックのデューティ比を補正し、基準クロックを出力するステップと
    を含むことを特徴とするＤＬＬ回路の制御方法。
33. 前記デューティ比感知信号を出力するステップは、前記立ち上りクロック及び前記立ち下りクロックの第１のエッジが一致した後、前記立ち上りクロック及び前記立ち下りクロックの第２のエッジを比較する動作を行うことで、前記立ち上りクロックのデューティ比及び前記立ち下りクロックのデューティ比を判別して、前記デューティ比感知信号を生成することを特徴とする請求項３２に記載のＤＬＬ回路の制御方法。
34. 前記補正制御信号を生成するステップは、前記デューティ比感知信号に応じて加算又は減算を行うことで、複数ビットのカウント信号を生成し、前記補正制御信号として出力するステップを含むことを特徴とする請求項３２又は請求項３３に記載のＤＬＬ回路の制御方法。
35. 前記基準クロックを出力するステップは、前記補正制御信号に含まれたハイ信号及びロー信号の個数により、前記内部クロックのデューティ比を補正し、前記基準クロックを出力することを特徴とする請求項３４に記載のＤＬＬ回路の制御方法。
36. 前記補正制御信号を生成するステップは、前記デューティ比感知信号に応じて前記補正制御信号を生成し、前記補正制御信号の論理値がしきい値に到達すると、混合イネーブル信号をイネーブルすることを特徴とする 請求項３２，３３又は３５のいずれかに記載のＤＬＬ回路の制御方法。
37. 前記補正制御信号を生成するステップは、
    前記デューティ比感知信号に応じて加算又は減算を行うことで、複数ビットのカウント信号を生成するステップと、
    前記複数ビットのカウント信号がしきい値であるか否かを判別して、前記混合イネーブル信号を生成するステップと、
    前記複数ビットのカウント信号をデコードして、複数ビットの前記補正制御信号を出力するステップと
    を含むことを特徴とする請求項３６に記載のＤＬＬ回路の制御方法。
38. 前記基準クロックを出力するステップは、 複数ビットの前記補正制御信号において何番目のビットにハイ信号が含まれるかにより、前記内部クロックのデューティ比を補正し、前記基準クロックを出力することを特徴とする請求項３６に記載のＤＬＬ回路の制御方法。
39. 前記基準クロックを出力するステップの以後に、前記混合イネーブル信号に応じて、前記立ち上りクロックの位相と前記立ち下りクロックの位相とを混合し、出力クロックを生成するステップをさらに含むことを特徴とする請求項３６に記載のＤＬＬ回路の制御方法。
40. 前記出力クロックを生成するステップは、第１の位相比較信号に応じて、前記立ち上りクロック及び前記立ち下りクロックの位相混合動作を制御することをさらに含むことを特徴とする請求項３９に記載のＤＬＬ回路の制御方法。
41. 前記出力クロックを生成するステップは、
    前記混合イネーブル信号がイネーブルされたか否かにより、選択的に前記立ち上りクロックの位相と前記立ち下りクロックの位相とを混合するステップと、
    前記混合イネーブル信号及び前記第１の位相比較信号に応じて、前記立ち上りクロック又は前記立ち下りクロックを駆動するステップと
    を含むことを特徴とする請求項４０に記載のＤＬＬ回路の制御方法。
42. 立ち上りクロックのデューティ比及び立ち下りクロックのデューティ比により、内部クロックのデューティ比を補正し、基準クロックを出力するステップと、
    前記内部クロックのデューティ比を補正する動作が限界に到達したか否かにより、選択的に前記立ち上りクロック及び前記立ち下りクロックを混合するステップと
    を含むことを特徴とするＤＬＬ回路の制御方法。
43. 前記基準クロックを出力するステップの以前に、前記立ち上りクロックのデューティ比及び前記立ち下りクロックのデューティ比を感知して、デューティ比感知信号を出力するステップと、
    前記デューティ比感知信号に応じて、複数ビットの補正制御信号及び混合イネーブル信号を生成するステップと
    をさらに含むことを特徴とする請求項４２に記載のＤＬＬ回路の制御方法。
44. 前記基準クロックを出力するステップは、前記複数ビットの補正制御信号に含まれたハイ信号及びロー信号の個数により、前記内部クロックのデューティ比を補正し、前記基準クロックを出力することを特徴とする請求項４３に記載のＤＬＬ回路の制御方法。
45. 前記基準クロックを出力するステップは、前記複数ビットの補正制御信号において何番目のビットにハイ信号が含まれるかにより、前記内部クロックのデューティ比を補正し、前記基準クロックを出力することを特徴とする請求項４３又は４４に記載のＤＬＬ回路の制御方法。
46. 前記立ち上りクロックと立ち下りクロックとを混合するステップは、前記混合イネーブル信号がイネーブルされた否かにより、前記基準クロックのデューティ比が補正完了であるか否かを判別し、第１の位相比較信号に応じて、前記立ち上りクロック及び前記立ち下りクロックの位相混合動作を制御し、出力クロックを生成することをさらに含むことを特徴とする請求項４３又は４５に記載のＤＬＬ回路の制御方法。
47. 前記立ち上りクロックと立ち下りクロックとを混合するステップは、
    前記混合イネーブル信号がイネーブルされたか否かにより、選択的に前記立ち上りクロックの位相と前記立ち下りクロックの位相とを混合するステップと、
    前記混合イネーブル信号及び前記第１の位相比較信号に応じて、前記立ち上りクロック又は前記立ち下りクロックを駆動するステップと
    を含むことを特徴とする請求項４６に記載のＤＬＬ回路の制御方法。
48. 前記デューティ比感知信号を出力するステップは、前記立ち上りクロック及び前記立ち下りクロックの第１のエッジが一致した後、前記立ち上りクロック及び前記立ち下りクロックの第２のエッジを比較する動作を行うことで、前記立ち上りクロックのデューティ比及び前記立ち下りクロックのデューティ比を判別して、前記デューティ比感知信号を生成することを特徴とする請求項４３に記載のＤＬＬ回路の制御方法。
49. 前記複数ビットの補正制御信号及び混合イネーブル信号を生成するステップは、前記デューティ比感知信号に含まれる情報により、前記複数ビットの補正制御信号を生成し、前記複数ビットの補正制御信号がしきい値に到達すると、前記混合イネーブル信号をイネーブルすることを特徴とする請求項４３に記載のＤＬＬ回路の制御方法。
50. 前記複数ビットの補正制御信号及び混合イネーブル信号を生成するステップは、前記デューティ比感知信号に応じて加算又は減算を行うことで、複数ビットのカウント信号を生成するステップと、
    前記複数ビットのカウント信号の最大値又は最小値の可否を判別して、前記混合イネーブル信号を生成するステップと、
    前記複数ビットのカウント信号をデコードして、前記複数ビットの補正制御信号を出力するステップと
    を含むことを特徴とする請求項４９に記載のＤＬＬ回路の制御方法。
51. 前記立ち上りクロックの位相及び前記立ち下りクロックの位相を比較して、前記第１の位相比較信号を生成するステップをさらに含むことを特徴とする請求項４０又は請求項４６に記載のＤＬＬ回路の制御方法。
52. 外部クロックをバッファリングして前記内部クロックを生成するステップをさらに含むことを特徴とする請求項３２又は請求項４２に記載のＤＬＬ回路の制御方法。
53. 第１の遅延制御信号に応じて、前記基準クロックを遅延させ、前記立ち上りクロックを出力するステップと、
    第２の遅延制御信号に応じて、前記基準クロックを遅延させ、前記立ち下りクロックを出力するステップと
    をさらに含むことを特徴とする請求項５１に記載のＤＬＬ回路の制御方法。
54. 前記出力クロックのデータ出力バッファまでの伝送経路に存在する遅延素子による遅延値をモデリングして、前記出力クロックを遅延させ、フィードバッククロックを生成するステップと、
    前記基準クロック及び前記フィードバッククロックの位相を比較して、第２の位相比較信号を生成するステップと、
    前記第１の位相比較信号及び前記第２の位相比較信号に応じて、前記第１の遅延制御信号及び前記第２の遅延制御信号を生成するステップと
    をさらに含むことを特徴とする請求項５３に記載のＤＬＬ回路の制御方法。