KR100945797B1 - 듀티 사이클 보정 회로 및 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 듀티 사이클 보정 회로는, 듀티비 감지 신호에 응답하여 복수 비트의 풀업 제어 신호와 복수 비트의 풀다운 제어 신호의 논리값을 교대로 변화시키는 듀티비 제어 수단; 상기 복수 비트의 풀업 제어 신호 및 상기 복수 비트의 풀다운 제어 신호에 응답하여 제 1 드라이버와 제 2 드라이버의 구동력을 조절하여 보정 클럭을 출력하는 듀티비 보정 수단; 및 상기 보정 클럭의 듀티비를 감지하여 상기 듀티비 감지 신호를 생성하는 듀티비 감지 수단;을 포함하는 것을 특징으로 한다.
클럭, 듀티 사이클, 멀티 스테이지 드라이버

Description

듀티 사이클 보정 회로 및 방법{Duty Cycle Correcting Circuit and Method}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 상세하게는 반도체 집적 회로에 구비되는 클럭의 듀티 사이클 보정 회로 및 방법에 관한 것이다.
일반적으로 SDRAM(Synchronous Dynamic Random Access Memory)과 같은 반도체 집적 회로는 클럭을 이용하여 동작함으로써 동작 속도를 향상시켜 왔다. 이를 위해, 반도체 집적 회로는 클럭 버퍼를 구비하여 외부로부터 입력된 클럭을 버퍼링한 후 사용하는데, 경우에 따라서는 DLL(Delay Locked Loop) 회로 또는 PLL(Phase Locked Loop) 회로를 이용하여 외부 클럭과의 위상차를 보정한 내부 클럭을 자체적으로 생성하여 사용하기도 한다. 반도체 집적 회로의 내부에서 사용되는 클럭은 하이(High) 구간과 로우(Low) 구간의 비, 즉 듀티비(Duty Ratio)가 50:50으로 유지됨이 바람직하다. 그러나, 반도체 집적 회로의 내부에는 수많은 지연 소자들이 구비되며, 이에 따라 상기 내부의 클럭의 듀티비가 틀어지게 되는 현상이 빈번하게 발생하고 있다.
반도체 집적 회로가 점점 고속화 구현되면서, 클럭의 활용도는 점점 더 증가하고 있고, 이에 따라 보다 안정적인 듀티비를 갖는 클럭이 요구되고 있다. 따라 서, 각 반도체 집적 회로는 내부에 듀티 사이클 보정 회로를 구비하여 클럭의 듀티비를 안정화시키도록 하고 있으며, 듀티 사이클 보정 회로는 고속 동작시 안정적인 클럭의 활용을 위해 그 중요성이 점점 더 높아지고 있다. 듀티 사이클 보정 회로에는 아날로그 타입(Analogue Type)과 디지털 타입(Digital Type)이 있는데, 이 중 디지털 타입의 듀티 사이클 보정 회로는 점유 면적과 동작 속도 면에서 이점을 가지고 있다.
디지털 타입으로 구현된 종래의 듀티 사이클 보정 회로는, 멀티 스테이지(Multi-Stage) 드라이버를 포함하여, 디지털 코드의 입력에 응답하여 드라이버의 구동력을 변화시킴으로써, 클럭의 듀티비를 조정하는 동작을 수행한다. 즉, 예를 들어 두 단의 드라이버에서, 첫 번째 단의 드라이버의 풀업부의 구동력과 두 번째 단의 드라이버의 풀다운부의 구동력을 조정하고, 이에 따라 클럭의 로우(Low) 구간의 폭을 변경한다. 이 때, 디지털 코드는 일반적인 카운터를 이용하여 바이너리(Binary) 코드를 생성하고 이를 디코딩함에 의해 생성되는 신호이며, 디지털 코드의 논리값의 변화에 따라 상기 두 단의 드라이버의 구동력은 각각 순차적으로 변화하게 된다.
종래의 듀티 사이클 보정 회로는, 디지털 코드에 응답하여 복수의 드라이버 중 어느 하나에 대한 구동력을 먼저 변화시키고, 이후 다른 드라이버의 구동력을 변화시키도록 구성되어 있었다. 즉, 예를 들어, 디지털 코드의 디폴트 값에 의해 첫 번째 단의 드라이버의 풀업부와 두 번째 단의 드라이버의 풀다운부가 각각 최대의 구동력을 가지고, 이후 디지털 코드의 변화에 의해 첫 번째 단의 드라이버의 풀 업부의 구동력이 점점 감소하여 최소가 된 다음, 두 번째 단의 드라이버의 풀다운부의 구동력이 점점 감소하여 최소가 되는 형태의 동작을 수행하였다. 그런데, 첫 번째 단의 드라이버의 풀업부의 구동력이 최소화되면, 첫 번째 단의 드라이버 전체의 구동력이 감소하게 되어, 두 단의 드라이버의 사이에 팬아웃(Fan-out)의 차이가 커지게 됨에 따라 드라이버 전체가 오동작할 우려가 발생하게 된다. 즉, 종래의 듀티 사이클 보정 회로는 듀티 사이클 보정 동작만을 고려하여 설계되어 있었고, 각 드라이버 간의 팬아웃을 고려하지 않은 채로 설계되어 있어, 동작의 안정성이 저하된다는 문제점이 존재하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 보다 안정적인 듀티 사이클 보정 동작을 구현하는 듀티 사이클 보정 회로 및 방법을 제공하는 데에 그 기술적 과제가 있다.
또한, 본 발명은 클럭의 듀티 사이클을 보다 정교하게 보정하는 듀티 사이클 보정 회로 및 방법을 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로는, 듀티비 감지 신호에 응답하여 복수 비트의 풀업 제어 신호와 복수 비트의 풀다운 제어 신호의 논리값을 교대로 변화시키는 듀티비 제어 수단; 상기 복수 비트의 풀업 제어 신호 및 상기 복수 비트의 풀다운 제어 신호에 응답하여 제 1 드라이버와 제 2 드라이버의 구동력을 조절하여 보정 클럭을 출력하는 듀티비 보정 수단; 및 상기 보정 클럭의 듀티비를 감지하여 상기 듀티비 감지 신호를 생성하는 듀티비 감지 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 듀티 사이클 보정 회로는, 소정 단위로 논리값이 증가하는 복수 비트의 카운팅 신호를 생성하는 카운팅 수단; 상기 복수 비트의 카운팅 신호의 최하위 비트의 논리값을 판별하여 복수 비트의 풀업 제어 신호 또는 복수 비트의 풀다운 제어 신호의 논리값을 변경하는 디코딩 수단; 및 상기 복수 비트의 풀업 제어 신호 및 상기 복수 비트의 풀다운 제어 신호에 응답하여 제 1 드라이버와 제 2 드라이버의 구동력을 조절하여 보정 클럭을 출력하는 듀티비 보정 수단;을 포함하는 것을 특징으로 한다.
그리고 본 발명의 또 다른 실시예에 따른 듀티 사이클 보정 방법은, 입력 클럭의 듀티비를 보정하여 보정 클럭을 생성하는 직렬 연결된 제 1 및 제 2 드라이버를 구비하는 듀티 사이클 보정 회로의 보정 방법으로서, a) 상기 보정 클럭의 듀티비를 감지하여 듀티비 감지 신호를 생성하는 단계; b) 상기 듀티비 감지 신호에 응답하여 상기 제 1 드라이버의 구동력을 변화시켜 상기 보정 클럭의 듀티비를 보정하는 단계; c) 상기 보정 클럭의 듀티비를 감지하여 상기 듀티비 감지 신호를 생성하는 단계; 및 d) 상기 듀티비 감지 신호에 응답하여 상기 제 2 드라이버의 구동력을 변화시켜 상기 보정 클럭의 듀티비를 보정하는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 듀티 사이클 보정 회로 및 방법은, 입력 클럭의 듀티 사이클을 보정하는 멀티 스테이지 드라이버에서 각 드라이버의 구동력을 교대로 변화시키는 동작을 수행함으로써, 팬아웃의 차이가 커지는 현상을 방지하여 보다 안정적인 듀티 사이클 보정 동작을 구현하는 효과를 창출한다.
아울러, 본 발명의 듀티 사이클 보정 회로 및 방법은, 멀티 스테이지 드라이버의 각 드라이버의 안정성을 확보하면서 듀티 사이클 보정 동작을 수행함에 따라, 보다 정교하게 클럭의 듀티 사이클을 보정할 수 있도록 하는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 상기 듀티 사이클 보정 회로는, 듀티비 감지 신호(dtdet)에 응답하여 n 비트의 카운팅 신호(cnt<1:n>)를 생성하는 카운팅 수단(10); 상기 n 비트의 카운팅 신호(cnt<1:n>)를 디코딩하여 n-1 비트의 풀업 제어 신호(plup<1:n-1>)와 n-1 비트의 풀다운 제어 신호(pldn<1:n-1>)를 생성하는 디코딩 수단(20); 상기 n-1 비트의 풀업 제어 신호(plup<1:n-1>) 및 상기 n-1 비트의 풀다운 제어 신호(pldn<1:n-1>)에 응답하여 입력 클럭(clk_in)의 듀티비를 보정하여 보정 클럭(clk_crt)을 출력하는 듀티비 보정 수단(30); 및 상기 보정 클럭(clk_crt)의 듀티비를 감지하여 상기 듀티비 감지 신호(dtdet)를 생성하는 듀티비 감지 수단(40);을 포함한다.
상기 듀티비 감지 신호(dtdet)는 상기 보정 클럭(clk_crt)의 로우 구간의 폭이 하이(High) 구간의 폭에 비해 넓은 경우에 인에이블 되는 신호이다. 상기 카운팅 수단(10)은 상기 듀티비 감지 신호(dtdet)의 인에이블시에 동작하며, 이로부터 생성되는 상기 n 비트의 카운팅 신호(cnt<1:n>)는 소정 단위(여기에서는, ‘1’)로 논리값이 증가하게 된다. 이후, 상기 카운팅 수단(10)은 상기 듀티비 감지 신호(dtdet)가 디스에이블 되면 상기 n 비트의 카운팅 신호(cnt<1:n>)의 논리값을 고정시킨다.
상기 디코딩 수단(20)은 상기 n 비트의 카운팅 신호(cnt<1:n>)의 최하위 비트의 논리값을 판별하여, 상기 n-1 비트의 풀업 제어 신호(plup<1:n-1>) 또는 상기 n-1 비트의 풀다운 제어 신호(pldn<1:n-1>)의 논리값을 변경시킨다. 즉, 예를 들어, 상기 n 비트의 카운팅 신호(cnt<1:n>)의 최하위 비트의 논리값이 ‘0’이면 상기 n-1 비트의 풀업 제어 신호(plup<1:n-1>)의 논리값을 ‘1’만큼 변화시키고, 상기 n 비트의 카운팅 신호(cnt<1:n>)의 최하위 비트의 논리값이 ‘1’이면 상기 n-1 비트의 풀다운 제어 신호(pldn<1:n-1>)의 논리값을 ‘1’만큼 변화시킨다. 상기 n 비트의 카운팅 신호(cnt<1:n>)는 상기 카운팅 수단(10)이 ‘1’ 단위로 논리값을 변화시킴에 의해 생성되는 신호이므로, 상기 n 비트의 카운팅 신호(cnt<1:n>)의 최하위 비트의 논리값은 ‘0’과 ‘1’을 반복적으로 갖게 되며, 이에 따라 상기 n-1 비트의 풀업 제어 신호(plup<1:n-1>)와 상기 n-1 비트의 풀다운 제어 신호(pldn<1:n-1>)의 논리값은 교대로 변화하게 된다. 여기에서는 상기 디코딩 수단(20)이 상기 n 비트의 카운팅 신호(cnt<1:n>)의 최하위 비트의 논리값을 판별하는 것을 예로 들었지만, 두 번째 하위 비트의 논리값을 판별하는 것도 본 발명의 범주에 포함된다.
상기 듀티비 보정 수단(30)은 멀티 스테이지 드라이버로서 구현되며, 이하에서 상세히 설명하겠지만, 직렬 연결된 제 1 드라이버와 제 2 드라이버를 이용하여 상기 입력 클럭(clk_in)의 듀티비를 보정하여 상기 보정 클럭(clk_crt)을 출력한다. 상기 제 1 드라이버와 상기 제 2 드라이버는 각각 풀업부와 풀다운부를 구비하는데, 상기 제 1 드라이버의 풀업부는 상기 n-1 비트의 풀업 제어 신호(plup<1:n- 1>)에 응답하여 구동력이 변화하게 되고, 상기 제 2 드라이버의 풀다운부는 상기 n-1 비트의 풀다운 제어 신호(pldn<1:n-1>)에 응답하여 구동력이 변화하게 된다. 물론, 상기 n-1 비트의 풀업 제어 신호(plup<1:n-1>)가 상기 제 2 드라이버의 풀업부에 입력되고, 상기 n-1 비트의 풀다운 제어 신호(pldn<1:n-1>)가 상기 제 1 드라이버의 풀다운부에 입력되는 형태 또한 용이하게 실시 구성할 수 있는 구성에 해당한다.
앞서 설명하였듯이, 상기 n-1 비트의 풀업 제어 신호(plup<1:n-1>)와 상기 n-1 비트의 풀다운 제어 신호(pldn<1:n-1>)는 교대로 논리값이 ‘1’씩 변화하게 된다. 따라서, 상기 n-1 비트의 풀업 제어 신호(plup<1:n-1>)에 응답하여 동작하는 상기 제 1 드라이버의 풀업부와, 상기 n-1 비트의 풀다운 제어 신호(pldn<1:n-1>)에 응답하여 동작하는 상기 제 2 드라이버의 풀다운부는, 교대로 그 구동력이 변화하게 될 것이다. 이처럼, 상기 제 1 드라이버의 풀업부와 상기 제 2 드라이버의 풀다운부는 교대로 구동력을 변화시키게 되고, 이에 따라 상기 제 1 드라이버와 상기 제 2 드라이버의 팬아웃 차이는 적정 범위를 초과하지 않게 된다.
이와 같이, 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로는, 멀티 스테이지 드라이버를 이용하여 클럭의 듀티 사이클을 보정하되, 각 드라이버의 구동력을 교대로 변경시키므로, 각 드라이버의 팬아웃 차이가 커지는 것을 방지하여, 동작의 안정성을 향상시킬 수 있다.
상기 듀티 사이클 보정 회로의 동작 초기에는 상기 보정 클럭(clk_crt)의 제 1 구간(예를 들어, 로우 구간)이 제 2 구간(예를 들어, 하이 구간)에 비해 넓은 형 태로 구현된다. 이후, 상술한 듀티 사이클 보정 동작이 수행되다가, 상기 보정 클럭(clk_crt)의 상기 제 1 구간이 상기 제 2 구간에 비해 더 이상 넓지 않은 상태가 되면, 상기 듀티비 감지 수단(40)은 상기 듀티비 감지 신호(dtdet)를 디스에이블 시키게 되고, 상기 듀티 사이클 보정 회로는 더 이상 상기 보정 클럭(clk_crt)의 듀티 사이클을 변화시키지 않는다. 이와 같은 상기 듀티비 감지 수단(40)의 구성은, 듀티 어큐뮬레이터(Duty Accumulator)와 같은 일반적인 회로 구성을 이용하여 용이하게 구현할 수 있으며, 이와 같은 수준의 회로 구성의 구현은 당업자에게 특별한 사항이 아님을 밝혀 둔다.
한편, 상기 카운팅 수단(10)과 상기 디코딩 수단(20)은 통칭하여 듀티비 제어 수단(50)이라 이를 수 있다. 즉, 상기 듀티비 제어 수단(50)은 상기 듀티비 감지 신호(dtdet)에 응답하여 상기 n-1 비트의 풀업 제어 신호(plup<1:n-1>)와 상기 n-1 비트의 풀다운 제어 신호(pldn<1:n-1>)의 논리값을 교대로 변화시킨다.
도 2 및 도 3은 도 1에 도시한 디코딩 수단과 듀티비 보정 수단의 상세 구성을 나타낸 제 1 예시도로서, 앞서 신호의 비트수를 표현한 n이 5인 것으로 가정하여 나타낸 것이다. 이하에서는, 5 비트의 카운팅 신호(cnt<1:5>) 중 최상위 비트가 카운팅 신호 1(cnt<1>)이고, 최하위 비트가 카운팅 신호 5(cnt<5>)인 것으로 표현하기로 한다. 마찬가지로, 각각 4비트로 구현되는 풀업 제어 신호(plup<1:4>)와 풀다운 제어 신호(pldn<1:4>) 중 최상위 비트는 각각 풀업 제어 신호 1(plup<1>)과 풀다운 제어 신호 1(pldn<1>)이고, 최하위 비트는 각각 풀업 제어 신호 4(plup<4>)와 풀다운 제어 신호 4(pldn<4>)인 것으로 표현하기로 한다.
도시한 바와 같이, 상기 디코딩 수단(20a)은, 상기 카운팅 신호 5(cnt<5>)를 반전시켜 부 카운팅 신호 5(/cnt<5>)를 생성하는 제 1 인버터(IV1)를 포함한다.
또한, 상기 디코딩 수단(20a)은, 리셋 신호(rst)에 의해 리셋되고 상기 부 카운팅 신호 5(/cnt<5>)에 응답하여 상기 카운팅 신호 1(cnt<1>)을 래치하여 풀업 제어 신호 1(plup<1>)을 생성하는 제 1 플립플롭(FF1); 상기 카운팅 신호 1(cnt<1>)을 입력 받는 제 2 인버터(IV2); 및 상기 리셋 신호(rst)에 의해 리셋되고 상기 카운팅 신호 5(cnt<5>)에 응답하여 상기 제 2 인버터(IV2)의 출력 신호를 래치하여 풀다운 제어 신호 1(pldn<1>)을 출력하는 제 2 플립플롭(FF2);을 더 포함한다.
그리고, 상기 디코딩 수단(20a)은, 상기 리셋 신호(rst)에 의해 리셋되고 상기 부 카운팅 신호 5(/cnt<5>)에 응답하여 상기 카운팅 신호 2(cnt<2>)를 래치하여 풀업 제어 신호 2(plup<2>)를 생성하는 제 3 플립플롭(FF3); 상기 카운팅 신호 2(cnt<2>)를 입력 받는 제 3 인버터(IV3); 및 상기 리셋 신호(rst)에 의해 리셋되고 상기 카운팅 신호 5(cnt<5>)에 응답하여 상기 제 3 인버터(IV3)의 출력 신호를 래치하여 풀다운 제어 신호 2(pldn<2>)를 출력하는 제 4 플립플롭(FF4);을 추가로 포함한다.
상기 디코딩 수단(20a)은, 상기 리셋 신호(rst)에 의해 리셋되고 상기 부 카운팅 신호 5(/cnt<5>)에 응답하여 상기 카운팅 신호 3(cnt<3>)을 래치하여 풀업 제어 신호 3(plup<3>)을 생성하는 제 5 플립플롭(FF5); 상기 카운팅 신호 3(cnt<3>)을 입력 받는 제 4 인버터(IV4); 및 상기 리셋 신호(rst)에 의해 리셋되고 상기 카 운팅 신호 5(cnt<5>)에 응답하여 상기 제 4 인버터(IV4)의 출력 신호를 래치하여 풀다운 제어 신호 3(pldn<3>)을 출력하는 제 6 플립플롭(FF6);을 더 포함한다.
상기 디코딩 수단(20a)은, 상기 리셋 신호(rst)에 의해 리셋되고 상기 부 카운팅 신호 5(/cnt<5>)에 응답하여 상기 카운팅 신호 4(cnt<4>)를 래치하여 풀업 제어 신호 4(plup<4>)를 생성하는 제 7 플립플롭(FF7); 상기 카운팅 신호 4(cnt<4>)를 입력 받는 제 4 인버터(IV4); 및 상기 리셋 신호(rst)에 의해 리셋되고 상기 카운팅 신호 5(cnt<5>)에 응답하여 상기 제 5 인버터(IV5)의 출력 신호를 래치하여 풀다운 제어 신호 4(pldn<4>)를 출력하는 제 8 플립플롭(FF8);을 추가로 포함한다.
이와 같은 상기 디코딩 수단(20a)의 구성에 의해, 상기 4 비트의 풀업 제어 신호(plup<1:4>)와 상기 4비트의 풀다운 제어 신호(pldn<1:4>)는 교대로 그 논리값이 변화하게 된다. 상기 5 비트의 카운팅 신호(cnt<1:5>), 상기 4 비트의 풀업 제어 신호(plup<1:4>) 및 상기 4 비트의 풀다운 제어 신호(pldn<1:4>)의 논리값의 변화는 아래의 표 1을 참조하여 이해할 수 있다.
[표 1]
10진수 cnt<1:5> plup<1> plup<2> plup<3> plup<4> pldn<1> pldn<2> pldn<3> pldn<4>
0 00000 0 0 0 0 1 1 1 1
1 00001 0 0 0 0 1 1 1 1
2 00010 0 0 0 1 1 1 1 1
3 00011 0 0 0 1 1 1 1 0
4 00100 0 0 1 0 1 1 1 0
5 00101 0 0 1 0 1 1 0 1
6 00110 0 0 1 1 1 1 0 1
7 00111 0 0 1 1 1 1 0 0
8 01000 0 1 0 0 1 1 0 0
9 01001 0 1 0 0 1 0 1 1
10 01010 0 1 0 1 1 0 1 1
11 01011 0 1 0 1 1 0 1 0
12 01100 0 1 1 0 1 0 1 0
13 01101 0 1 1 0 1 0 0 1
14 01110 0 1 1 1 1 0 0 1
15 01111 0 1 1 1 1 0 0 0
16 10000 1 0 0 0 1 0 0 0
17 10001 1 0 0 0 0 1 1 1
18 10010 1 0 0 1 0 1 1 1
19 10011 1 0 0 1 0 1 1 0
20 10100 1 0 1 0 0 1 1 0
21 10101 1 0 1 0 0 1 0 1
22 10110 1 0 1 1 0 1 0 1
23 10111 1 0 1 1 0 1 0 0
24 11000 1 1 0 0 0 1 0 0
25 11001 1 1 0 0 0 0 1 1
26 11010 1 1 0 1 0 0 1 1
27 11011 1 1 0 1 0 0 1 0
28 11100 1 1 1 0 0 0 1 0
29 11101 1 1 1 0 0 0 0 1
30 11110 1 1 1 1 0 0 0 1
31 11111 1 1 1 1 0 0 0 0
표 1에 나타난 것과 같이, 상기 5비트의 카운팅 신호(cnt<1:5>) 중에서 최하위 비트인 상기 카운팅 신호 5(cnt<5>)의 논리값이 ‘0’일 때에는 상기 4비트의 풀업 제어 신호(plup<1:4>)의 논리값이 ‘1’씩 증가하고, 상기 카운팅 신호 5(cnt<5>)의 논리값이 ‘1’일 때에는 상기 4비트의 풀다운 제어 신호(pldn<1:4>)의 논리값이 ‘1’씩 감소하게 된다. 즉, 상기 디코딩 수단(20a)은 상기 5비트의 카운팅 신호(cnt<1:5>)를 입력 받아 상기 4비트의 풀업 제어 신호(plup<1:4>)와 상기 4비트의 풀다운 제어 신호(pldn<1:4>)를 생성하는데, 이 때 상기 4비트의 풀업 제어 신호(plup<1:4>)의 논리값과 상기 4비트의 풀다운 제어 신호(pldn<1:4>)의 논리값은 교대로 변화하게 된다. 이후에 다시 살펴보겠지만, 이처럼 상기 4비트의 풀업 제어 신호(plup<1:4>)의 논리값과 상기 4비트의 풀다운 제어 신호(pldn<1:4>)의 논리값이 교대로 변화함에 따라, 상기 듀티비 보정 수단(30)은 듀티비 보정 동작시 팬아웃 차이의 증가로 인한 오동작을 방지할 수 있다.
도 3을 참조하면, 상기 듀티비 보정 수단(30a)은, 상기 4비트의 풀업 제어 신호(plup<1:4>)에 응답하여 상기 입력 클럭(clk_in)을 구동하여 구동 클럭(clk_drv)를 출력하는 제 1 드라이버(310a); 및 상기 4비트의 풀다운 제어 신호(pldn<1:4>)에 응답하여 상기 구동 클럭(clk_drv)을 구동하여 상기 보정 클럭(clk_crt)을 생성하는 제 2 드라이버(320a);를 포함한다.
상기 제 1 드라이버(310a)는, 상기 구동 클럭(clk_drv)을 출력하는 제 1 출력 노드(Nout1); 상기 입력 클럭(clk_in)을 구동하여 상기 제 1 출력 노드(Nout1)에 전달하는 제 1 디폴트 드라이버(312); 상기 입력 클럭(clk_in)과 상기 4비트의 풀업 제어 신호(plup<1:4>)에 응답하여 상기 제 1 출력 노드(Nout1)를 풀업하는 제 1 풀업부(314a); 및 외부 공급전원(VDD)과 상기 입력 클럭(clk_in)에 응답하여 상기 제 1 출력 노드(Nout1)를 풀다운하는 제 1 풀다운부(316a);를 포함한다.
상기 제 1 디폴트 드라이버(312)는, 게이트 단에 상기 입력 클럭(clk_in)이 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되는 제 1 트랜지스터(TR1); 게이트 단에 그라운드 전원(VSS)이 인가되고 소스 단이 상기 제 1 트랜지스터(TR1)의 드레인 단에 접속되며 드레인 단이 상기 제 1 출력 노드(Nout1)에 접속되는 제 2 트랜지스터(TR2); 게이트 단에 상기 외부 공급전원(VDD)이 인가되고 드레인 단이 상기 제 1 출력 노드(Nout1)에 접속되는 제 3 트랜지스터(TR3); 및 게이트 단에 상기 입력 클럭(clk_in)이 입력되고 드레인 단이 상기 제 3 트랜지스터(TR3)의 소스 단에 접속되며 소스 단이 접지되는 제 4 트랜지스터(TR4);를 포함한다.
상기 제 1 풀업부(314a)는, 각각의 게이트 단에 상기 입력 클럭(clk_in)이 입력되고 각각의 소스 단에 상기 외부 공급전원(VDD)이 인가되는 4개의 제 5 트랜지스터(TR5a<1:4>); 및 각각의 게이트 단에 상기 4비트의 풀업 제어 신호(plup<1:4>)가 한 비트씩 입력되고 각각의 소스 단이 상기 4개의 제 5 트랜지스터(TR5a<1:4>)의 드레인 단에 각각 접속되며 각각의 드레인 단이 상기 제 1 출력 노드(Nout1)에 접속되는 4개의 제 6 트랜지스터(TR6a<1:4>);를 포함한다.
상기 제 1 풀다운부(316a)는, 각각의 게이트 단에 상기 외부 공급전원(VDD)이 인가되고 각각의 드레인 단이 상기 제 1 출력 노드(Nout1)에 접속되는 4개의 제 7 트랜지스터(TR7a<1:4>); 및 각각의 게이트 단에 상기 입력 클럭(clk_in)이 입력되고 각각의 드레인 단이 상기 4개의 제 7 트랜지스터(TR7a<1:4>)의 소스 단에 각각 접속되며 각각의 소스 단이 접지되는 4개의 제 8 트랜지스터(TR8a<1:4>);를 포함한다.
상기 제 2 드라이버(320a)는, 상기 보정 클럭(clk_crt)을 출력하는 제 2 출력 노드(Nout2); 상기 구동 클럭(clk_drv)을 구동하여 상기 제 2 출력 노드(Nout2) 에 전달하는 제 2 디폴트 드라이버(322); 상기 구동 클럭(clk_drv)과 상기 그라운드 전원(VSS)에 응답하여 상기 제 2 출력 노드(Nout2)를 풀업하는 제 2 풀업부(324a); 및 상기 4비트의 풀다운 제어 신호(pldn<1:4>)와 상기 구동 클럭(clk_drv)에 응답하여 상기 제 2 출력 노드(Nout2)를 풀다운하는 제 2 풀다운부(326a);를 포함한다.
상기 제 2 디폴트 드라이버(322)는, 게이트 단에 상기 구동 클럭(clk_drv)이 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되는 제 9 트랜지스터(TR9); 게이트 단에 상기 그라운드 전원(VSS)이 인가되고 소스 단이 상기 제 9 트랜지스터(TR9)의 드레인 단에 접속되며 드레인 단이 상기 제 2 출력 노드(Nout2)에 접속되는 제 10 트랜지스터(TR10); 게이트 단에 상기 외부 공급전원(VDD)이 인가되고 드레인 단이 상기 제 2 출력 노드(Nout2)에 접속되는 제 11 트랜지스터(TR11); 및 게이트 단에 상기 구동 클럭(clk_drv)이 입력되고 드레인 단이 상기 제 11 트랜지스터(TR11)의 소스 단에 접속되며 소스 단이 접지되는 제 12 트랜지스터(TR12);를 포함한다.
상기 제 2 풀업부(324a)는, 각각의 게이트 단에 상기 구동 클럭(clk_drv)이 입력되고 각각의 소스 단에 상기 외부 공급전원(VDD)이 인가되는 4개의 제 13 트랜지스터(TR13a<1:4>); 및 각각의 게이트 단에 상기 그라운드 전원(VSS)이 인가되고 각각의 소스 단이 상기 4개의 제 13 트랜지스터(TR13a<1:4>)의 드레인 단에 각각 접속되며 각각의 드레인 단이 상기 제 2 출력 노드(Nout2)에 접속되는 4개의 제 14 트랜지스터(TR14a<1:4>);를 포함한다.
상기 제 2 풀다운부(326a)는, 각각의 게이트 단에 상기 외부 공급전원(VDD)이 인가되고 각각의 드레인 단이 상기 제 2 출력 노드(Nout2)에 접속되는 4개의 제 15 트랜지스터(TR15a<1:4>); 및 각각의 게이트 단에 상기 구동 클럭(clk_drv)이 입력되고 각각의 드레인 단이 상기 4개의 제 15 트랜지스터(TR15a<1:4>)의 소스 단에 각각 접속되며 각각의 소스 단이 접지되는 4개의 제 16 트랜지스터(TR16a<1:4>);를 포함한다.
이와 같이 구성된 상기 듀티비 보정 수단(30a)에서, 상기 4비트의 풀업 제어 신호(plup<1:4>)와 상기 4비트의 풀다운 제어 신호(pldn<1:4>)의 논리값이 앞서 표 1에 나타낸 것과 같으면, 상기 보정 클럭(clk_crt)의 파형은 초기에는 로우 구간이 하이 구간에 비해 넓은 형태가 된다. 이후, 상기 4비트의 풀업 제어 신호(plup<1:4>)와 상기 4비트의 풀다운 제어 신호(pldn<1:4>)의 논리값이 순차적으로 변화함에 따라, 상기 제 1 드라이버(310a)의 상기 제 1 풀업부(314a)의 구동력과 상기 제 2 드라이버(320a)의 상기 제 2 풀다운부(326a)의 구동력은 교대로 감소하게 되며, 이에 따라 상기 보정 클럭(clk_crt)의 로우 구간은 점점 더 좁아지게 된다. 이후, 상기 보정 클럭(clk_crt)의 로우 구간이 하이 구간에 비해 더 이상 넓지 않은 상태가 되면 상기 제 1 드라이버(310a)의 상기 제 1 풀업부(314a)의 구동력과 상기 제 2 드라이버(320a)의 상기 제 2 풀다운부(326a)의 구동력은 고정된다.
도 4 및 도 5는 도 1에 도시한 디코딩 수단과 듀티비 보정 수단의 상세 구성을 나타낸 제 2 예시도로서, 여기에서도 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)는 4비트로 구현되는 것으로 나타내기로 한다. 한편, 상기 풀업 제 어 신호(plup)는 제 1 풀업 제어 신호(plup1<1:4>)와 제 2 풀업 제어 신호(plup2<1:4>)를 포함하고, 상기 풀다운 제어 신호(pldn)는 제 1 풀다운 제어 신호(pldn1<1:4>)와 제 2 풀다운 제어 신호(pldn2<1:4>)를 포함한다. 여기에서, 상기 카운팅 신호(cnt<1:n>)는 6비트의 신호로서 구현되며, 최상위 비트가 카운팅 신호(cnt<1>)이고 최하위 비트가 카운팅 신호 6(cnt<6>)인 것으로 표현하기로 한다.
도시한 바와 같이, 상기 디코딩 수단(20b)은, 상기 카운팅 신호 5(cnt<5>)와 상기 카운팅 신호 6(cnt<6>)을 디코딩하여 제 1 내지 제 4 래치 제어 신호(lat<1:4>)를 생성하는 디코더(DEC)를 포함한다. 여기에서, 두 비트의 디지털 신호를 디코딩하여 4개의 출력 신호 중 어느 하나를 인에이블 시키는 상기 디코더(DEC)의 구성은 당업자라면 용이하게 실시 구성할 수 있는 범주에 속한다. 상기 제 1 내지 제 4 래치 제어 신호(lat<1:4>)는 상기 카운팅 신호(cnt<1:6>)의 논리값의 변화에 따라 순서대로 하나씩 인에이블 된다.
상기 디코딩 수단(20b)은, 리셋 신호(rst)에 의해 리셋되고 상기 제 1 래치 제어 신호(lat<1>)에 응답하여 상기 카운팅 신호 1(cnt<1>)을 래치하여 제 1 풀업 제어 신호 1(plup1<1>)을 생성하는 제 9 플립플롭(FF9); 상기 리셋 신호(rst)에 의해 리셋되고 상기 제 3 래치 제어 신호(lat<3>)에 응답하여 상기 제 1 풀업 제어 신호 1(plup1<1>)을 생성하는 제 10 플립플롭(FF10); 상기 카운팅 신호 1(cnt<1>)을 입력 받는 제 6 인버터(IV6); 상기 리셋 신호(rst)에 의해 리셋되고 상기 제 2 래치 제어 신호(lat<2>)에 응답하여 상기 제 6 인버터(IV6)의 출력 신호를 래치하여 제 2 풀다운 제어 신호 1(pldn2<1>)을 출력하는 제 11 플립플롭(FF11); 및 상기 리셋 신호(rst)에 의해 리셋되고 상기 제 4 래치 제어 신호(lat<4>)에 응답하여 상기 제 2 풀다운 제어 신호 1(pldn2<1>)을 래치하여 제 2 풀업 제어 신호 1(plup2<1>)을 출력하는 제 12 플립플롭(FF12);을 더 포함한다.
상기 디코딩 수단(20b)은, 상기 리셋 신호(rst)에 의해 리셋되고 상기 제 1 래치 제어 신호(lat<1>)에 응답하여 상기 카운팅 신호 2(cnt<2>)를 래치하여 제 1 풀업 제어 신호 2(plup1<2>)을 생성하는 제 13 플립플롭(FF13); 상기 리셋 신호(rst)에 의해 리셋되고 상기 제 3 래치 제어 신호(lat<3>)에 응답하여 상기 제 1 풀업 제어 신호 2(plup1<2>)를 생성하는 제 14 플립플롭(FF14); 상기 카운팅 신호 2(cnt<2>)를 입력 받는 제 7 인버터(IV7); 상기 리셋 신호(rst)에 의해 리셋되고 상기 제 2 래치 제어 신호(lat<2>)에 응답하여 상기 제 7 인버터(IV7)의 출력 신호를 래치하여 제 2 풀다운 제어 신호 2(pldn2<2>)를 출력하는 제 15 플립플롭(FF15); 및 상기 리셋 신호(rst)에 의해 리셋되고 상기 제 4 래치 제어 신호(lat<4>)에 응답하여 상기 제 2 풀다운 제어 신호 2(pldn2<2>)를 래치하여 제 2 풀업 제어 신호 2(plup2<2>)를 출력하는 제 16 플립플롭(FF16);을 추가로 포함한다.
상기 디코딩 수단(20b)은, 상기 리셋 신호(rst)에 의해 리셋되고 상기 제 1 래치 제어 신호(lat<1>)에 응답하여 상기 카운팅 신호 3(cnt<3>)을 래치하여 제 1 풀업 제어 신호 3(plup1<3>)을 생성하는 제 17 플립플롭(FF17); 상기 리셋 신호(rst)에 의해 리셋되고 상기 제 3 래치 제어 신호(lat<3>)에 응답하여 상기 제 1 풀업 제어 신호 3(plup1<3>)을 생성하는 제 18 플립플롭(FF18); 상기 카운팅 신호 3(cnt<3>)을 입력 받는 제 8 인버터(IV8); 상기 리셋 신호(rst)에 의해 리셋되고 상기 제 2 래치 제어 신호(lat<2>)에 응답하여 상기 제 8 인버터(IV8)의 출력 신호를 래치하여 제 2 풀다운 제어 신호 3(pldn2<3>)을 출력하는 제 19 플립플롭(FF19); 및 상기 리셋 신호(rst)에 의해 리셋되고 상기 제 4 래치 제어 신호(lat<4>)에 응답하여 상기 제 2 풀다운 제어 신호 3(pldn2<3>)을 래치하여 제 2 풀업 제어 신호 3(plup2<3>)을 출력하는 제 20 플립플롭(FF20);을 더 포함한다.
상기 디코딩 수단(20b)은, 상기 리셋 신호(rst)에 의해 리셋되고 상기 제 1 래치 제어 신호(lat<1>)에 응답하여 상기 카운팅 신호 4(cnt<4>)를 래치하여 제 1 풀업 제어 신호 4(plup1<4>)를 생성하는 제 21 플립플롭(FF21); 상기 리셋 신호(rst)에 의해 리셋되고 상기 제 3 래치 제어 신호(lat<3>)에 응답하여 상기 제 1 풀업 제어 신호 4(plup1<4>)를 생성하는 제 22 플립플롭(FF22); 상기 카운팅 신호 4(cnt<4>)를 입력 받는 제 9 인버터(IV9); 상기 리셋 신호(rst)에 의해 리셋되고 상기 제 2 래치 제어 신호(lat<2>)에 응답하여 상기 제 9 인버터(IV9)의 출력 신호를 래치하여 제 2 풀다운 제어 신호 4(pldn2<4>)를 출력하는 제 23 플립플롭(FF23); 및 상기 리셋 신호(rst)에 의해 리셋되고 상기 제 4 래치 제어 신호(lat<4>)에 응답하여 상기 제 2 풀다운 제어 신호 4(pldn2<4>)를 래치하여 제 2 풀업 제어 신호 4(plup2<4>)를 출력하는 제 24 플립플롭(FF24);을 더 포함한다.
이와 같은, 상기 디코딩 수단(20b)의 구성에 의해, 상기 6비트의 카운팅 신호(cnt<1:6>)에서 최하위의 두 비트는 상기 제 1 풀업 제어 신호(plup1<1:4>), 상기 제 1 풀다운 제어 신호(pldn1<1:4>), 상기 제 2 풀업 제어 신호(plup2<1:4>) 및 상기 제 2 풀다운 제어 신호(pldn2<1:4>) 중 어느 신호의 논리값을 변경할지를 선택하는 데에 활용된다. 상기 제 1 풀업 제어 신호(plup1<1:4>)와 상기 제 1 풀다운 제어 신호(pldn1<1:4>)가 초기에 같은 논리값을 갖고 논리값이 ‘1’씩 증가하는 형태로 구현되고, 상기 제 2 풀업 제어 신호(plup2<1:4>)와 상기 제 2 풀다운 제어 신호(pldn2<1:4>)가 초기에 같은 논리값을 갖고 논리값이 ‘1’씩 감소하는 형태로 구현된다. 이 때, 상기 6비트의 카운팅 신호(cnt<1:6>)에서 최하위의 두 비트의 논리값 변화에 따라, 상기 제 1 풀업 제어 신호(plup1<1:4>), 상기 제 2 풀다운 제어 신호(pldn2<1:4>), 상기 제 1 풀다운 제어 신호(pldn1<1:4>), 상기 제 2 풀업 제어 신호(plup2<1:4>)의 순으로 논리값이 변경된다.
도 5를 참조하면, 본 실시예에서의 상기 듀티비 보정 수단(30b)은, 앞서 도 3의 듀티비 보정 수단(30a)과 유사한 형태의 구성을 가진다. 그러나, 제 1 드라이버(310b)의 제 1 풀업부(314b)는 상기 제 1 풀업 제어 신호(plup1<1:4>)에 응답하고, 제 1 풀다운부(316b)는 상기 제 1 풀다운 제어 신호(pldn1<1:4>)에 응답하며, 상기 제 2 드라이버(320b)의 제 2 풀업부(324b)는 상기 제 2 풀업 제어 신호(plup2<1:4>)에 응답하고, 제 2 풀다운부(326b)는 상기 제 2 풀다운 제어 신호(pldn2<1:4>)에 응답하여 각각 구동력이 변화하게 된다는 점이 상이하다.
즉, 상기 제 1 풀업부(314b)는, 각각의 게이트 단에 상기 입력 클럭(clk_in)이 입력되고 각각의 소스 단에 상기 외부 공급전원(VDD)이 인가되는 4개의 제 5 트랜지스터(TR5b<1:4>); 및 각각의 게이트 단에 상기 4비트의 제 1 풀업 제어 신호(plup1<1:4>)가 한 비트씩 입력되고 각각의 소스 단이 상기 4개의 제 5 트랜지스 터(TR5b<1:4>)의 드레인 단에 각각 접속되며 각각의 드레인 단이 상기 제 1 출력 노드(Nout1)에 접속되는 4개의 제 6 트랜지스터(TR6b<1:4>);를 포함한다.
상기 제 1 풀다운부(316b)는, 각각의 게이트 단에 상기 4비트의 제 1 풀다운 제어 신호(pldn1<1:4>)가 한 비트씩 입력되고 각각의 드레인 단이 상기 제 1 출력 노드(Nout1)에 접속되는 4개의 제 7 트랜지스터(TR7b<1:4>); 및 각각의 게이트 단에 상기 입력 클럭(clk_in)이 입력되고 각각의 드레인 단이 상기 4개의 제 7 트랜지스터(TR7b<1:4>)의 소스 단에 각각 접속되며 각각의 소스 단이 접지되는 4개의 제 8 트랜지스터(TR8b<1:4>);를 포함한다.
또한, 상기 제 2 풀업부(324b)는, 각각의 게이트 단에 상기 구동 클럭(clk_drv)이 입력되고 각각의 소스 단에 상기 외부 공급전원(VDD)이 인가되는 4개의 제 13 트랜지스터(TR13b<1:4>); 및 각각의 게이트 단에 상기 4비트의 제 2 풀업 제어 신호(plup2<1:4>)가 한 비트씩 입력되고 각각의 소스 단이 상기 4개의 제 13 트랜지스터(TR13b<1:4>)의 드레인 단에 각각 접속되며 각각의 드레인 단이 상기 제 2 출력 노드(Nout2)에 접속되는 4개의 제 14 트랜지스터(TR14b<1:4>);를 포함한다.
상기 제 2 풀다운부(326b)는, 각각의 게이트 단에 상기 4비트의 제 2 풀다운 제어 신호(pldn2<1:4>)가 한 비트씩 입력되고 각각의 드레인 단이 상기 제 2 출력 노드(Nout2)에 접속되는 4개의 제 15 트랜지스터(TR15b<1:4>); 및 각각의 게이트 단에 상기 구동 클럭(clk_drv)이 입력되고 각각의 드레인 단이 상기 4개의 제 15 트랜지스터(TR15b<1:4>)의 소스 단에 각각 접속되며 각각의 소스 단이 접지되는 4 개의 제 16 트랜지스터(TR16b<1:4>);를 포함한다.
상기 제 1 풀업 제어 신호(plup<1:4>), 상기 제 2 풀다운 제어 신호(pldn2<1:4>), 상기 제 1 풀다운 제어 신호(pldn1<1:4>) 및 상기 제 2 풀업 제어 신호(plup2<1:4>)의 논리값이 각각 한 비트씩 교대로 변화함에 따라, 상기 제 1 드라이버(310)의 상기 제 1 풀업부(314), 상기 제 2 드라이버(320)의 상기 제 2 풀다운부(326), 상기 제 1 드라이버(310)의 상기 제 1 풀다운부(316), 상기 제 2 드라이버(320)의 상기 제 2 풀업부(324)의 순서대로 각 구성의 구동력이 변화하게 되며, 이러한 동작에 의해 상기 듀티비 보정 수단(30b)은 상기 보정 클럭(clk_crt)의 로우 구간을 점점 좁힘으로써 듀티비를 보정할 수 있다. 이 경우, 앞서 도 2 및 도 3에서 설명한 경우보다 더 정교한 듀티비 보정 동작을 수행할 수 있다는 장점이 획득된다.
상술한 것과 같이, 본 발명의 듀티 사이클 보정 회로 및 방법은, 멀티 스테이지 드라이버를 이용하여 입력 클럭의 듀티 사이클을 보정하되, 각 드라이버의 구동력을 교대로 변화시킴으로써, 드라이버 간의 팬아웃 차이가 커지는 오동작을 방지할 수 있다. 이는 논리값이 ‘1’씩 증가하는 카운팅 신호를 디코딩함에 있어서, 하위 비트를 각 드라이버를 구분하는 데에 사용함으로써 취득하게 되는 이점이다. 이에 따라 듀티 사이클 보정 회로의 동작의 안정성이 향상되어, 보다 안정적으로 듀티 사이클 보정 동작을 구현할 수 있게 된다. 또한, 디코딩 방식에 약간의 변화를 주고 각 드라이버의 구성에 단순한 설계 변경을 실시함으로써, 안정적이면서도 정교한 듀티 사이클 보정 동작을 구현할 수도 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 디코딩 수단의 상세 구성을 나타낸 제 1 예시도,
도 3는 도 1에 도시한 듀티비 보정 수단의 상세 구성을 나타낸 제 1 예시도,
도 4는 도 1에 도시한 디코딩 수단의 상세 구성을 나타낸 제 2 예시도,
도 5는 도 1에 도시한 듀티비 보정 수단의 상세 구성을 나타낸 제 2 예시도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 카운팅 수단 20 : 디코딩 수단
30 : 듀티비 보정 수단 40 : 듀티비 감지 수단
310 : 제 1 드라이버 320 : 제 2 드라이버

Claims (25)

  1. 듀티비 감지 신호에 응답하여 복수 비트의 풀업 제어 신호와 복수 비트의 풀다운 제어 신호의 논리값을 교대로 변화시키는 듀티비 제어 수단;
    상기 복수 비트의 풀업 제어 신호 및 상기 복수 비트의 풀다운 제어 신호에 응답하여 제 1 드라이버와 제 2 드라이버의 구동력을 조절하여 보정 클럭을 출력하는 듀티비 보정 수단; 및
    상기 보정 클럭의 듀티비를 감지하여 상기 듀티비 감지 신호를 생성하는 듀티비 감지 수단;
    을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  2. 제 1 항에 있어서,
    상기 듀티비 제어 수단은,
    상기 듀티비 감지 신호에 응답하여 복수 비트의 카운팅 신호를 생성하는 카운팅 수단; 및
    상기 복수 비트의 카운팅 신호를 디코딩하여 상기 복수 비트의 풀업 제어 신호와 상기 복수 비트의 풀다운 제어 신호를 생성하는 디코딩 수단;
    을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  3. 제 2 항에 있어서,
    상기 카운팅 수단은, 상기 듀티비 감지 신호의 인에이블시 상기 복수 비트의 카운팅 신호의 논리값을 소정 단위로 증가시키고, 상기 듀티비 감지 신호가 디스에이블 되면 상기 복수 비트의 카운팅 신호의 논리값을 고정시키도록 구성됨을 특징으로 하는 듀티 사이클 보정 회로.
  4. 제 2 항에 있어서,
    상기 디코딩 수단은, 상기 복수 비트의 카운팅 신호의 최하위 비트의 논리값을 판별하여, 판별 결과에 따라 상기 복수 비트의 풀업 제어 신호 또는 상기 복수 비트의 풀다운 제어 신호의 논리값을 변화시키도록 구성됨을 특징으로 하는 듀티 사이클 보정 회로.
  5. 제 2 항에 있어서,
    상기 디코딩 수단은, 상기 복수 비트의 카운팅 신호의 두 번째 하위 비트의 논리값을 판별하여, 판별 결과에 따라 상기 복수 비트의 풀업 제어 신호 또는 상기 복수 비트의 풀다운 제어 신호의 논리값을 변화시키도록 구성됨을 특징으로 하는 듀티 사이클 보정 회로.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 듀티비 보정 수단의 상기 제 1 드라이버와 상기 제 2 드라이버는, 각각 풀업부와 풀다운부를 구비하며, 상기 복수 비트의 풀업 제어 신호에 응답하여 상기 제 1 드라이버의 풀업부의 구동력을 변화시키고, 상기 복수 비트의 풀다운 제어 신호에 응답하여 상기 제 2 드라이버의 풀다운부의 구동력을 변화시키도록 구성됨을 특징으로 하는 듀티 사이클 보정 회로.
  7. 제 6 항에 있어서,
    상기 제 1 드라이버는,
    출력 노드;
    입력 클럭을 구동하여 상기 출력 노드에 전달하는 디폴트 드라이버;
    상기 입력 클럭과 상기 복수 비트의 풀업 제어 신호에 응답하여 상기 출력 노드를 풀업하는 풀업부; 및
    상기 입력 클럭에 응답하여 상기 출력 노드를 풀다운하는 풀다운부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  8. 제 6 항에 있어서,
    상기 제 2 드라이버는,
    상기 보정 클럭을 출력하는 출력 노드;
    상기 제 1 드라이버의 출력 신호를 구동하여 상기 출력 노드에 전달하는 디폴트 드라이버;
    상기 제 1 드라이버의 출력 신호에 응답하여 상기 출력 노드를 풀업하는 풀업부; 및
    상기 제 1 드라이버의 출력 신호와 상기 복수 비트의 풀다운 제어 신호에 응답하여 상기 출력 노드를 풀다운하는 풀다운부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  9. 제 1 항에 있어서,
    상기 듀티 사이클 감지 수단은, 상기 보정 클럭의 제 1 레벨 구간이 제 2 레벨 구간에 비해 넓으면 상기 듀티비 감지 신호의 인에이블 상태를 유지시키다가, 상기 제 1 레벨의 구간이 상기 제 2 레벨 구간에 비해 더 이상 넓지 않은 상태가 되면 상기 듀티비 감지 신호를 디스에이블 시키도록 구성됨을 특징으로 하는 듀티 사이클 보정 회로.
  10. 소정 단위로 논리값이 증가하는 복수 비트의 카운팅 신호를 생성하는 카운팅 수단;
    상기 복수 비트의 카운팅 신호의 최하위 비트의 논리값에 응답하여 복수 비트의 풀업 제어 신호 및 복수 비트의 풀다운 제어 신호 중 하나의 논리값을 변경하는 디코딩 수단; 및
    상기 복수 비트의 풀업 제어 신호 및 상기 복수 비트의 풀다운 제어 신호에 응답하여 제 1 드라이버와 제 2 드라이버의 구동력을 조절하여 보정 클럭을 출력하는 듀티비 보정 수단;
    을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  11. 제 10 항에 있어서,
    상기 카운팅 수단은, 듀티비 감지 신호의 인에이블시 상기 복수 비트의 카운팅 신호의 논리값을 증가시키고, 상기 듀티비 감지 신호가 디스에이블 되면 상기 복수 비트의 카운팅 신호의 논리값을 고정시키도록 구성됨을 특징으로 하는 듀티 사이클 보정 회로.
  12. 제 11 항에 있어서,
    상기 디코딩 수단은, 상기 복수 비트의 카운팅 신호의 최하위 비트의 논리값이 제 1 논리값이면 상기 복수 비트의 풀업 제어 신호의 논리값을 변화시키고, 상기 복수 비트의 카운팅 신호의 최하위 비트의 논리값이 제 2 논리값이면 상기 복수 비트의 풀다운 제어 신호의 논리값을 변화시키도록 구성됨을 특징으로 하는 듀티 사이클 보정 회로.
  13. 제 12 항에 있어서,
    상기 제 1 드라이버는,
    출력 노드;
    입력 클럭을 구동하여 상기 출력 노드에 전달하는 디폴트 드라이버;
    상기 입력 클럭과 상기 복수 비트의 풀업 제어 신호에 응답하여 상기 출력 노드를 풀업하는 제 1 풀업부; 및
    상기 입력 클럭에 응답하여 상기 출력 노드를 풀다운하는 제 1 풀다운부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  14. 제 12 항에 있어서,
    상기 제 2 드라이버는,
    상기 보정 클럭을 출력하는 출력 노드;
    상기 제 1 드라이버의 출력 신호를 구동하여 상기 출력 노드에 전달하는 디폴트 드라이버;
    상기 제 1 드라이버의 출력 신호에 응답하여 상기 출력 노드를 풀업하는 제 2 풀업부; 및
    상기 제 1 드라이버의 출력 신호와 상기 복수 비트의 풀다운 제어 신호에 응답하여 상기 출력 노드를 풀다운하는 제 2 풀다운부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  15. 제 11 항에 있어서,
    상기 보정 클럭의 듀티비를 감지하여 상기 듀티비 감지 신호를 생성하는 듀티비 감지 수단을 추가로 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  16. 제 2 항 또는 제 10 항에 있어서,
    상기 풀업 제어 신호는 제 1 풀업 제어 신호와 제 2 풀업 제어 신호를 포함 하고, 상기 풀다운 제어 신호는 제 1 풀다운 제어 신호와 제 2 풀다운 제어 신호를 포함하며,
    상기 디코딩 수단은, 상기 복수 비트의 카운팅 신호의 최하위 두 비트의 논리값을 판별하여, 판별 결과에 따라 상기 제 1 풀업 제어 신호, 상기 제 2 풀다운 제어 신호, 상기 제 1 풀다운 제어 신호 및 상기 제 2 풀업 제어 신호의 논리값을 소정 단위만큼씩 교대로 변화시키도록 구성됨을 특징으로 하는 듀티 사이클 보정 회로.
  17. 제 16 항에 있어서,
    상기 듀티비 보정 수단의 상기 제 1 드라이버는 제 1 풀업부와 제 1 풀다운부를 구비하고, 상기 제 2 드라이버는 제 2 풀업부와 제 2 풀다운부를 구비하며,
    상기 제 1 풀업부는 상기 제 1 풀업 제어 신호에 응답하고, 상기 제 1 풀다운부는 상기 제 1 풀다운 제어 신호에 응답하며, 상기 제 2 풀업부는 상기 제 2 풀업 제어 신호에 응답하고, 상기 제 2 풀다운부는 상기 제 2 풀다운 제어 신호에 응답하여 각각 구동력을 변화시키도록 구성됨을 특징으로 하는 듀티 사이클 보정 회로.
  18. 제 17 항에 있어서,
    상기 제 1 드라이버는,
    출력 노드;
    입력 클럭을 구동하여 상기 출력 노드에 전달하는 디폴트 드라이버;
    상기 입력 클럭과 상기 제 1 풀업 제어 신호에 응답하여 상기 출력 노드를 풀업하는 상기 제 1 풀업부; 및
    상기 입력 클럭과 상기 제 1 풀다운 제어 신호에 응답하여 상기 출력 노드를 풀다운하는 상기 제 1 풀다운부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  19. 제 17 항에 있어서,
    상기 제 2 드라이버는,
    상기 보정 클럭을 출력하는 출력 노드;
    상기 제 1 드라이버의 출력 신호를 구동하여 상기 출력 노드에 전달하는 디폴트 드라이버;
    상기 제 1 드라이버의 출력 신호와 상기 제 2 풀업 제어 신호에 응답하여 상기 출력 노드를 풀업하는 상기 제 2 풀업부; 및
    상기 제 1 드라이버의 출력 신호와 상기 제 2 풀다운 제어 신호에 응답하여 상기 출력 노드를 풀다운하는 상기 제 2 풀다운부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  20. 입력 클럭의 듀티비를 보정하여 보정 클럭을 생성하는 직렬 연결된 제 1 및 제 2 드라이버를 구비하는 듀티 사이클 보정 회로의 보정 방법으로서,
    a) 상기 보정 클럭의 듀티비를 감지하여 듀티비 감지 신호를 생성하는 단계;
    b) 상기 듀티비 감지 신호에 응답하여 복수 비트의 풀업 제어 신호의 논리값을 변화시킴으로써 상기 제 1 드라이버의 구동력을 변화시켜 상기 보정 클럭의 듀티비를 보정하는 단계;
    c) 상기 보정 클럭의 듀티비를 감지하여 상기 듀티비 감지 신호를 생성하는 단계; 및
    d) 상기 듀티비 감지 신호에 응답하여 복수 비트의 풀다운 제어 신호의 논리값을 변화시킴으로써 상기 제 2 드라이버의 구동력을 변화시켜 상기 보정 클럭의 듀티비를 보정하는 단계;
    를 포함하고,
    상기 b) 및 d) 단계는 교대로 수행되는 것을 특징으로 하는 듀티 사이클 보정 방법.
  21. 제 20 항에 있어서,
    상기 a) 단계와 상기 c) 단계는, 각각 상기 보정 클럭의 제 1 레벨 구간이 제 2 레벨 구간에 비해 넓으면 상기 듀티비 감지 신호의 인에이블 상태를 유지시키다가, 상기 제 1 레벨의 구간이 상기 제 2 레벨 구간에 비해 더 이상 넓지 않은 상태가 되면 상기 듀티비 감지 신호를 디스에이블 시키는 단계인 것을 특징으로 하는 듀티 사이클 보정 방법.
  22. 제 20 항에 있어서,
    상기 b) 단계는,
    상기 듀티비 감지 신호가 인에이블 된 것이 감지되면, 카운팅 동작을 수행하여 복수 비트의 카운팅 신호의 논리값을 증가시키는 단계;
    상기 복수 비트의 카운팅 신호의 최하위 비트의 논리값을 판별하여, 판별 결과에 따라 상기 복수 비트의 풀업 제어 신호의 논리값을 변화시키는 단계; 및
    상기 복수 비트의 풀업 제어 신호에 응답하여 상기 제 1 드라이버의 풀업부의 구동력을 변화시키는 단계;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 방법.
  23. 제 20 항에 있어서,
    상기 d) 단계는,
    상기 듀티비 감지 신호가 인에이블 된 것이 감지되면, 카운팅 동작을 수행하여 복수 비트의 카운팅 신호의 논리값을 증가시키는 단계;
    상기 복수 비트의 카운팅 신호의 최하위 비트의 논리값을 판별하여, 판별 결과에 따라 상기 복수 비트의 풀다운 제어 신호의 논리값을 변화시키는 단계; 및
    상기 복수 비트의 풀다운 제어 신호에 응답하여 상기 제 2 드라이버의 풀다운부의 구동력을 변화시키는 단계;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 방법.
  24. 제 20 항에 있어서,
    상기 b) 단계는,
    상기 듀티비 감지 신호가 인에이블 된 것이 감지되면, 카운팅 동작을 수행하여 복수 비트의 카운팅 신호의 논리값을 증가시키는 단계;
    상기 복수 비트의 카운팅 신호의 최하위 두 비트의 논리값을 판별하여, 판별 결과에 따라 상기 복수 비트의 풀다운 제어 신호의 논리값을 변화시키는 단계; 및
    상기 복수 비트의 풀다운 제어 신호에 응답하여 상기 제 1 드라이버의 풀다운부의 구동력을 변화시키는 단계;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 방법.
  25. 제 20 항에 있어서,
    상기 d) 단계는,
    상기 듀티비 감지 신호가 인에이블 된 것이 감지되면, 카운팅 동작을 수행하여 복수 비트의 카운팅 신호의 논리값을 증가시키는 단계;
    상기 복수 비트의 카운팅 신호의 최하위 두 비트의 논리값을 판별하여, 판별 결과에 따라 상기 복수 비트의 풀업 제어 신호의 논리값을 변화시키는 단계; 및
    상기 복수 비트의 풀업 제어 신호에 응답하여 상기 제 2 드라이버의 풀업부의 구동력을 변화시키는 단계;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 방법.
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