KR20050055925A - 듀티 사이클 보정회로 및 그것을 사용한 지연동기루프회로 및듀티 사이클 보정방법 - Google Patents

듀티 사이클 보정회로 및 그것을 사용한 지연동기루프회로 및듀티 사이클 보정방법 Download PDF

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Abstract

일정한 주기를 가지고 듀티 사이클 보정회로의 유효한 업 데이트를 수행하고 내부클럭신호의 듀티 비를 50:50으로 유지시킬 수 있는 듀티 사이클 보정회로가 개시되어 있다. 듀티 사이클 보정회로는 듀티보정부, 및 DCC 제어부를 구비한다. 듀티보정부는 서로 위상이 반대인 제 1 및 제 2 입력 클럭신호, 및 듀티보정 제어신호를 수신하고, 듀티보정 제어신호의 제어하에 온/오프되고, 제 1 및 제 2 입력 클럭신호의 듀티 사이클을 보정하여 서로 위상이 반대인 제 1 및 제 2 내부 클럭신호를 발생시킨다. DCC 제어부는 듀티 보정부를 온/오프 시키고 리프레쉬 커맨드가 인가되었을 때 리프레쉬 커맨드 인가 후 소정의 시간 동안 듀티보정과 관련된 정보를 업데이트시키는 듀티보정 제어신호를 발생시킨다. 듀티보정부는 듀티보정 제어신호에 의해 온/오프되고 외부 클럭신호를 수신하여 소정 시간 지연시키고 이 지연된 클럭신호의 제어하에 비교기의 출력전압의 듀티를 증가 또는 감소시키면서 듀티를 보정한다. 따라서, 지연동기루프 회로는 리프레쉬 커맨드가 입력된 다음 소정의 시간 지난 후 발생한 클럭신호에 의해 듀티보정과 관련된 정보를 업데이트 함으로써 안정적으로 클럭의 듀티 비를 50:50으로 유지할 수 있다.

Description

듀티 사이클 보정회로 및 그것을 사용한 지연동기루프 회로 및 듀티 사이클 보정방법{DUTY CYCLE CORRECTION CIRCUIT AND DELAY-LOCKED LOOP CIRCUIT EMPLOYING THE SAME AND METHOD FOR CORRECTING DUTY CYCLE}
본 발명은 듀티 사이클 보정회로에 관한 것으로, 특히 DRAM의 동작 중에 일정한 주기를 가지고 듀티 사이클 보정회로의 유효한 업데이트를 수행할 수 있는 듀티 사이클 보정회로에 관한 것이다.
메모리 장치와 메모리 컨트롤러 사이의 데이터 전송과 같이 클럭 주파수와 동기되어 데이터를 전송하는 I/O 인터페이스 방식에서는 버스의 부하가 커지고 전송주파수가 빨라짐에 따라 클럭과 데이터 간에 정확한 시간적 동기를 이루는 것이 매우 중요하다. 이러한 목적으로 사용될 수 있는 회로로는 위상동기루프 회로(Phase Locked Loop circuit; 이하 PLL 회로라 함)와 DLL 회로(Delay Locked Loop circuit; 이하 DLL 회로라 함)가 있다. 일반적으로 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치의 경우, 입력 주파수와 출력 주파수가 동일하므로 주파수 체배와 같은 기능이 필요하지 않고 빠른 클럭킹(clocking)과 낮은 지터(low jitter)의 특성이 요구된다. 따라서, 반도체 메모리 장치들 사이의 동기(synchronization)를 위해서는 주로 DLL 회로가 사용된다.
도 1은 SDR DRAM과 DDR DRAM에서 클럭 파형과 데이터의 파형을 비교하여 나타낸 도면이다. 도 1에 도시된 바와 같이, SDR(Single Data Rate) DRAM의 경우는 외부 클럭신호(ECLK)의 상승 에지 또는 하강 에지에서만 데이터가 출력되므로, 외부 클럭신호(ECLK)의 듀티 비가 50:50이 되지 않을 경우에도 데이터들(D0, D1) 사이의 데이터 구간의 폭은 일정하다. 그러나, DDR(Double Data Rate) DRAM의 경우는 외부 클럭신호(ECLK)의 상승 에지와 하강 에지 모두에서 데이터가 출력되므로, 외부 클럭신호(ECLK)의 듀티 비가 50:50이 되지 않을 경우에는 출력되는 데이터들(F0, S0)의 데이터 구간의 폭이 서로 다르게 된다. 출력되는 데이터들(F0, S0)의 데이터 구간의 폭이 서로 다르게 되면 유효 데이터 윈도우(valid data window)는 데이터 구간의 폭이 더 작은 쪽에 의해 결정되기 때문에 시스템의 타이밍 마진(timing margin)이 줄어든다. 따라서, DLL 회로는 외부 클럭의 듀티 사이클을 보정하기 위한 듀티 사이클 보정회로(Duty Cycle Correction Circuit; 이하 DCC 회로라 함)를 구비한다. 도 1에 도시된 바와 같이, DLL 회로에 DCC 회로가 포함되면 외부 클럭신호(ECLK)의 듀티 비가 50:50이 되지 않더라도 내부클럭신호(ICLK)의 듀티 비는 50:50이 되고 데이터들(F0, S0)의 데이터 구간의 폭이 일정하게 된다.
도 2는 종래 기술에 따른 아날로그 듀티 사이클 보정회로를 구비한 지연동기루프 회로로서, 한국공개특허 제 2003-0052650호에 개시되어 있다. 도 2에 도시된 바와 같이, DLL(210)에 외부 클럭신호(ECLK)가 입력되면 이 신호와 소정의 위상차를 갖는 클럭신호(ICLKP)가 발생되어 DCC 회로(230)에 제공된다. 클럭신호(ICLKP)는 DCC 회로(103)에 의해 듀티 사이클이 보정된다.
그런데, 도 2에 도시된 바와 같은 종래의 아날로그 듀티 사이클 보정회로는 전원이 차단되었다가 다시 인가될 때, 전하 펌프의 커패시터가 충전되는 데 걸리는 시간, 즉 클럭신호의 주기정보를 다시 맞추는 데 걸리는 시간만큼 시간지연(time delay)이 발생하게 된다. 이러한, 시간지연을 방지하기 위해 디지털 듀티 사이클 보정회로가 도입되었다. 디지털 듀티 사이클 보정회로에 대해서는 본 발명의 출원인에 의해 출원된 한국특허출원 제 2003-19653 호에 개시되어 있다.
본 발명은 한국특허출원 제 2003-19653 호에 개시된 발명에 일정한 주기를 가지고 DCC 회로의 유효한 업데이트를 수행하여 DLL 회로의 출력 클럭신호인 내부클럭신호의 듀티 비를 50:50으로 유지시키는 기능을 포함하고 있다.
본 발명은 상술한 종래의 문제점을 해결하고자 고안된 발명으로서, 본 발명의 목적은 DRAM의 동작 중에 일정한 주기를 가지고 듀티 사이클 보정회로의 유효한 업 데이트를 수행하고 내부클럭신호의 듀티 비를 50:50으로 유지시킬 수 있는 듀티 사이클 보정회로를 제공하는 것이다.
본 발명의 다른 목적은 리프레쉬 커맨드를 사용하여 일정한 주기마다 듀티 사이클 보정회로의 유효한 업 데이트를 수행할 수 있는 듀티 사이클 보정회로를 제공하는 것이다.
본 발명의 또 다른 목적은 리프레쉬 커맨드를 사용하여 일정한 주기마다 듀티 사이클 보정회로의 유효한 업 데이트를 수행할 수 있는 듀티 사이클 보정회로를 사용한 지연동기루프 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 리프레쉬 커맨드를 사용하여 일정한 주기를 가지고 듀티 사이클 보정회로의 유효한 업 데이트를 수행할 수 있는 듀티 사이클 보정방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 듀티 사이클 보정회로는 듀티보정부, 및 DCC 제어부를 구비한다.
듀티보정부는 서로 위상이 반대인 제 1 및 제 2 입력 클럭신호, 및 듀티보정 제어신호를 수신하고, 상기 듀티보정 제어신호의 제어하에 온/오프되고, 상기 제 1 및 제 2 입력 클럭신호의 듀티 사이클을 보정하여 서로 위상이 반대인 제 1 및 제 2 내부 클럭신호를 발생시킨다.
DCC 제어부는 상기 듀티 보정부를 온/오프 시키고 리프레쉬 커맨드가 인가되었을 때 상기 리프레쉬 커맨드 인가 후 소정의 시간 동안 듀티보정과 관련된 정보를 업데이트시키는 상기 듀티보정 제어신호를 발생시킨다.
DCC 제어부는 OR 회로와 주파수 체감기(frequency divider)를 구비한다. OR 회로는 클럭신호와 상기 듀티보정 제어신호를 수신하여 OR 연산을 수행한다. 주파수 체감기는 상기 리프레쉬 커맨드에 의해 리셋되고 상기 OR 회로의 출력신호의 주파수를 분주시켜 상기 듀티보정 제어신호를 상기 소정의 시간 동안 로우 상태로 유지시킨다.
듀티보정부는 듀티 검출기, 비교기, 카운터, D/A 컨버터, 및 듀티보정 증폭기를 구비한다.
듀티 검출기는 제 1 내부 클럭신호, 제 2 내부 클럭신호, 및 듀티보정 제어신호를 수신하고, 듀티보정 제어신호에 의해 온/오프되고 제 1 내부 클럭신호에 대응하는 제 1 펌프출력 전압신호와 제 2 내부 클럭신호에 대응하는 제 2 펌프출력 전압신호를 발생시킨다.
비교기는 듀티보정 제어신호에 의해 온/오프되고 제 1 펌프출력 전압신호와 제 2 펌프출력 전압신호를 비교한다.
카운터는 듀티보정 제어신호에 의해 온/오프되고 외부 클럭신호를 수신하여 소정 시간 지연시키고 이 지연된 클럭신호의 제어하에 비교기의 출력전압의 듀티를 증가 또는 감소시키면서 듀티를 보정한다.
D/A 컨버터는 듀티보정 제어신호에 의해 온/오프되고 카운터의 출력신호를 D/A 변환하여 서로 위상이 반대인 제 1 아날로그 출력신호 및 제 2 아날로그 출력신호를 발생시킨다.
듀티보정 증폭기는 듀티보정 제어신호에 의해 온/오프되고 제 1 펌프출력 전압신호, 제 2 펌프출력 전압신호, 제 1 아날로그 출력신호, 및 제 2 아날로그 출력신호의 제어하에 제 1 입력 클럭신호와 제 2 입력 클럭신호의 듀티 사이클을 보정하여 제 1 내부 클럭신호와 제 2 내부 클럭신호를 발생시킨다.
본 발명의 제 1 실시형태에 따른 지연동기루프 회로는 지연동기루프 회로는 지연동기부, 듀티보정부, DCC 제어부, 및 DLL 제어부를 구비한다.
지연동기부는 외부 클럭신호를 수신하고 외부 클럭신호와 같은 주기를 갖고 외부 클럭신호의 주기만큼의 지연시간을 갖는 서로 위상이 반대인 제 1 DLL 출력신호 및 제 2 DLL 출력신호를 발생시킨다. 또한, 지연동기부는 제 1 DLL 제어신호에 의해 전체 회로가 온/오프되고, 제 2 DLL 제어신호에 의해 일부 회로가 온/오프된다.
듀티보정부는 상기 제 1 DLL 출력신호, 상기 제 2 DLL 출력신호, 및 듀티보정 제어신호를 수신하고, 상기 듀티보정 제어신호의 제어하에 온/오프되고, 상기 제 1 DLL 출력신호와 상기 제 2 DLL 출력신호의 듀티 사이클을 보정하여 서로 위상이 반대인 제 1 내부 클럭신호와 제 2 내부 클럭신호를 발생시킨다.
DCC 제어부는 상기 듀티 보정부를 온/오프 시키고 리프레쉬 커맨드가 인가되었을 때 상기 리프레쉬 커맨드 인가 후 소정의 시간 동안 듀티보정과 관련된 정보를 업데이트시키는 상기 듀티보정 제어신호를 발생시킨다.
DLL 제어부는 상기 지연동기부 전체 또는 일부를 온/오프 시키고, 상기 리프레쉬 커맨드가 인가되었을 때 상기 듀티보정 제어신호를 수신하여 상기 리프레쉬 커맨드 인가 후 소정의 시간 동안 상기 지연동기부를 동작시키는 상기 제 1 DLL 제어신호와 상기 제 2 DLL 제어신호를 발생시킨다.
본 발명의 제 2 실시형태에 따른 지연동기루프 회로는 듀티보정부, DCC 제어부, 지연동기부, 및 DLL 제어부를 구비한다.
듀티보정부는 서로 위상이 반대인 제 1 및 제 2 외부 클럭신호, 및 듀티보정 제어신호를 수신하고, 상기 듀티보정 제어신호의 제어하에 온/오프되고, 상기 제 1 및 제 2 외부 클럭신호의 듀티 사이클을 보정하여 서로 위상이 반대인 제 1 내부 클럭신호와 제 2 내부 클럭신호를 발생시킨다.
DCC 제어부는 상기 듀티 보정부를 온/오프 시키고 리프레쉬 커맨드가 인가되었을 때 상기 리프레쉬 커맨드 인가 후 소정의 시간 동안 듀티보정과 관련된 정보를 업데이트시키는 상기 듀티보정 제어신호를 발생시킨다.
지연동기부는 상기 제 1 내부 클럭신호를 수신하고, 제 1 및 제 2 DLL 제어신호의 제어하에 전체 또는 일부 회로가 온/오프되고, 상기 제 1 내부 클럭신호와 같은 주기를 갖고 상기 제 1 내부 클럭신호의 주기만큼의 지연시간을 갖는 최종 내부 클럭신호를 발생시킨다.
DLL 제어부는 상기 지연동기부 전체 또는 일부를 온/오프 시키고, 상기 리프레쉬 커맨드가 인가되었을 때 상기 듀티보정 제어신호를 수신하여 상기 리프레쉬 커맨드 인가 후 소정의 시간 동안 상기 지연동기부를 동작시키는 상기 제 1 DLL 제어신호와 상기 제 2 DLL 제어신호를 발생시킨다.
본 발명에 따른 듀티 사이클 보정방법은 듀티보정 제어신호에 응답하여 듀티사이클 보정회로를 턴온시키는 단계, 제 1 내부 클럭신호에 대응하는 제 1 펌프출력 전압신호와 제 2 내부 클럭신호에 대응하는 제 2 펌프출력 전압신호를 발생시키는 단계, 상기 제 1 펌프출력 전압신호와 상기 제 2 펌프출력 전압신호를 비교하는 비교하여 1 비트 디지털 신호를 발생시키는 단계, 클럭신호를 수신하여 일정시간 지연시키고 상기 지연된 클럭신호의 제어하에 상기 1 비트 디지털 신호의 듀티를 증가 또는 감소시키면서 듀티를 보정하여 보정된 신호를 출력하는 단계, 상기 보정된 신호를 D/A 변환하여 서로 위상이 반대인 제 1 아날로그 출력신호 및 제 2 아날로그 출력신호를 발생시키는 단계, 및 서로 위상이 반대인 제 1 및 제 2 입력 클럭신호를 수신하고 상기 제 1 펌프출력 전압신호, 상기 제 2 펌프출력 전압신호, 상기 제 1 아날로그 출력신호, 및 상기 제 2 아날로그 출력신호의 제어하에 상기 제 1 입력 클럭신호와 상기 제 2 입력 클럭신호의 듀티 사이클을 보정하여 상기 제 1 내부 클럭신호와 상기 제 2 내부 클럭신호를 발생시키는 단계를 구비한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명하고자 한다.
도 3은 본 발명의 하나의 실시예에 따른 디지털 듀티 사이클 보정회로의 블록도이다.
도 3을 참조하면, 디지털 듀티 사이클 보정회로는 듀티보정부(330), 및 DCC 제어부(340)를 구비한다.
듀티보정부(330)는 서로 위상이 반대인 입력 클럭신호들(CLKIN, CLKINB), 및 듀티보정 제어신호(STBYDCC)를 수신하고, 듀티보정 제어신호(STBYDCC)의 제어하에 온/오프되고, 입력 클럭신호들(CLKIN, CLKINB)의 듀티 사이클을 보정하여 서로 위상이 반대인 내부 클럭신호들(ICLK, ICLKB)을 발생시킨다.
DCC 제어부(340)는 입력 클럭신호(CLKIN)와 리프레쉬 커맨드(CBR)를 수신한다. DCC 제어부(340)는 듀티 보정부(330)를 온/오프 시키고 리프레쉬 커맨드(CBR)가 인가되었을 때 상기 리프레쉬 커맨드(CBR) 인가 후 소정의 시간 동안 듀티보정과 관련된 정보를 업데이트시키는 상기 듀티보정 제어신호(STBYDCC)를 발생시킨다.
CBR은 CAS before RAS의 약어로서 외부의 어드레스를 받지 말고 DRAM 내부에서 생성된 어드레스를 사용하라는 명령으로서 리프레쉬 모드를 진행하라는 명령으로 사용된다.
DCC 제어부(340)는 OR 회로(341)와 주파수 체감기(frequency divider)(342)를 구비한다. OR 회로(341)는 입력 클럭신호(CLKIN)와 듀티보정 제어신호(STBYDCC)를 수신하여 OR 연산을 수행한다. 주파수 체감기(342)는 리프레쉬 커맨드(CBR)에 의해 리셋되고 OR 회로(341)의 출력신호의 주파수를 분주시켜 듀티보정 제어신호(STBYDCC)를 소정의 시간 동안 로우 상태로 유지시킨다.
듀티보정부(330)는 듀티 검출기(335), 비교기(334), 카운터(333), D/A 컨버터(332), 및 듀티보정 증폭기(331)를 구비한다.
듀티 검출기(335)는 내부 클럭신호(ICLK), 내부 클럭신호(ICLKB), 및 듀티보정 제어신호(STBYDCC)를 수신하고, 듀티보정 제어신호(STBYDCC)에 의해 온/오프되고 내부 클럭신호(ICLK)에 대응하는 펌프출력 전압신호(DCC1)와 내부 클럭신호(ICLKB)에 대응하는 펌프출력 전압신호(DCC1B)를 발생시킨다.
비교기(334)는 듀티보정 제어신호(STBYDCC)에 의해 온/오프되고 펌프출력 전압신호(DCC1)와 펌프출력 전압신호(DCC1B)를 비교하여 1 비트의 디지털 신호(DCC2)를 출력한다.
카운터(333)는 듀티보정 제어신호(STBYDCC)에 의해 온/오프되고 입력 클럭신호(CLKIN)를 수신하여 소정 시간 지연시키고 이 지연된 입력 클럭신호의 제어하에 비교기(334)의 출력전압(DCC2)의 듀티를 증가 또는 감소시키면서 듀티를 보정한다.
D/A 컨버터(332)는 듀티보정 제어신호(STBYDCC)에 의해 온/오프되고 카운터(333)의 출력신호(DCC3)를 D/A 변환하여 서로 위상이 반대인 아날로그 출력신호(DCC4) 및 아날로그 출력신호(DCC4B)를 발생시킨다.
듀티보정 증폭기(331)는 듀티보정 제어신호(STBYDCC)에 의해 온/오프되고 펌프출력 전압신호(DCC1), 펌프출력 전압신호(DCC1B), 아날로그 출력신호(DCC4), 및 아날로그 출력신호(DCC4B)의 제어하에 입력 클럭 출력신호(CLKIN, CLKINB)의 듀티 사이클을 보정하여 내부 클럭신호(ICLK)와 내부 클럭신호(ICLKB)를 발생시킨다.
도 4는 도 3의 디지털 듀티 사이클 보정회로에서 듀티검출기(335)의 출력전압들과 D/A 컨버터 출력전압들(DCC4, DCC4B)과의 관계를 나타내는 블록도이다. 도 4에 도시된 바와 같이, 전원이 처음에 인가되면 커패시터가 충전되는 시간(T1) 후에 내부 클럭신호(ICLK)와 내부 클럭신호(ICLKB)에 각각 대응하는 펌프출력 전압신호(DCC1)와 펌프출력 전압신호(DCC1B)가 발생된다. 내부 클럭신호(ICLK)의 듀티 비가 50:50이라면, 펌프출력 전압신호(DCC1)와 펌프출력 전압신호(DCC1B)의 평균값은 동일할 것이다. 펌프출력 전압신호(DCC1)가 펌프출력 전압신호(DCC1B)보다 클 때는 D/A 컨버터(332)의 출력신호인 아날로그 출력신호(DCC4)는 계속해서 증가하고, 아날로그 출력신호(DCC4)와 위상이 반대인 아날로그 출력신호(DCC4B)는 계속하여 감소한다. 따라서, 펌프출력 전압신호(DCC1)가 펌프출력 전압신호(DCC1B)보다 클 때는 아날로그 출력신호(DCC4)와 아날로그 출력신호(DCC4B)의 차이는 계속해서 커진다. 이와 반대로, 펌프출력 전압신호(DCC1)가 펌프출력 전압신호(DCC1B)보다 작을 때는 아날로그 출력신호(DCC4B)는 감소하고 아날로그 출력신호(DCC4B)는 증가하여 이들 두 신호의 차이가 줄어들게 된다.
도 5는 오토 리프레쉬 커맨드가 인가될 때 비교기의 유효구간에서 듀티보정회로의 데이터를 갱신하는 과정을 나타내는 타이밍도이다. 도 5에 도시된 바와 같이, 액티브 커맨드(ACT)와 프리차지 커맨드(PRE)가 반복될 경우, 펌프출력 전압신호(DCC1)와 펌프출력 전압신호(DCC1B)가 비교기(334)의 입력전압으로서 유효하지 않는 시간구간이 존재할 수 있다. 도 3에 도시된 본 발명에서는, DCC 제어회로(353)가 오토 리프레쉬 커맨드(CBR)에 응답하여 듀티보정부(330)를 온/오프시키는 듀티보정 제어신호(STBYDCC)를 발생시킨다. 카운터(333)는 듀티보정 제어신호(STBYDCC)가 로우 상태로 바뀌면 소정 시간 지연된 클럭신호(CLK24)를 발생시킨다. 소정시간 지연된 클럭신호(CLK24)에 의해 비교기(334)의 출력전압(DCC2)의 듀티가 업데이트된다. 도 5는 외부 클럭신호가 48 사이클 지연된 후에 카운터(333)가 비교기(334)의 출력전압(DCC2)의 듀티를 업데이트하는 경우의 예를 나타낸다.
이하, 도 3 내지 도 5를 참조하여 본 발명의 제 1 실시예에 따른 디지털 듀티 사이클 보정회로의 동작을 설명한다.
도 3의 듀티 사이클 보정회로에서 듀티 검출기(335)는 듀티보정부(330)의 출력신호인 내부 클럭신호쌍(ICLK, ICLKB)을 피드백시켜서 펌프출력 전압신호쌍(DCC1, DCC1B)을 발생시킨다. 펌프출력 전압신호쌍(DCC1, DCC1B)은 비교기(334)에서 서로 비교된다. 비교가(334)의 출력(DCC2)은 1 비트 디지털 신호이다. 카운터(333)는 듀티보정 제어신호(STBYDCC)에 의해 온/오프된다. 카운터(333)는 입력 클럭신호(CLKIN)를 소정 시간 지연시키고 이 지연된 클럭신호의 제어하에 비교기(334)의 출력전압(DCC2)의 듀티를 증가 또는 감소시키면서 듀티를 보정한다. D/A 컨버터(332)는 듀티보정 제어신호(STBYDCC)에 의해 온/오프되고 카운터(333)의 출력신호(DCC3)를 D/A 변환하여 서로 위상이 반대인 아날로그 출력신호(DCC4) 및 아날로그 출력신호(DCC4B)를 발생시킨다. 듀티보정 증폭기(331)는 듀티보정 제어신호(STBYDCC)에 의해 온/오프되고 펌프출력 전압신호(DCC1), 펌프출력 전압신호(DCC1B), 아날로그 출력신호(DCC4), 및 아날로그 출력신호(DCC4B)의 제어하에 입력 클럭 출력신호들(CLKIN, CLKINB)의 듀티 사이클을 보정하여 내부 클럭신호(ICLK)와 내부 클럭신호(ICLKB)를 발생시킨다.
프리차지 커맨드 후 듀티보정부(330)가 오프 된다. 액티브 커맨드와 프리차지 커맨드를 짧은 tRC(Row Cycle time) 구간에서 무수히 반복할 경우, 듀티보정부(330)는 턴온과 턴오프를 반복하게 된다. 듀티보정부(330)가 오프 상태에서 온 상태로 전환할 때, 듀티보정부(330)는 클럭의 듀티 비를 50:50으로 유지시키기 위해 관련정보를 업데이트 한다. 듀티보정부(330)가 턴온 되자마자 듀티보정과 관련된 정보를 업데이트하면 비교기(334)의 오프셋(offset) 때문에 그 업데이트는 유효하지 않을 수 있다. tRC가 긴 경우에는 무효한 업데이트(invalid update)를 했더라도 유효한 비교기의 입력값에서 업데이트를 재 수행하면 큰 문제가 발생하지 않는다. 그러나. tRC가 짧은 경우에는 듀티보정부(330)가 턴오프와 턴온을 무수히 반복할 때 듀티보정과 관련된 정보의 무효한 업데이트가 계속 누적될 수 있다. 이와 같이, tRC가 짧은 경우에 지연동기부(310)와 듀티보정부(330)가 턴오프와 턴온을 무수히 반복하게 되면, 데이터 유효 윈도우(Data Valid window; tDV)가 감소하게 된다.
본 발명은 도 5에 도시된 바와 같이, 오토 리프레쉬 커맨드(CBR)가 입력된 다음 소정의 시간(예를 들면, 48 사이클) 지난 후 발생한 클럭신호(CLK24)에 의해 듀티보정과 관련된 정보를 업데이트 한다. 듀티보정부(330)의 출력신호의 듀티비가 50:50이 되도록 항상 듀티보정부(330)를 업데이트하는 것이 이상적이다. 그러나 이런 방법은 전력소모의 문제를 야기할 수 있다. 따라서, 본 발명에서와 같이 DRAM 동작상에 일정한 주기마다 업데이트하는 것이 바람직하다.
도 6은 도 3의 듀티 사이클 보정회로의 DCC 제어부의 일례를 나타내는 회로도이다.
도 6을 참조하면, DCC 제어부(340)는 OR 회로(341)와 주파수 체감기(frequency divider)(342)를 구비한다. OR 회로(341)는 입력 클럭신호(CLKIN)와 듀티보정 제어신호(STBYDCC)를 수신하여 OR 연산을 수행한다. 주파수 체감기(342)는 리프레쉬 커맨드(CBR)에 의해 리셋되고 상기 OR 회로(341)의 출력신호의 주파수를 분주시킨다. 주파수 체감기(342)에 의해 주파수가 분주되면, 듀티보정 제어신호(STBYDCC)는 소정의 시간 동안 로우 상태로 유지되고 그동안 듀티보정부(330)는 온 상태로 되어 클럭신호의 듀티 업데이트 동작을 한다.
도 6에 도시된 바와 같이, 주파수 체감기(342)는 서로 캐스케이드 연결된 복수의 D형 플립플롭(DF1 ~ DF6)을 구비한다. D형 플립플롭들(DF1 ~ DF6) 각각은 입력단자와 반전 출력단자(QB)가 단락(short)되어 있고 리프레쉬 커맨드(CBR)가 입력되는 리셋단자(RESET)를 가진다. D형 플립플롭들(DF1 ~ DF6) 중 첫 번째 D형 플립플롭(DF1)의 입력단자에는 OR 회로(341)의 출력신호가 입력되고 D형 플립플롭들(DF1 ~ DF6) 중 마지막 D형 플립플롭(DF6)의 비반전 출력단자(Q)에서 듀티보정 제어신호(STBYDCC)가 출력된다. 도 6에는 6 개의 D형 플립플롭들(DF1 ~ DF6)로 구성된 주파수 체감기(342)를 예로 도시하였다. D형 플립플롭이 6 개이면, 듀티보정 제어신호(STBYDCC)는 OR 회로(341)의 출력신호의 64 사이클 동안 로우상태를 유지하다가 하이상태로 천이한다. 이 64 사이클 동안 듀티보정부(330)는 온 상태로 되어 클럭신호의 듀티 업데이트 동작을 한다.
도 7은 도 3의 듀티 사이클 보정회로의 듀티보정 증폭기의 일례를 나타내는 회로도이다.
도 7을 참조하면, 듀티보정 증폭기(331)는 세 개의 차동증폭기와 두 개의 커패시터(C1, C2)를 구비한다. 로드 저항(R1, R2)는 세 개의 차동증폭기에 공통으로 사용되고 있다. 제 1 차동증폭기는 NMOS 트랜지스터들(MN1, MN2, MN7, MN8)과 로드 저항들(R1, R2)로 구성된다. 제 2 차동증폭기는 NMOS 트랜지스터들(MN5, MN6, MN9, MN10)과 로드 저항들(R1, R2)로 구성된다. 제 3 차동증폭기는 NMOS 트랜지스터들(MN3, MN4, MN12, MN13)과 로드 저항들(R1, R2)로 구성된다.
제 1 차동증폭기는 입력 클럭신호(CLKIN)와 입력 클럭신호(CLKINB)의 차 신호를 증폭하여 제 1 출력라인(OL1)으로 제 1 출력신호를 제 2 출력라인(OL2)으로 제 1 출력신호와 반대의 위상을 갖는 제 2 출력신호를 출력한다.
제 2 차동증폭기는 펌프출력 전압신호(DCC1)와 펌프출력 전압신호(DCC1B)의 차 신호를 증폭하여 제 1 출력라인(OL1)으로 제 3 출력신호를 제 2 출력라인(OL2)으로 제 3 출력신호와 반대의 위상을 갖는 제 4 출력신호를 출력한다.
제 3 차동증폭기는 아날로그 출력신호(DCC4)와 아날로그 출력신호(DCC4B)의 차 신호를 증폭하여 제 1 출력라인(OL1)으로 제 5 출력신호를 제 2 출력라인(OL2)으로 상기 제 5 출력신호와 반대의 위상을 갖는 제 6 출력신호를 출력한다.
제 1, 제 3, 및 제 5 출력신호는 내부 클럭신호(ICLK)를 구성하고, 제 2, 제 4, 및 제 6 출력신호는 내부 클럭신호(ICLKB)를 구성한다.
커패시터(C1)는 제 1 출력라인(OL1)과 접지전압(GND) 사이에 연결되고 제 1 출력라인(OL1)의 전압을 유지하는 기능을 한다. 커패시터(C2)는 제 2 출력라인(OL2)과 접지전압(GND) 사이에 연결되고 제 2 출력라인(OL2)의 전압을 유지하는 기능을 한다.
차동증폭기들에 포함된 NMOS 트랜지스터들(MN7, MN9, MN12)은 각 차동증폭기들에 바이어스 전류를 공급하는 기능을 한다. 차동증폭기들에 포함된 NMOS 트랜지스터들(MN8, MN10, MN13)은 듀티보정 제어신호(STBYDCC)가 로우 상태로 바뀔 때 듀티보정 증폭기(331)를 구성하는 차동증폭기들을 오프시키는 기능을 한다.
도 8은 도 3의 듀티 사이클 보정회로의 듀티 검출기의 일례를 나타내는 회로도이다.
도 8을 참조하면, 듀티 검출기(335)는 2 개의 전하펌프 회로로 구성되어 있다. 제 1 전하펌프 회로는 듀티보정 제어신호(STBYDCC)에 의해 온/오프되고 내부 클럭신호(ICLK)에 응답하여 증가하거나 감소하는 펌프출력신호(DCC1)를 발생시킨다. 제 2 전하펌프 회로는 듀티보정 제어신호(STBYDCC)에 의해 온/오프되고 내부 클럭신호(ICLKB)에 응답하여 증가하거나 감소하는 펌프출력신호(DCC1B)를 발생시킨다.
제 1 전하펌프 회로는 인버터(INV1), PMOS 트랜지스터(MP1), NMOS 트랜지스터들(MN14, MN16), 전류원들(IS1, IS2), 및 커패시터(C3)를 구비한다. 제 2 전하펌프 회로는 인버터(INV2), PMOS 트랜지스터(MP2), NMOS 트랜지스터들(MN15, MN17), 전류원들(IS3, IS4), 및 커패시터(C4)를 구비한다.
제 1 전하펌프의 동작은 다음과 같다.
인버터(INV1)는 내부 클럭신호(ICLK)를 반전시킨다. PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN14)는 인버터의 구성을 가지며 인버터(INV1)의 출력신호를 수신하여 펌프출력신호(DCC1)를 출력한다. 내부 클럭신호(ICLK)가 하이 상태이면 PMOS 트랜지스터(MP1)는 온 되고 NMOS 트랜지스터(MN14)는 오프 된다. 이 때, PMOS 트랜지스터(MP1)의 드레인에 연결된 커패시터(C3)에 전하가 충전되고 펌프출력신호(DCC1)가 증가한다. 내부 클럭신호(ICLK)가 로우 상태이면 PMOS 트랜지스터(MP1)는 오프 되고 NMOS 트랜지스터(MN14)는 온 된다. 이 때, PMOS 트랜지스터(MP1)의 드레인에 연결된 커패시터(C3)에 전하가 방전되고 펌프출력신호(DCC1)는 감소한다.
제 2 전하펌프의 동작의 동작도 제 1 전하펌프의 동작과 동일하며, 입력전압이 내부 클럭신호(ICLKB)이고, 출력전압이 펌프출력신호(DCC1B)라는 점이 제 1 전하펌프와 다르다.
제 1 전하펌프는 NMOS 트랜지스터(MN16)의 게이트에 인가되는 듀티보정 제어신호(STBYDCC)에 의해 오프 되고 제 2 전하펌프는 NMOS 트랜지스터(MN17)의 게이트에 인가되는 듀티보정 제어신호(STBYDCC)에 의해 오프 된다.
도 9는 도 3의 듀티 사이클 보정회로의 카운터의 일례를 나타내는 블록도이다.
도 9를 참조하면, 카운터(333)는 지연회로(336)와 듀티 업데이트 회로(337)를 구비한다. 지연회로(336)는 듀티보정 제어신호(STBYDCC)에 의해 온/오프되고 입력 클럭신호(CLKIN)를 수신하여 소정의 시간 지연시킨다. 듀티 업데이트 회로(337)는 소정 시간 지연된 클럭신호(CLK24)의 제어하에 비교기(334)의 출력전압(DCC2)의 듀티를 증가 또는 감소시키면서 듀티를 보정한다.
도 10은 도 3에 도시된 듀티 사이클 보정회로를 적용한 지연동기루프 회로의 일례를 나타내는 블록도이다.
도 10을 참조하면, 지연동기루프 회로는 지연동기부(310), 듀티보정부(330), DCC 제어부(340), 및 DLL 제어부(350)를 구비한다.
지연동기부(310)는 외부 클럭신호(ECLK)를 수신하고 외부 클럭신호(ECLK)와 같은 주기를 갖고 외부 클럭신호(ECLK)의 주기만큼의 지연시간을 갖는 서로 위상이 반대인 신호들(ICLKP, ICLKPB)을 발생시킨다. 또한, 지연동기부(310)는 DLL 제어신호(STBYDLL1)에 의해 전체 회로가 온/오프되고, DLL 제어신호(STBYDLL2)에 의해 일부 회로가 온/오프된다.
듀티보정부(330)는 서로 위상이 반대인 DLL 출력신호들(ICLKP, ICLKPB), 및 듀티보정 제어신호(STBYDCC)를 수신하고, 듀티보정 제어신호(STBYDCC)의 제어하에 온/오프되고, DLL 출력신호들(ICLKP, ICLKPB)의 듀티 사이클을 보정하여 서로 위상이 반대인 내부 클럭신호들(ICLK, ICLKB)을 발생시킨다.
DCC 제어부(340)는 외부 클럭신호(ECLK)와 리프레쉬 커맨드(CBR)를 수신한다. DCC 제어부(340)는 듀티 보정부(330)를 온/오프 시키고 리프레쉬 커맨드(CBR)가 인가되었을 때 리프레쉬 커맨드(CBR) 인가 후 소정의 시간 동안 듀티보정과 관련된 정보를 업데이트시키는 듀티보정 제어신호(STBYDCC)를 발생시킨다.
DLL 제어부(350)는 외부 클럭신호(ECLK), 파워다운 신호(CKE), 리프레쉬 커맨드(CBR), 액티브 커맨드(ACT), 프리차지 커맨드(PRE), 리드(read) 커맨드(RD), 및 라이트(write) 커맨드(WR)를 수신한다. DLL 제어부(350)는 지연동기부(310) 전체 또는 일부를 온/오프 시키고, 리프레쉬 커맨드(CBR)가 인가되었을 때 듀티보정 제어신호(STBYDCC)를 수신하여 리프레쉬 커맨드(CBR) 인가 후 소정의 시간 동안 지연동기부(310)를 동작시키는 DLL 제어신호(STBYDLL1)와 DLL 제어신호(STBYDLL2)를 발생시킨다.
DLL 제어부(350)는 DLL 온/오프 제어회로(351), OR 회로(353), 및 OR 회로(355)를 구비한다. DLL 온/오프 제어회로(351)는 지연동기부(310) 전체를 온/오프시키는 스탠바이 신호(STBY)와 지연동기부(310) 일부를 온/오프시키는 스탠바이쓰리피 신호(STBY3P)를 발생시킨다. OR 회로(353)는 스탠바이 신호(STBY)와 듀티보정 제어신호(STBYDCC)를 수신하여 OR 연산을 수행하고 DLL 제어신호(STBYDLL1)를 출력한다. OR 회로(355)는 스탠바이쓰리피 신호(STBY3P)와 듀티보정 제어신호(STBYDCC)를 수신하여 OR 연산을 수행하고 DLL 제어신호(STBYDLL2)를 출력한다.
듀티보정 제어신호(STBYDCC)는 듀티보정부(330)를 제어하고, DLL 제어신호(STBYDLL1)와 DLL 제어신호(STBYDLL2)는 지연동기부(310)를 제어한다.
상기와 같이, 리프레쉬 커맨드(CBR) 인가 후 DCC 제어부(340)에서 정의되는 소정의 시간동안은 듀티보정부(330)를 동작시키고, 듀티보정과 관련된 정보를 업데이트시킨다. 또한, 동시에 지연동기부(310)를 동작시켜서 클럭신호의 주파수 락킹 작업이 수행되도록 한다.
도 11은 도 3에 도시된 듀티 사이클 보정회로를 적용한 지연동기루프 회로의 다른 예를 나타내는 블록도이다. 도11의 지연동기루프 회로는 듀티보정부(330)가 지연동기부(310)의 앞단에 위치한다는 점이 도 10의 지연동기루프 회로와 다르다.
도 11을 참조하면, 지연동기루프 회로는 듀티보정부(330), DCC 제어부(340), 지연동기부(310), 및 DLL 제어부(350)를 구비한다.
듀티보정부(330)는 서로 위상이 반대인 외부 출력신호들(ECLK, ECLKB), 및 듀티보정 제어신호(STBYDCC)를 수신하고, 듀티보정 제어신호(STBYDCC)의 제어하에 온/오프되고, 외부 출력신호들(ECLK, ECLKB)의 듀티 사이클을 보정하여 서로 위상이 반대인 내부 클럭신호들(ICLK, ICLKB)을 발생시킨다.
DCC 제어부(340)는 외부 클럭신호(ECLK)와 리프레쉬 커맨드(CBR)를 수신한다. DCC 제어부(340)는 듀티 보정부(330)를 온/오프 시키고 리프레쉬 커맨드(CBR)가 인가되었을 때 상기 리프레쉬 커맨드(CBR) 인가 후 소정의 시간 동안 듀티보정과 관련된 정보를 업데이트시키는 상기 듀티보정 제어신호(STBYDCC)를 발생시킨다.
지연동기부(310)는 내부 클럭신호(ICLK)를 수신하고 내부 클럭신호(ICLK)와 같은 주기를 갖고 내부 클럭신호(ICLK)의 주기만큼의 지연시간을 갖는 서로 위상이 반대인 최종 내부 클럭신호(FICLK)를 발생시킨다. 또한, 지연동기부(310)는 DLL 제어신호(STBYDLL1)에 의해 전체 회로가 온/오프되고, DLL 제어신호(STBYDLL2)에 의해 일부 회로가 온/오프된다.
DLL 제어부(350)는 외부 클럭신호(ECLK), 파워다운 신호(CKE), 리프레쉬 커맨드(CBR), 액티브 커맨드(ACT), 프리차지 커맨드(PRE), 리드(read) 커맨드(RD), 및 라이트(write) 커맨드(WR)를 수신한다. DLL 제어부(350)는 지연동기부(310) 전체 또는 일부를 온/오프 시키고, 리프레쉬 커맨드(CBR)가 인가되었을 때 듀티보정 제어신호(STBYDCC)를 수신하여 리프레쉬 커맨드(CBR) 인가 후 소정의 시간 동안 지연동기부(310)를 동작시키는 DLL 제어신호(STBYDLL1)와 DLL 제어신호(STBYDLL2)를 발생시킨다.
DLL 제어부(350)는 DLL 온/오프 제어회로(351), OR 회로(353), 및 OR 회로(355)를 구비한다. DLL 온/오프 제어회로(351)는 지연동기부(310) 전체를 온/오프시키는 스탠바이 신호(STBY)와 지연동기부(310) 일부를 온/오프시키는 스탠바이쓰리피 신호(STBY3P)를 발생시킨다. OR 회로(353)는 스탠바이 신호(STBY)와 듀티보정 제어신호(STBYDCC)를 수신하여 OR 연산을 수행하고 DLL 제어신호(STBYDLL1)를 출력한다. OR 회로(355)는 스탠바이쓰리피 신호(STBY3P)와 듀티보정 제어신호(STBYDCC)를 수신하여 OR 연산을 수행하고 DLL 제어신호(STBYDLL2)를 출력한다.
도 11의 지연동기루프 회로는 도 10의 지연동기루프 회로의 동작과 매우 유사하므로 그 설명을 생략한다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 따른 지연동기루프 회로는 리프레쉬 커맨드가 입력된 다음 소정의 시간 지난 후 발생한 클럭신호에 의해 듀티보정과 관련된 정보를 업데이트 함으로써 안정적으로 클럭의 듀티 비를 50:50으로 유지할 수 있다.
도 1은 SDR DRAM과 DDR DRAM에서 클럭 파형과 데이터의 파형을 비교하여 나타낸 도면이다.
도 2는 종래 기술에 따른 아날로그 듀티 사이클 보정회로를 구비한 지연동기루프 회로의 블록도이다.
도 3은 본 발명의 하나의 실시예에 따른 디지털 듀티 사이클 보정회로의 블록도이다.
도 4는 도 3의 디지털 듀티 사이클 보정회로에서 듀티검출기의 출력전압들과 D/A 컨버터 출력전압들과의 관계를 나타내는 블록도이다.
도 5는 리프레쉬 커맨드가 인가될 때 비교기의 유효구간에서 듀티 사이클 보정회로의 데이터를 업데이트 하는 과정을 나타내는 타이밍도이다.
도 6은 도 3의 듀티 사이클 보정회로의 DCC 제어부의 일례를 나타내는 회로도이다.
도 7은 도 3의 듀티 사이클 보정회로의 듀티보정 증폭기의 일례를 나타내는 회로도이다.
도 8은 도 3의 듀티 사이클 보정회로의 듀티 검출기의 일례를 나타내는 회로도이다.
도 9는 도 3의 듀티 사이클 보정회로의 카운터의 일례를 나타내는 블록도이다.
도 10은 도 3에 도시된 듀티 사이클 보정회로를 적용한 지연동기루프 회로의 일례를 나타내는 블록도이다.
도 11은 도 3에 도시된 듀티 사이클 보정회로를 적용한 지연동기루프 회로의 다른 예를 나타내는 블록도이다.
*도면의 주요부분에 대한 부호의 설명*
310 : 지연동기부 330 : 듀티보정부
331 : 듀티보정 증폭기 332 : D/A 컨버터
333 : 카운터 334 : 비교기
335 : 듀티 검출기 336 : 지연회로
337 : 듀티 업데이트 회로 340 : DCC 제어부
350 : DLL 제어부

Claims (24)

  1. 서로 위상이 반대인 제 1 및 제 2 입력 클럭신호, 및 듀티보정 제어신호를 수신하고, 상기 듀티보정 제어신호의 제어하에 온/오프되고, 상기 제 1 및 제 2 입력 클럭신호의 듀티 사이클을 보정하여 서로 위상이 반대인 제 1 및 제 2 내부 클럭신호를 발생시키는 듀티 보정부; 및
    상기 듀티 보정부를 온/오프 시키고 리프레쉬 커맨드가 인가되었을 때 상기 리프레쉬 커맨드 인가 후 소정의 시간 동안 듀티보정과 관련된 정보를 업데이트시키는 상기 듀티보정 제어신호를 발생시키는 DCC 제어부를 구비하는 것을 특징으로 하는 듀티 사이클 보정회로.
  2. 제 1 항에 있어서, 상기 리프레쉬 커맨드는
    CBR 커맨드인 것을 특징으로 하는 듀티 사이클 보정회로.
  3. 제 1 항에 있어서, 상기 DCC 제어부는
    클럭신호와 상기 듀티보정 제어신호를 수신하여 OR 연산을 수행하는 OR 회로; 및
    상기 리프레쉬 커맨드에 의해 리셋되고 상기 OR 회로의 출력신호의 주파수를 분주시켜 상기 듀티보정 제어신호를 상기 소정의 시간 동안 로우 상태로 유지시키는 주파수 체감기(frequency divider)를 구비하는 것을 특징으로 하는 듀티 사이클 보정회로.
  4. 제 3 항에 있어서, 상기 주파수 체감기는
    서로 캐스케이드 연결된 복수의 D형 플립플롭을 구비하고, 상기 D형 플립플롭들 각각은 입력단자와 제 1 출력단자가 단락(short)되어 있고 상기 리프레쉬 커맨드가 입력되는 리셋단자를 가지고, 상기 D형 플립플롭들 중 첫 번째 D형 플립플롭의 입력단자에 상기 OR 회로의 출력신호가 입력되고 상기 플립플롭들 중 마지막 D형 플립플롭의 제 2 출력단자에서 상기 듀티보정 제어신호가 출력되는 것을 특징으로 하는 듀티 사이클 보정회로.
  5. 제 4 항에 있어서,
    상기 제 1 출력단자는 D형 플립플롭의 반전출력단자이고, 상기 제 2 출력단자는 상기 D형 플립플롭의 비반전 출력단자인 것을 특징으로 하는 듀티 사이클 보정회로.
  6. 제 3 항에 있어서, 상기 클럭신호는
    상기 제 1 입력 클럭신호 또는 상기 제 2 입력 클럭신호인 것을 특징으로 하는 듀티 사이클 보정회로.
  7. 제 1 항에 있어서, 상기 듀티 보정부는
    상기 제 1 및 제 2 내부 클럭신호, 및 상기 듀티보정 제어신호를 수신하고, 상기 듀티보정 제어신호에 의해 온/오프되고 상기 제 1 내부 클럭신호에 대응하는 제 1 펌프출력 전압신호와 상기 제 2 내부 클럭신호에 대응하는 제 2 펌프출력 전압신호를 발생시키는 듀티 검출기;
    상기 듀티보정 제어신호에 의해 온/오프되고 상기 제 1 펌프출력 전압신호와 상기 제 2 펌프출력 전압신호를 비교하는 비교기;
    상기 듀티보정 제어신호에 의해 온/오프되고 클럭신호를 수신하여 일정시간 지연시키고 상기 지연된 클럭신호의 제어하에 상기 비교기의 출력전압의 듀티를 증가 또는 감소시키면서 듀티를 보정하는 카운터;
    상기 듀티보정 제어신호에 의해 온/오프되고 상기 카운터의 출력신호를 D/A 변환하여 서로 위상이 반대인 제 1 아날로그 출력신호 및 제 2 아날로그 출력신호를 발생시키는 D/A 컨버터; 및
    상기 듀티보정 제어신호에 의해 온/오프되고 상기 제 1 및 제 2 입력 클럭신호를 수신하고 상기 제 1 펌프출력 전압신호, 상기 제 2 펌프출력 전압신호, 상기 제 1 아날로그 출력신호, 및 상기 제 2 아날로그 출력신호의 제어하에 상기 제 1 입력 클럭신호와 상기 제 2 입력 클럭신호의 듀티 사이클을 보정하여 상기 제 1 내부 클럭신호와 상기 제 2 내부 클럭신호를 발생시키는 듀티보정 증폭기를 구비하는 것을 특징으로 하는 듀티 사이클 보정회로.
  8. 제 7 항에 있어서, 상기 듀티 검출기는
    상기 듀티보정 제어신호에 응답하여 온/오프되고 상기 제 1 내부 클럭신호에 응답하여 증가하거나 감소하는 상기 제 1 펌프출력신호를 발생시키는 제 1 전하펌프 회로; 및
    상기 듀티보정 제어신호에 의해 온/오프되고 상기 제 2 내부 클럭신호에 응답하여 증가하거나 감소하는 상기 제 2 펌프출력신호를 발생시키는 제 2 전하펌프 회로를 구비하는 것을 특징으로 하는 듀티 사이클 보정회로.
  9. 제 8 항에 있어서, 상기 제 1 전하펌프 회로는
    상기 제 1 내부 클럭신호를 수신하는 게이트와 상기 제 1 펌프출력신호를 출력하는 드레인을 갖는 제 1 PMOS 트랜지스터;
    상기 제 1 내부 클럭신호를 수신하는 게이트와 상기 제 1 펌프출력신호를 출력하는 드레인을 갖는 제 1 NMOS 트랜지스터;
    전원전압과 상기 제 1 PMOS 트랜지스터의 소스 사이에 연결된 제 1 전류원;
    상기 듀티보정 제어신호가 인가되는 게이트와 접지전압에 연결된 소스를 갖는 제 2 NMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터의 소스와 상기 제 2 NMOS 트랜지스터의 드레인 사이에 연결된 제 2 전류원; 및
    상기 제 1 PMOS 트랜지스터의 드레인과 접지전압 사이에 연결된 제 1 커패시터를 구비하는 것을 특징으로 하는 듀티 사이클 보정회로.
  10. 제 8 항에 있어서, 상기 제 2 전하펌프 회로는
    상기 제 2 내부 클럭신호를 수신하는 게이트와 상기 제 2 펌프출력신호를 출력하는 드레인을 갖는 제 1 PMOS 트랜지스터;
    상기 제 2 내부 클럭신호를 수신하는 게이트와 상기 제 2 펌프출력신호를 출력하는 드레인을 갖는 제 1 NMOS 트랜지스터;
    전원전압과 상기 제 1 PMOS 트랜지스터의 소스 사이에 연결된 제 1 전류원;
    상기 듀티보정 제어신호가 인가되는 게이트와 접지전압에 연결된 소스를 갖는 제 2 NMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터의 소스와 상기 제 2 NMOS 트랜지스터의 드레인 사이에 연결된 제 2 전류원; 및
    상기 제 1 PMOS 트랜지스터의 드레인과 접지전압 사이에 연결된 제 1 커패시터를 구비하는 것을 특징으로 하는 지연동기루프 회로.
  11. 제 7 항에 있어서, 상기 듀티보정 증폭기는
    상기 제 1 입력 클럭신호와 상기 제 입력 클럭신호의 차 신호를 증폭하여 제 1 출력라인으로 제 1 출력신호를 제 2 출력라인으로 상기 제 1 출력신호와 반대의 위상을 갖는 제 2 출력신호를 출력하는 제 1 차동증폭기;
    상기 제 1 펌프출력 전압신호와 상기 제 2 펌프출력 전압신호의 차 신호를 증폭하여 상기 제 1 출력라인으로 제 3 출력신호를 상기 제 2 출력라인으로 상기 제 3 출력신호와 반대의 위상을 갖는 제 4 출력신호를 출력하는 제 2 차동증폭기;
    상기 제 1 아날로그 출력신호와 상기 제 2 아날로그 출력신호의 차 신호를 증폭하여 상기 제 1 출력라인으로 제 5 출력신호를 상기 제 2 출력라인으로 상기 제 1 출력신호와 반대의 위상을 갖는 제 6 출력신호를 출력하는 제 3 차동증폭기;
    상기 제 1 출력라인과 접지전압 사이에 연결된 제 1 커패시터; 및
    상기 제 2 출력라인과 상기 접지전압 사이에 연결된 제 2 커패시터를 구비하고,
    상기 제 1, 제 3, 및 제 5 출력신호는 상기 제 1 내부 클럭신호를 구성하고 상기 제 2, 제 4, 및 제 6 출력신호는 상기 제 2 내부 클럭신호를 구성하는 것을 특징으로 하는 지연동기루프 회로.
  12. 제 11 항에 있어서, 상기 제 1 내지 제 3 차동증폭기는
    상기 듀티보정 제어신호에 의해 온/오프되는 것을 특징으로 하는 지연동기루프 회로.
  13. 제 7 항에 있어서, 상기 카운터는
    상기 듀티보정 제어신호에 의해 온/오프되고 상기 클럭신호를 수신하여 소정시간 지연시키는 지연회로; 및
    상기 지연된 클럭신호의 제어하에 상기 비교기의 출력전압의 듀티를 증가 또는 감소시키면서 듀티를 보정하는 듀티 업데이트 회로를 구비하는 것을 특징으로 하는 지연동기루프 회로.
  14. 외부 클럭신호와 제 1 DLL 제어신호 및 제 2 DLL 제어신호를 수신하고, 상기 제 1 및 제 2 DLL 제어신호의 제어하에 전체 또는 일부 회로가 온/오프되고, 상기 외부 클럭신호와 같은 주기를 갖고 상기 외부 클럭신호의 주기만큼의 지연시간을 갖는 서로 위상이 반대인 제 1 DLL 출력신호 및 제 2 DLL 출력신호를 발생시키는 지연동기부;
    상기 제 1 DLL 출력신호, 상기 제 2 DLL 출력신호, 및 듀티보정 제어신호를 수신하고, 상기 듀티보정 제어신호의 제어하에 온/오프되고, 상기 제 1 DLL 출력신호와 상기 제 2 DLL 출력신호의 듀티 사이클을 보정하여 서로 위상이 반대인 제 1 내부 클럭신호와 제 2 내부 클럭신호를 발생시키는 듀티보정부;
    상기 듀티 보정부를 온/오프 시키고 리프레쉬 커맨드가 인가되었을 때 상기 리프레쉬 커맨드 인가 후 소정의 시간 동안 듀티보정과 관련된 정보를 업데이트시키는 상기 듀티보정 제어신호를 발생시키는 DCC 제어부; 및
    상기 지연동기부 전체 또는 일부를 온/오프 시키고, 상기 리프레쉬 커맨드가 인가되었을 때 상기 듀티보정 제어신호를 수신하여 상기 리프레쉬 커맨드 인가 후 소정의 시간 동안 상기 지연동기부를 동작시키는 상기 제 1 DLL 제어신호와 상기 제 2 DLL 제어신호를 발생시키는 DLL 제어부를 구비하는 것을 특징으로 하는 지연동기루프 회로.
  15. 제 14 항에 있어서, 상기 DCC 제어부는
    클럭신호와 상기 듀티보정 제어신호를 수신하여 OR 연산을 수행하는 OR 회로; 및
    상기 리프레쉬 커맨드에 의해 리셋되고 상기 OR 회로의 출력신호의 주파수를 분주시켜 상기 듀티보정 제어신호를 상기 소정의 시간 동안 로우 상태로 유지시키는 주파수 체감기(frequency divider)를 구비하는 것을 특징으로 하는 듀티 사이클 보정회로.
  16. 제 15 항에 있어서, 상기 주파수 체감기는
    서로 캐스케이드 연결된 복수의 D형 플립플롭을 구비하고, 상기 D형 플립플롭들 각각은 입력단자와 제 1 출력단자가 단락(short)되어 있고 상기 리프레쉬 커맨드가 입력되는 리셋단자를 가지고, 상기 D형 플립플롭들 중 첫 번째 D형 플립플롭의 입력단자에 상기 OR 회로의 출력신호가 입력되고 상기 플립플롭들 중 마지막 D형 플립플롭의 제 2 출력단자에서 상기 듀티보정 제어신호가 출력되는 것을 특징으로 하는 듀티 사이클 보정회로.
  17. 제 16 항에 있어서,
    상기 제 1 출력단자는 D형 플립플롭의 반전출력단자이고, 상기 제 2 출력단자는 상기 D형 플립플롭의 비반전 출력단자인 것을 특징으로 하는 듀티 사이클 보정회로.
  18. 제 15 항에 있어서, 상기 클럭신호는
    상기 외부 클럭신호인 것을 특징으로 하는 듀티 사이클 보정회로.
  19. 제 14 항에 있어서, 상기 DLL 제어부는
    상기 지연동기부 전체를 온/오프시키는 스탠바이 신호와 상기 지연동기부 일부를 온/오프시키는 스탠바이쓰리피 신호를 발생시키는 DLL 온/오프 제어회로;
    상기 스탠바이 신호와 상기 듀티보정 제어신호를 수신하여 OR 연산을 수행하고 상기 제 1 DLL 제어신호를 출력하는 제 1 OR 회로; 및
    상기 스탠바이쓰리피 신호와 상기 듀티보정 제어신호를 수신하여 OR 연산을 수행하고 상기 제 2 DLL 제어신호를 출력하는 제 2 OR 회로를 구비하는 것을 특징으로 하는 지연동기루프 회로.
  20. 제 14 항에 있어서, 상기 듀티보정부는
    서로 위상이 반대인 제 1 및 제 2 내부 클럭신호, 및 듀티보정 제어신호를 수신하고, 상기 듀티보정 제어신호에 의해 온/오프되고 상기 제 1 내부 클럭신호에 대응하는 제 1 펌프출력 전압신호와 상기 제 2 내부 클럭신호에 대응하는 제 2 펌프출력 전압신호를 발생시키는 듀티 검출기;
    상기 듀티보정 제어신호에 의해 온/오프되고 상기 제 1 펌프출력 전압신호와 상기 제 2 펌프출력 전압신호를 비교하는 비교기;
    상기 듀티보정 제어신호에 의해 온/오프되고 클럭신호를 수신하여 일정시간 지연시키고 상기 지연된 클럭신호의 제어하에 상기 비교기의 출력전압의 듀티를 증가 또는 감소시키면서 듀티를 보정하는 카운터;
    상기 듀티보정 제어신호에 의해 온/오프되고 상기 카운터의 출력신호를 D/A 변환하여 서로 위상이 반대인 제 1 아날로그 출력신호 및 제 2 아날로그 출력신호를 발생시키는 D/A 컨버터; 및
    상기 듀티보정 제어신호에 의해 온/오프되고 서로 위상이 반대인 상기 제 1 DLL 출력신호 및 상기 제 2 DLL 출력신호를 상기 제 1 펌프출력 전압신호, 상기 제 2 펌프출력 전압신호, 상기 제 1 아날로그 출력신호, 및 상기 제 2 아날로그 출력신호의 제어하에 상기 제 1 입력 클럭신호와 상기 제 2 입력 클럭신호의 듀티 사이클을 보정하여 상기 제 1 내부 클럭신호와 상기 제 2 내부 클럭신호를 발생시키는 듀티보정 증폭기를 구비하는 것을 특징으로 하는 지연동기루프 회로.
  21. 제 20 항에 있어서, 상기 카운터로 입력되는 상기 클럭신호는
    상기 외부 클럭신호인 것을 특징으로 하는 지연동기루프 회로.
  22. 제 20 항에 있어서, 상기 카운터는
    상기 듀티보정 제어신호에 의해 온/오프되고 상기 클럭신호를 수신하여 소정시간 지연시키는 지연회로; 및
    상기 지연된 클럭신호의 제어하에 상기 비교기의 출력전압의 듀티를 증가 또는 감소시키면서 듀티를 보정하는 듀티 업데이트 회로를 구비하는 것을 특징으로 하는 지연동기루프 회로.
  23. 서로 위상이 반대인 제 1 및 제 2 외부 클럭신호, 및 듀티보정 제어신호를 수신하고, 상기 듀티보정 제어신호의 제어하에 온/오프되고, 상기 제 1 및 제 2 외부 클럭신호의 듀티 사이클을 보정하여 서로 위상이 반대인 제 1 내부 클럭신호와 제 2 내부 클럭신호를 발생시키는 듀티보정부;
    상기 듀티 보정부를 온/오프 시키고 리프레쉬 커맨드가 인가되었을 때 상기 리프레쉬 커맨드 인가 후 소정의 시간 동안 듀티보정과 관련된 정보를 업데이트시키는 상기 듀티보정 제어신호를 발생시키는 DCC 제어부;
    상기 제 1 내부 클럭신호를 수신하고, 제 1 및 제 2 DLL 제어신호의 제어하에 전체 또는 일부 회로가 온/오프되고, 상기 제 1 내부 클럭신호와 같은 주기를 갖고 상기 제 1 내부 클럭신호의 주기만큼의 지연시간을 갖는 최종 내부 클럭신호를 발생시키는 지연동기부; 및
    상기 지연동기부 전체 또는 일부를 온/오프 시키고, 상기 리프레쉬 커맨드가 인가되었을 때 상기 듀티보정 제어신호를 수신하여 상기 리프레쉬 커맨드 인가 후 소정의 시간 동안 상기 지연동기부를 동작시키는 상기 제 1 DLL 제어신호와 상기 제 2 DLL 제어신호를 발생시키는 DLL 제어부를 구비하는 것을 특징으로 하는 지연동기루프 회로.
  24. 듀티보정 제어신호에 응답하여 듀티사이클 보정회로를 턴온시키는 단계;
    제 1 내부 클럭신호에 대응하는 제 1 펌프출력 전압신호와 제 2 내부 클럭신호에 대응하는 제 2 펌프출력 전압신호를 발생시키는 단계;
    상기 제 1 펌프출력 전압신호와 상기 제 2 펌프출력 전압신호를 비교하는 비교하여 1 비트 디지털 신호를 발생시키는 단계;
    클럭신호를 수신하여 일정시간 지연시키고 상기 지연된 클럭신호의 제어하에 상기 1 비트 디지털 신호의 듀티를 증가 또는 감소시키면서 듀티를 보정하여 보정된 신호를 출력하는 단계;
    상기 보정된 신호를 D/A 변환하여 서로 위상이 반대인 제 1 아날로그 출력신호 및 제 2 아날로그 출력신호를 발생시키는 단계; 및
    서로 위상이 반대인 제 1 및 제 2 입력 클럭신호를 수신하고 상기 제 1 펌프출력 전압신호, 상기 제 2 펌프출력 전압신호, 상기 제 1 아날로그 출력신호, 및 상기 제 2 아날로그 출력신호의 제어하에 상기 제 1 입력 클럭신호와 상기 제 2 입력 클럭신호의 듀티 사이클을 보정하여 상기 제 1 내부 클럭신호와 상기 제 2 내부 클럭신호를 발생시키는 단계를 구비하는 것을 특징으로 하는 듀티 사이클 보정방법.
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