CN106374890B - 一种时钟占空比校正电路 - Google Patents

Abstract

本发明涉及集成电路中的时钟电路，具体为一种时钟占空比校正电路。本发明通过直接检测时钟信号的共模电平相对大小的方式实现对时钟信号占空比的检测，并在校正时钟的控制下，逐次逼近式完成对时钟信号占空比的校正；另外，在时钟信号占空比一次性校正完后，部分占空比校正相关的模块可关闭，降低了整个电路的功耗。本发明不仅有效简化了时钟占空比校正的设计难度，而且在保证占空比校正的精度、范围和可靠性的前提下，极大地降低了成本和功耗。

Description

一种时钟占空比校正电路

技术领域

本发明涉及集成电路中的时钟电路，特别涉及对时钟信号的占空比失真进行校正的电路，具体为一种时钟占空比校正电路。

背景技术

对许多集成电路系统而言，时钟信号往往是必不可少的。但是，随着时钟信号频率的提高，时钟信号的占空比格外容易受到温度、电压和工艺的影响。在高精度混合信号系统中，比如DDR SDRAM以及双边沿采样A/D转换器，时钟的上升沿和下降沿都会用来对输入信号进行采样，时钟信号的占空比必须是50％。为了保证时钟在传输中占空比不被恶化，除了尽可能的降低对时钟信号占空比有影响的干扰因素，还可以采用的办法就是对时钟信号的占空比进行校正，使之重新满足系统对于时钟占空比的要求。

近年来，对于时钟信号占空比的校正，许多研究人员进行了深入而广泛的研究，提出了各种各样的技术方案。其中一部分方案虽然增加了时钟占空比可校正的有效范围，但是校正精度以及可校正的时钟频率都很有限。以专利CN201310064938为例，是通过调整时钟的信号路径的充放电电流的大小，进而调节时钟信号的上升沿和下降沿来达到对占空比进行校正。但实际上，在温度、电源电压和工艺的波动下，很难保证其占空比校正的可靠性。而另一些方案，采用负反馈的失调校正的方式使得能够处理的时钟信号的频率达到数吉赫兹，且有较高的校正精度，其中以专利CN201410473096的技术方案为代表，但是需要反馈环路实时进行校正，系统功耗较大，设计方案的复杂度较高。目前，随着半导体特征尺寸的缩减，芯片集成度的提高，系统的电源电压越来越低，系统对子模块的设计方案则要求能达到更低功耗和更高的可靠性。

发明内容

针对上述问题或不足，本发明提供了一种时钟占空比校正电路，用于对时钟信号的占空比进行有效校正；不仅实现了对时钟信号占空比的高精度校正，也极大地降低了占空比校正的成本和功耗。

为实现上述目的，本发明提供的技术方案如下：

一种时钟占空比校正电路，采用直接检测时钟信号的共模电平的方式实现对时钟信号占空比的检测以及采用逐次逼近的方式实现占空比的一次性校正。其系统框图如图3所示，包括：第一延迟单元、第二延迟单元、校正模式选择模块、差分信号产生模块、占空比检测模块、比较器模块和校正逻辑模块。

所述的第一延迟单元一端连接输入时钟信号，另一端连接校正模式选择模块；第一延迟单元的延迟时间由二进制控制码所控制延迟负载决定，当延迟控制位为低电平时，延迟负载和时钟路径断开，不对时钟信号产生延迟；当延迟控制位为高电平时，延迟负载和时钟路径连接，对时钟信号产生延迟；

所述的第二延迟单元一端连接输入时钟信号，另一端连接校正模式选择模块；第二延迟单元与第一延迟单元在延迟负载全部断开情况下具有相同的延迟时间；

所述的校正模式选择模块，其输入为第一、二延迟单元所输出的两同相时钟信号，输出为校正后的时钟信号；当校正模式选择控制字为高电平时，对输入的两同相时钟进行或逻辑操作；当校正模式选择控制字为低电平时，对输入的两同相时钟进行与逻辑操作；除所述的逻辑操作外，该模块的中的逻辑门对两同相时钟信号的占空比不引入额外的变化；

所述的差分信号产生模块的输入即为校正模式选择模块的输出，由经过校正后的单相时钟信号产生差分时钟信号，并传给占空比检测模块检测时钟信号的占空比；并保证差分时钟的占空比没有额外的变化；

所述的占空比检测模块的输入即为差分信号产生模块的输出，并对差分时钟信号进行滤波处理，得到差分时钟信号共模电平的相对大小；该共模电平的相对大小可表征时钟信号占空比的相对大小：当差分时钟信号的占空比等于50％时，则两共模电平大小相等；当差分时钟信号的占空比不等于50％时，共模电平较大的单相时钟其占空比较大，而共模电平较小的单相时钟其占空比较小，两共模电平的差值与两相时钟的占空比之差成正比；

所述比较器模块的输入为占空比检测模块输出的两共模电平，其比较器为高精度比较器；比较器模块由校正时钟信号控制，时钟下降沿触发有效，同时具有高的精度，保证能检测出两共模电平的微小差别；其输出传给校正逻辑模块，同时比较器模块的输出受到校正逻辑模块所给出的校正模式选择信号的控制，并决定比较器的输出为比较器结果的同相输出或者反相输出；

所述的校正逻辑模块的输入为比较器模块，输出的控制信号分别连接校正模式选择模块以及比较器模块，输出的延迟控制信号连接第一延迟单元；校正逻辑模块与比较器模块由同一个校正时钟进行控制，对比较器的输出进行采样，上升沿触发有效；在校正时钟的控制下，首先产生校正模式选择模块以及比较器模块的控制信号，之后在每个时钟上升沿到来时产生第一延迟单元延迟控制码的有效电平，由高位到低位逐次产生，配合上述的其他模块对时钟信号的占空比完成逐次逼近式的校正。

进一步的，所述第二延迟单元除延迟功能外，对原始时钟信号的占空比不引入额外的变化。

进一步的，所述与逻辑操作为校正模式选择模块配合第一、第二延迟单元，实现对占空比大于50％的输入时钟信号的占空比进行校正；或逻辑操作为配合第一、第二延迟单元，实现对占空比小于50％的输入时钟信号的占空比进行校正。

进一步的，占空比校正完成之后，给出校正完成标志信号，并同时将校正环路相关的部分模块关闭，以降低系统功耗。

本发明时钟占空比校正电路，其占空比校正的具体过程如下：

步骤1、校正控制时钟的第一个上升沿到来时，触发校正模式选择控制信号1拉为高电平，校正模式选择控制信号2拉为低电平，而第一延迟单元的延迟控制字仍保持为低电平，第一延迟单元和第二延迟单元的延迟时间相同，两同相时钟进行或逻辑操作，此时校正模式选择模块3输出时钟的占空比与原始时钟信号的占空比一致；

步骤2、占空比检测模块对差分信号产生模块输出的差分时钟进行滤波处理，得到的两者共模电平的相对大小；

步骤3、比较器模块比较两共模电平的相对大小，并在控制时钟的第一个下降沿给出比较器模块的反相输出，反馈给校正逻辑模块；若此时时钟占空比大于50％，则比较器模块的输出为低电平，反之则为高电平；

步骤4、在校正时钟的第二个上升沿到来时，校正逻辑模块采样比较器模块的输出，确认校正模式选择控制信号1及校正模式选择控制信号1的状态；同时也将第一延迟单元控制字的最高位拉为高电平，并再次通过环路检测此时占空比的大小；

若此时占空比偏离50％变大，则在控制时钟的第二个下降沿，比较器模块输出为低电平；

在控制时钟的第三个上升降沿到来时，校正逻辑模块采样比较器的输出，将第一延迟单元控制字的最高位拉为低电平；若此时占空比偏离50％变小，则在控制时钟的第二个下降沿，则比较器模块输出为高电平，在控制时钟的第三个上升降沿到来时校正逻辑模块采样比较器的输出，第一延迟单元的延迟控制码的最高位维持高电平，与此同时，该校正时钟的第三个上升降沿触发校正逻辑模块将第一延迟单元的延迟控制码的次高位拉为高电平，并重复上述的过程，直到所有控制字的状态都确定，占空比的校正也对应完成；

步骤5、在占空比校正完成后的下一个校正时钟的上升沿到来时，给出占空比校正完成信号，并将校正环路相关的部分模块关闭。

进一步的，上述的时钟占空比校正电路，用于时钟占空比校正装置。

本发明包括直接检测时钟信号的共模电平的方式实现对时钟信号占空比的检测以及采用逐次逼近的方式实现占空比的一次性校正。相较于现有时钟占空比校正方案，本发明通过直接检测时钟信号的共模电平相对大小的方式实现对时钟信号占空比的检测，而不需要额外提供参考时钟或者参考电平；同时，在时钟信号占空比校正完成后，与占空比校正相关的大部分模块会处于关断模式，这些方法不仅有效简化了占空比校正的设计，而且在保证占空比校正的精度和范围前提下，极大地降低了成本和功耗。

综上所述，本发明简便而可靠，占空比校正的精度和范围好，且极大地降低了占空比校正的成本和功耗。

附图说明

图1为实施例中第一延迟单元的电路结构示意图；

图2为实施例的校正模式选择模块的结构示意图；

图3为本发明的时钟占空比校正电路整体结构示意图。

具体实施方式

下面将结合实施例和附图，对本发明的技术方案进一步详细说明。

本实施例中所展示的一种时钟占空比校正电路，其整体框图如图3所示；主要包括：第一延迟单元1、第二延迟单元2、校正模式选择模块3、差分信号产生模块4、占空比检测模块5、比较器模块6和校正逻辑模块7。

第一延迟单元1，如图1所示，由电容C和NMOS导通电阻所决定的最小延迟时间决定了占空比校正的精度，7bit控制的总延时决定了占空比可校正的范围。第一延迟单元1和第二延迟单元2的输入即为需要进行占空比校正的时钟信号。

在开始进行占空比校正时，系统先由外部复位信号对校正逻辑模块7进行复位。复位之后，校正逻辑模块的所有输出为确定的逻辑状态。同时，由校正逻辑模块7控制的第一延迟单元1、校正模式选择模块3以及比较器模块6则处于初始态。控制第一延迟单元1的延迟控制字全部为低电平，即第一延迟单元1的延迟负载与时钟路径全部断开，此时第一延迟单元1与第二延迟单元2对输入时钟信号具有相同的延迟。另外，校正模式选择信号2为低电平，控制校正模式选择模块3对第一延迟单元1与第二延迟单元2所输出的两同相时钟信号进行与逻辑操作；而校正模式选择信号1为高电平，选通比较器模块6的反相输出。本实施例中的校正模式选择模块3，如图2所示。当校正模式选择控制字(SW_M)为高电平时，对输入的两同相时钟进行或逻辑操作；当校正模式选择控制字(SW_M)为低电平时，对输入的两同相时钟进行与逻辑操作。

当外部需要进行占空比校正的时钟以及校正控制时钟输入后，系统开始进行占空比的校正。所用的校正时钟频率较低，所控制的时序能够满足占空比校正环路的正确响应。该校正控制时钟可以利用占空比待校正的主时钟信号进行分频得到，也可以利用振荡器作为独立的校正时钟源。

在校正时钟的控制下，占空比校正的具体过程如下：

步骤1，校正控制时钟的第一个上升沿到来时，触发校正模式选择控制信号1拉为高电平，校正模式选择控制信号2拉为低电平，而第一延迟单元的延迟控制字仍保持为低电平，第一延迟单元和第二延迟单元的延迟时间相同，两同相时钟进行或逻辑操作。此时校正模式选择模块3输出时钟的占空比与原始时钟信号的占空比一致。

步骤2，占空比检测模块5对差分信号产生模块4输出的差分时钟进行滤波处理，得到的两者共模电平的相对大小。

步骤3，比较器模块6比较两共模电平的相对大小，并在控制时钟的第一个下降沿给出比较器模块6的反相输出，反馈给校正逻辑模块7。若此时时钟占空比大于50％，则比较器模块6的输出为低电平，反之则为高电平。

步骤4，在校正时钟的第二个上升沿到来时，校正逻辑模块采样比较器模块6的输出，确认校正模式选择控制信号1及校正模式选择控制信号1的状态；同时也将第一延迟单元1控制字的最高位拉为高电平，并再次通过环路检测此时占空比的大小。

若此时占空比偏离50％变大，则在控制时钟的第二个下降沿，比较器模块6输出为低电平；

在控制时钟的第三个上升降沿到来时，校正逻辑模块7采样比较器的输出，将第一延迟单元控制字的最高位拉为低电平。若此时占空比偏离50％变小，，则在控制时钟的第二个下降沿，则比较器模块6输出为高电平，在控制时钟的第三个上升降沿到来时校正逻辑模块7采样比较器的输出，第一延迟单元1的延迟控制码的最高位维持高电平。与此同时，该校正时钟的第三个上升降沿触发校正逻辑模块7将第一延迟单元1的延迟控制码的次高位拉为高电平，并重复上述的过程，直到所有控制字的状态都确定，占空比的校正也对应完成。

步骤5，在占空比校正完成后的下一个校正时钟的上升沿到来时，给出占空比校正完成信号，并将校正环路相关的部分模块关闭。

在时钟信号的占空比校正完成后，第一延迟单元1的延迟控制码和校正模式选择模块3的校正模式选择信号2的状态确定，能够保证环路在关断后依然能维持对输入时钟信号的占空比进行校正；而大部分模块则处于关断模式，可以极大地降低系统的功耗。

由上述内容可知，本发明所提供的技术方案，通过直接检测时钟信号的共模电平相对大小的方式实现对时钟信号占空比的检测，并不需要额外提供参考时钟或者参考电平；同时，对时钟信号的占空比校正是一次性校正完成，之后占空比校正环路可断开。上述的技术方案，不仅有效简化了占空比校正的设计，而且在保证了占空比校正的精度、范围及可靠性。

Claims (6)

1.一种时钟占空比校正电路，包括第一延迟单元、第二延迟单元、校正模式选择模块、差分信号产生模块、占空比检测模块、比较器模块和校正逻辑模块，其特征在于：

所述的第一延迟单元一端连接输入时钟信号，另一端连接校正模式选择模块；第一延迟单元的延迟时间由二进制控制码所控制延迟负载决定，当延迟控制位为低电平时，延迟负载和时钟路径断开，不对时钟信号产生延迟；当延迟控制位为高电平时，延迟负载和时钟路径连接，对时钟信号产生延迟；

所述的第二延迟单元一端连接输入时钟信号，另一端连接校正模式选择模块；第二延迟单元与第一延迟单元在延迟负载全部断开情况下具有相同的延迟时间；

所述的校正模式选择模块，其输入为第一、二延迟单元所输出的两同相时钟信号，输出为校正后的时钟信号；当校正模式选择控制字为高电平时，对输入的两同相时钟进行或逻辑操作；当校正模式选择控制字为低电平时，对输入的两同相时钟进行与逻辑操作；除所述的逻辑操作外，该模块中的逻辑门对两同相时钟信号的占空比不引入额外的变化；

所述的差分信号产生模块的输入即为校正模式选择模块的输出，由经过校正后的单相时钟信号产生差分时钟信号，并传给占空比检测模块检测时钟信号的占空比；并保证差分时钟的占空比没有额外的变化；

所述的占空比检测模块的输入即为差分信号产生模块的输出，并对差分时钟信号进行滤波处理，得到差分时钟信号共模电平的相对大小；该共模电平的相对大小可表征时钟信号占空比的相对大小：当差分时钟信号的占空比等于50％时，则两共模电平大小相等；当差分时钟信号的占空比不等于50％时，共模电平较大的单相时钟其占空比较大，而共模电平较小的单相时钟其占空比较小，两共模电平的差值与两相时钟的占空比之差成正比；

所述比较器模块的输入为占空比检测模块输出的两共模电平，其比较器为高精度比较器；比较器模块由校正时钟信号控制，时钟下降沿触发有效；其输出传给校正逻辑模块，同时比较器模块的输出受到校正逻辑模块所给出的校正模式选择信号的控制，并决定比较器的输出为比较器结果的同相输出或者反相输出；

所述的校正逻辑模块的输入为比较器模块的输出，输出的控制信号分别连接校正模式选择模块以及比较器模块，输出的延迟控制位连接第一延迟单元；校正逻辑模块与比较器模块由同一个校正时钟进行控制，对比较器的输出进行采样，上升沿触发有效；在校正时钟的控制下，首先产生校正模式选择模块以及比较器模块的控制信号，之后在每个时钟上升沿到来时产生第一延迟单元延迟控制位的有效电平，由高位到低位逐次产生，配合上述的其他模块对时钟信号的占空比完成逐次逼近式的校正；所述其他模块为第一延迟单元、第二延迟单元、校正模式选择模块、差分信号产生模块、占空比检测模块和比较器模块。

2.如权利要求1所述时钟占空比校正电路，其特征在于：所述第二延迟单元除延迟功能外，对原始时钟信号的占空比不引入额外的变化。

3.如权利要求1所述时钟占空比校正电路，其特征在于：所述与逻辑操作为校正模式选择模块配合第一、第二延迟单元，实现对占空比大于50％的输入时钟信号的占空比进行校正；或逻辑操作为配合第一、第二延迟单元，实现对占空比小于50％的输入时钟信号的占空比进行校正。

4.如权利要求1所述时钟占空比校正电路，其特征在于：占空比校正完成之后，给出校正完成标志信号，并同时将校正环路相关的部分模块关闭，以降低系统功耗。

5.如权利要求1所述时钟占空比校正电路，其占空比校正的具体过程如下：

步骤1、校正时钟的第一个上升沿到来时，触发校正模式选择控制信号1拉为高电平，校正模式选择控制信号2拉为低电平，而第一延迟单元的延迟控制位仍保持为低电平，第一延迟单元和第二延迟单元的延迟时间相同，两同相时钟进行或逻辑操作，此时校正模式选择模块3输出时钟的占空比与原始时钟信号的占空比一致；

步骤2、占空比检测模块对差分信号产生模块输出的差分时钟进行滤波处理，得到的两者共模电平的相对大小；

步骤3、比较器模块比较两共模电平的相对大小，并在校正时钟的第一个下降沿给出比较器模块的反相输出，反馈给校正逻辑模块；若此时时钟占空比大于50％，则比较器模块的输出为低电平，反之则为高电平；

步骤4、在校正时钟的第二个上升沿到来时，校正逻辑模块采样比较器模块的输出，确认校正模式选择控制信号1及校正模式选择控制信号1的状态；同时也将第一延迟单元控制位的最高位拉为高电平，并再次通过环路检测此时占空比的大小；

若此时占空比偏离50％变大，则在校正时钟的第二个下降沿，比较器模块输出为低电平；

在校正时钟的第三个上升沿到来时，校正逻辑模块采样比较器的输出，将第一延迟单元控制字的最高位拉为低电平；若此时占空比偏离50％变小，则在校正时钟的第二个下降沿，则比较器模块输出为高电平，在校正时钟的第三个上升沿到来时校正逻辑模块采样比较器的输出，第一延迟单元的延迟控制位的最高位维持高电平，与此同时，该校正时钟的第三个上升沿触发校正逻辑模块将第一延迟单元的延迟控制位的次高位拉为高电平，并重复上述的过程，直到所有控制位的状态都确定，占空比的校正也对应完成；

步骤5、在占空比校正完成后的下一个校正时钟的上升沿到来时，给出占空比校正完成信号，并将校正环路相关的部分模块关闭。

6.一种时钟占空比校正装置，其特征在于：采用如权利要求1所述的时钟占空比校正电路。