CN114499506A - 振荡器及时钟产生电路 - Google Patents

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Abstract

本发明实施例提供一种振荡器及时钟产生电路，振荡器包括：第一环形拓扑结构，由多个第一反相器首尾相连，以第一传输速度传播振荡信号；第二环形拓扑结构，由多个第二反相器首尾相连，以第二传输速度传播所述振荡信号；其中，所述第一环形拓扑结构与所述第二环形拓扑结构电连接，所述第二传输速度小于所述第一传输速度。本发明实施例有利于提高振荡信号的速度和质量。

Description

振荡器及时钟产生电路
技术领域
本发明实施例涉及半导体领域，特别涉及一种振荡器及时钟产生电路。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。在DRAM I/O电路中，需要一个特定频率的高速时钟信号进行读写及时钟校准。
可以通过环形振荡器(ring oscillator)在DRAM内部产生一个高速时钟信号，以满足上述需求。但是当前的环形振荡器所产生的振荡信号频率较低，难以满足高速需求；此外，当前环形振荡器所产生的振荡信号的频率和占空比容易受到工艺、电源电压、温度、时钟负载等的影响，从而使得时钟频率和占空比产生偏差。
发明内容
本发明实施例提供了一种振荡器及时钟产生电路，能够提高振荡信号的速度和质量，满足输出高频率振荡信号的需求。
为解决上述问题，本发明实施例提供一种振荡器，包括：第一环形拓扑结构，由多个第一反相器首尾相连，以第一传输速度传播振荡信号；第二环形拓扑结构，由多个第二反相器首尾相连，以第二传输速度传播所述振荡信号；其中，所述第一环形拓扑结构与所述第二环形拓扑结构电连接，所述第二传输速度小于所述第一传输速度。
另外，所述第一反相器的个数为N个，所述N为大于等于4的整数。
另外，所述第二反相器的个数为M个，所述M为大于等于2的整数。
另外，记每一个所述第一反相器的输入端为一个第一节点，所述第一环形拓扑结构具有N个所述第一节点；记每一个所述第二反相器的输入端为一个第二节点，所述第二环形拓扑结构具有M个所述第二节点；至少有两个所述第二节点与对应个数的所述第一节点电连接。
另外，所述第二传输速度大于等于0.5倍的所述第一传输速度。
另外，所述振荡器还包括：第三环形拓扑结构，由多个第三反相器首尾相连，以第三传输速度传输所述振荡信号，所述第一环形拓扑结构与所述第三环形拓扑结构电连接，所述第三传输速度小于等于所述第一传输速度。
另外，所述第一反相器的个数为U个，所述U为大于等于4的整数；所述第二反相器的个数为V个，所述V为大于等于2的整数；所述第三反相器的个数为W个，所述W为大于等于2的整数。
另外，记每一个所述第一反相器的输入端为一个第一节点，所述第一环形拓扑结构具有U个所述第一节点；记每一个所述第二反相器的输入端为一个第二节点，所述第二环形拓扑结构具有V个所述第二节点；记每一个所述第三反相器的输入端为一个第三节点，所述第三环形拓扑结构具有W个所述第三节点；至少有两个所述第二节点与对应个数的所述第一节点电连接，至少有两个所述第三节点与对应个数的所述第一节点电连接。
另外，所述第二传输速度小于所述第一传输速度，且所述第二传输速度大于等于0.5倍的所述第一传输速度；所述第三传输速度等于所述第二传输速度。如此，有利于使得第二环形拓扑结构与第三环形拓扑结构的反相器延迟相等，第二环形拓扑结构与第三环形拓扑结构对流通的振荡信号的影响相同，从而有利于保证振荡器不同节点输出的振荡信号相同。
另外，所述振荡器还包括：缓冲反相器，所述缓冲反相器的输入端接收所述振荡信号，所述缓冲反相器的输出端输出时钟信号。
另外，所述缓冲反相器的传输速度可调。
另外，通过调节所述缓冲反相器的上拉能力和/或下拉能力来实现所述缓冲反相器的传输速度可调。
另外，当所述缓冲反相器的上拉能力增强时，所述缓冲反相器的下拉能力减弱；当所述缓冲反相器的上拉能力减弱时，所述缓冲反相器的下拉能力增强。如此，可通过同时控制缓冲反相器的上拉能力和下拉能力调整时钟信号的占空比，使得时钟信号的占空比满足预设要求。
另外，所述缓冲反相器包括：第一PMOS组，包括H个PMOS，所述H个PMOS的源极均连接于电源端；第一NMOS组，包括H个NMOS，所述H个NMOS的源极均连接于接地端；第零PMOS，其源极连接所述H个PMOS的漏极；第零NMOS，其源极连接所述H个NMOS的漏极；所述第零PMOS的漏极与所述第零NMOS的漏极连接，作为所述缓冲反相器的输出端；所述第零PMOS的栅极与所述第零NMOS的栅极连接，作为所述缓冲反相器的输入端；所述H个PMOS的栅极和所述H个NMOS的栅极均由一占空比调节编码组控制。
另外，所述第一传输速度可调。
另外，通过调节所述第一反相器的上拉能力和/或下拉能力来实现所述第一传输速度可调。
另外，当所述第一反相器的上拉能力增强时，所述第一反相器的下拉能力增强；当所述第一反相器的上拉能力减弱时，所述第一反相器的下拉能力减弱。如此，可通过同时调整第一反相器的上拉能力和下拉能力调整振荡信号的频率，使得振荡信号的频率满足预设要求。
另外，所述第一反相器包括：第三PMOS组，包括I个PMOS，所述I个PMOS的源极均连接于电源端；第三NMOS组，包括I个NMOS，所述I个NMOS的源极均连接于接地端；第二PMOS，其源极连接所述I个PMOS的源极；第二NMOS，其源极连接所述I个NMOS的漏极；所述第二PMOS的漏极与所述第二NMOS的漏极连接，作为所述第一反相器的输出端；所述第二PMOS的栅极与所述第二NMOS的栅极连接，作为所述第一反相器的输入端；所述I个PMOS管的栅极由第一反调节编码组控制，所述I个NMOS的栅极由第一正调节编码组控制；通过改变所述第一反调节编码组和/或所述第一正调节编码组实现所述第一传输速度可调。
另外，所述第二传输速度可调。
另外，通过调节所述第二反相器的上拉能力和/或下拉能力来实现所述第二传输速度可调。
另外，当所述第二反相器的上拉能力增强时，所述第二反相器的下拉能力增强；当所述第二反相器的上拉能力减弱时，所述第二反相器的下拉能力减弱。如此，可通过同时调整第二反相器的上拉能力和下拉能力调整振荡信号的频率，使得振荡信号的频率满足预设要求。
另外，第五PMOS组，包括L个PMOS，所述L个PMOS的源极均连接于电源端；第五NMOS组，包括L个NMOS，所述L个NMOS的源极均连接于接地端；第四PMOS，其源极连接所述L个PMOS的漏极；第四NMOS，其源极连接所述L个NMOS的漏极；所述第四PMOS的漏极与所述第四NMOS的漏极连接，作为所述第二反相器的输出端；所述第四PMOS的栅极与所述第四NMOS的栅极连接，作为所述第二反相器的输入端；所述L个PMOS的栅极由第二反调节编码组控制，所述L个NMOS的栅极由第二正调节编码组控制；通过改变所述第二反调节编码组和/或所述第二正调节编码组实现所述第二传输速度可调。
另外，所述第一反相器包括多个第一子反相器，多个所述第一子反相器的输入端均电连接，多个所述第一子反相器的输出端均电连接。如此，有利于控制振荡器版图设计中其他元件与第一子反相器之间的连线长度相近或相等，即振荡器版图具有较好地对称平衡性，从而使得版图中振荡器的每个关键节点有较高的负载匹配度，以及每一级反相器的延迟相等，最终获得具有预设频率和占空比的时钟信号。
另外，所述第二反相器包括多个第二子反相器，多个所述第二子反相器的输入端均电连接，多个所述第二子反相器的输出端均电连接。如此，有利于进一步提高振荡器版图的对称平衡性以及每一级第二反相器的负载匹配程度，从而使得振荡器具有良好性能。
相应地，本发明实施例还提供一种时钟产生电路，包括：上述任一项所述的振荡器；频率调节模块，与所述振荡器连接，用于调节所述振荡器的频率。
另外，所述频率调节模块通过调节所述第一传输速度和/或所述第二传输速度来调节所述振荡器的振荡信号的频率。
另外，所述频率调节模块调节所述第一反相器的所述第一传输速度和/或所述第二反相器的所述第二传输速度来调节所述振荡器的振荡信号的频率。
另外，所述时钟产生电路还包括：占空比调节模块，与所述振荡器连接，用于调节所述振荡信号的占空比。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
上述技术方案中，相对于仅通过第一环形拓扑结构传播振荡信号，由于第二环形拓扑结构具有的第二传输速度小于第一环形拓扑结构具有的第一传输速度，第二环形拓扑结构的设置可使得振荡信号在单位时间内翻转更多次，从而获取更高速度和质量的振荡信号。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为本发明实施例提供的振荡器的一电路结构示意图；
图2为本发明实施例提供的振荡器的另一电路结构示意图；
图3为图2所示振荡器中缓冲反相器的结构示意图；
图4为图2所示振荡器中第一反相器的一结构示意图；
图5为图2所示振荡器中第二反相器的一结构示意图；
图6为图2所示振荡器中第一反相器的又一结构示意图；
图7为图2所述振荡器中第二反相器的又一结构示意图；
图8为本发明实施例提供的时钟产生电路的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图1为本发明实施例提供的振荡器的一电路结构示意图。
参考图1，振荡器包括：第一环形拓扑结构，由多个第一反相器11首尾相连，以第一传输速度传播振荡信号；第二环形拓扑结构，由多个第二反相器12首尾相连，以第二传输速度传播振荡信号；其中，第一环形拓扑结构与第二环形拓扑结构电连接，第二传输速度小于第一传输速度。
其中，传输速度指的是振荡信号从高电平到低电平的时间或者从低电平到高电平的时间。传输速度越慢，传输时间越长，振荡信号翻转的越慢，振荡信号的周期就越长，频率就越低。传输速度越快，传输时间越短，振荡信号翻转的越快，振荡信号的周期就越短，频率就越高。第二传输速度小于第一传输速度意味着振荡信号经过第二反相器12的传输时间比振荡信号经过第一反相器11的传输时间短。
本实施例中，第一反相器11的个数为N个，N为大于等于4的整数；相应地，第二反相器12的个数为M个，M为大于等于2的整数。
记每一个第一反相器11的输入端为一个第一节点，第一环形拓扑结构具有N个第一节点，例如第一节点为图1中的clk360、clk270、clk180、clk90；记每一个第二反相器12的输入端为一个第二节点，第二环形拓扑结构具有M个第二节点，例如第二节点为图1中的clk360’、clk180’；至少有两个第二节点与对应个数的第一节点电连接，例如图1中的clk360’与clk360相连、clk180’与clk180相连。
具体地，在第一环形拓扑结构的振荡路径上，每一第一节点具有不同的相位，以4个第一反相器11的数量为例，振荡路径上四个第一节点分别具有第一相位clk90、第二相位clk180、第三相位clk270以及第四相位clk360，四个第一节点构成一个360度的振荡循环，即每一第一节点对应90度的相位位移；相应地，第二环形拓扑结构具有两个第二节点，一第二节点clk180’与具有第二相位clk180的第一节点电连接，另一第二节点clk360’与具有第四相位clk360的第一节点电连接。
本实施例中，第二传输速度小于第一传输速度，且第二传输速度大于等于0.5倍的第一传输速度。传输速度可以理解为与反相器的传输延迟成反比。例如，假设振荡信号经过第一反相器11的传输速度为100，那么振荡信号经过第二反相器12的传输速度则为大于等于50且小于100。再例如，假设振荡信号经过第一反相器11的传输延迟为100ps(皮秒)，那么振荡信号经过第二反相器12的传输延迟则大于100ps且小于等于200ps。如此设置，可以提高振荡器的稳定性和振荡信号的质量。
本实施例中，参考图2，振荡器还可以包括：第三环形拓扑结构，由多个第三反相器13首尾相连，以第三传输速度传输振荡信号，第一环形拓扑结构与第三环形拓扑结构电连接，第三传输速度小于第一传输速度。
其中，第一环形拓扑结构作为外圈拓扑结构，第二环形拓扑结构和第三环形拓扑结构作为内圈拓扑结构。不同环形拓扑结构的反相器数量可具体如下：第一反相器11的个数为U个，U为大于等于4的整数；第二反相器12的个数为V个，V为大于等于2的整数；第三反相器13的个数为W个，W为大于等于2的整数。
具体地，记每一个第一反相器11的输入端为一个第一节点，第一环形拓扑结构具有U个第一节点，例如第一节点为图2中的clk360、clk270、clk180、clk90；记每一个第二反相器12的输入端为一个第二节点，第二环形拓扑结构具有V个第二节点，例如第二节点为图2中的clk360’、clk180’；记每一个第三反相器13的输入端为一个第三节点，第三环形拓扑结构具有W个第三节点，例如第二节点为图2中的clk270’、clk90’；至少有两个第二节点与对应个数的第一节点电连接，至少有两个第三节点与对应个数的第一节点电连接，例如图2中的clk360’与clk360相连、clk270’与clk270相连、clk180’与clk180相连、clk90’与clk90相连。如此，有利于使得不同第一节点的振荡信号在单位时间内均具有更多的翻转次数，进而使得传播的振荡信号的频率进一步提升，从而进一步地提升振荡信号的传输速度。
本实施例中，第二传输速度小于第一传输速度，且第二传输速度大于等于0.5倍的第一传输速度，第三传输速度等于第二传输速度。传输速度可以理解为与反相器的传输延迟成反比。例如，假设振荡信号经过第一反相器11的传输速度为100，那么振荡信号经过第二反相器12的传输速度则为大于等于50且小于100。再例如，假设振荡信号经过第一反相器11的传输延迟为100ps(皮秒)，那么振荡信号经过第二反相器12的传输延迟则大于100ps且小于等于200ps。如此设置，可以提高振荡器的稳定性和振荡信号的质量。
本实施例中，振荡器还包括缓冲反相器14，缓冲反相器14的输入端接收振荡信号，缓冲反相器14的输出端输出时钟信号。缓冲反相器14用于隔绝振荡器的后端电路(例如占空比校准电路)作为负载对振荡信号频率造成的影响，使振荡器保持较高的复用率。
本实施例中，缓冲反相器14的传输速度可调。具体地，通过调节缓冲反相器14的上拉能力和/或下拉能力来实现缓冲反相器14的传输速度可调。
其中，当缓冲反相器14的上拉能力增强时，缓冲反相器14的下拉能力减弱；当缓冲反相器14的上拉能力减弱时，缓冲反相器14的下拉能力增强。
上拉能力指的是将低电平信号充电到高电平信号的能力，下拉能力指的是将高电平信号放电到低电平信号的能力。当上拉能力增强而下拉能力减弱时，缓冲反相器14输出的时钟信号的占空比增大；当上拉能力减弱而下拉能力增强时，缓冲反相器14输出的时钟信号的占空比减小。也就是说，可通过控制缓冲反相器14的上拉能力和下拉能力朝不同的趋势变化，实现时钟信号占空比的可调，进而使得时钟信号的占空比满足预设要求。需要说明的是，每一第一节点都可以连接一缓冲反相器14，或者说每一第一节点与后端电路之间都可以串接一缓冲反相器14，以避免后端电路对振荡信号频率造成的影响，以保证振荡器的每一级第一反相器11具有较高的负载匹配度，进而使得振荡器的振荡信号频率更为稳定。例如图2中，clk360、clk270、clk180、clk90均连接一缓冲反相器14。
具体地，参考图3，缓冲反相器14包括：第一PMOS组141，包括H个PMOS(MPH1、MPH2…MPHn)，H个PMOS的源极均连接于电源端Vcc；第一NMOS组142，包括H个NMOS(MNH1、MNH2…MNHn)，H个NMOS的源极连接于接地端Vss；第零PMOS MPH0，其源极连接H个PMOS的漏极；第零NMOS MNH0，其源极连接H个NMOS的漏极；第零PMOS MPH0的漏极与第零NMOS MNH0的漏极连接，作为缓冲反相器14的输出端clkout；第零PMOS MPH0的栅极与第零NMOS MNH0的栅极连接，作为缓冲反相器14的输入端clkin；H个PMOS的栅极和H个NMOS的栅极均由一占空比调节编码组(Dcc1、Dcc2…Dccn)控制。
其中，占空比调节编码组可由占空比调节模块(未图示)发出，PMOS以及PMOS管均为PMOS晶体管。
本实施例中，可通过控制占空比调节编码组的参数控制第一PMOS组141中PMOS管的导通数量和/或第一NMOS组142中NMOS管的导通数量，从而调整缓冲反相器14的上拉能力和/或下拉能力。
需要说明的是，PMOS管和NMOS管的开启电压不同。具体地，当占空比调节编码组中第一调节编码Dcc1为高电平时，第一NMOS管MNH1导通而第一PMOS管MPH1关断；当第一调节编码Dcc1为低电平时，第一NMOS管MNH1关断而第一PMOS管MPH1导通。
由于一占空比调节编码同时控制第一PMOS组141和第一NMOS组142，因此，第一PMOS组141中PMOS管的导通数量越多，第一NMOS组142中NMOS管的导通数量就越少。而第一PMOS组141中PMOS管的导通数量越多，第一PMOS组141的负载值较越小，缓冲反相器14的充电速率就越快，缓冲反相器14的上拉能力就越强；相应地，第一NMOS组142中NMOS管的导通数量越少，第一NMOS组142的负载值就越大，缓冲反相器14的放电速率就越慢，缓冲反相器14的下拉能力就越弱。如此，当PMOS管的导通数量较多而NMOS管的导通数量较少时，缓冲反相器14输出的时钟信号的占空比增大。
相应地，当PMOS管的导通数量较少而NMOS管的导通数量较多时，缓冲反相器14的上拉能力减弱而下拉能力增强，缓冲反相器14输出的时钟信号的占空比减小。
为保证第零PMOS MPH0以及第零NMOS MNH0正常工作，还设置有初始PMOS管MPHs以及初始NMOS管MNHs，初始PMOS管MPHs的源极连接电源端Vcc，漏极连接第零PMOSMPH0源极，栅极连接接地端Vss，即初始PMOS管MPHs处于导通状态；初始NMOS管MNHs的源极连接接地端Vss，漏极连接第零NMOS MNH0源极，栅极连接电源端Vcc，即初始NMOS管MNHs处于导通状态。
本实施例中，第一反相器11的第一传输速度可调。具体地，通过调节第一反相器11的上拉能力和/或下拉能力来实现第一反相器11的第一传输速度可调。
其中，当第一反相器11的上拉能力增强时，第一反相器11的下拉能力增强；当第一反相器11的上拉能力减弱时，第一反相器11的下拉能力减弱。如此，可对振荡器输出的振荡信号的频率进行调整，以获取满足预设频率要求的振荡信号。
具体地，参考图4，第一反相器11包括：第三PMOS组111，包括I个PMOS(MPI1、MPI2…MPIn)，I个PMOS的源极均连接于电源端Vcc；第三NMOS组112，包括I个NMOS(MNI1、MNI2…MNIn)，I个NMOS的源极连接于接地端Vss；第二PMOS MPI0，其源极连接I个PMOS的漏极；第二NMOS MNI0，其源极连接I个NMOS的漏极；第二PMOS MPI0的漏极与第二NMOS MNI0的漏极连接，作为第一反相器11的输出端；第二PMOS MPI0的栅极与第二NMOS MNI0的栅极连接，作为第一反相器11的输入端；I个PMOS管的栅极由第一反调节编码组(enb11、enb12…enb1n)控制，I个NMOS的栅极由第一正调节编码组(en11、en12…en1n)控制；通过改变第一反调节编码组和/或第一正调节编码组实现第一传输速度可调。
本实施例中，可通过控制第一反调节编码组的参数控制第三PMOS组111中PMOS管的导通数量，从而调整第一反相器11的上拉能力；和/或，通过控制第一正调节编码组的参数控制第三NMOS组112中NMOS管的导通数量，从而调整第一反相器11的下拉能力。
需要说明的是，第一反调节编码组与第一正调节编码组的电位相反，即反相。当第一正调节编码en11为高电平时，第一反调节编码enb11为低电平，此时第三PMOS组111中第一PMOS管MPI1导通，第三NMOS组112中第一NMOS管MNI1导通；相应地，当第一正调节编码en11为低电平时，第一反调节编码enb11为高电平，此时第三PMOS组111中第一PMOS管MPI1关断，第三NMOS组112中第一NMOS管MNI1关断。
也就是说，第三PMOS组111中PMOS管的导通数量越多，第三NMOS组112中NMOS管的导通数量就越多，第一反相器11的上拉能力增强且下拉能力增强，第一反相器11输出的振荡信号的频率增大；相应地，第三PMOS组111中PMOS管的导通数量越少，第三NMOS组112中NMOS管的导通数量就越少，第一反相器11的上拉能力减弱且下拉能力减弱，第一反相器11输出的振荡信号的频率减小。
此外，第一反相器11具有用于保证第二PMOS MPI0处于工作状态的初始PMOS管MPIs，以及用于保证第二NMOS MNI0处于工作状态的初始NMOS管MNIs。
本实施例中，第二反相器12的第一传输速度可调。具体地，通过调节第二反相器12的上拉能力和/或下拉能力来实现第二反相器12的第一传输速度可调。
其中，当第二反相器12的上拉能力增强时第二反相器12的下拉能力增强；当第二反相器12的上拉能力减弱时，第二反相器12的下拉能力减弱。
具体地，参考图5，第二反相器12包括：第五PMOS组121，包括L个PMOS(MPL1、MPL2…MPLn)，L个PMOS的源极均连接于电源端Vcc；第五NMOS组122，包括L个NMOS(MNL1、MNL2…MNLn)，L个NMOS的源极连接于接地端Vss；第四PMOSMPL0，其源极连接L个PMOS的漏极；第四NMOSMNL0，其源极连接L个NMOS的漏极；第四PMOS MPL0的漏极与第四NMOS MNL0的漏极连接，作为第二反相器12的输出端；第四PMOS MPL0的栅极与第四NMOS MNL0的栅极连接，作为第二反相器12的输入端；L个PMOS管的栅极由第二反调节编码组(enb21、enb22…enb2n)控制，L个NMOS的栅极由第二正调节编码组(en21、en22…en2n)控制；通过改变第二反调节编码组和/或第二正调节编码组实现第一传输速度可调。
本实施例中，可通过控制第二反调节编码组的参数控制第五PMOS组121中PMOS管的导通数量，从而调整第二反相器12的上拉能力；和/或，通过控制第二正调节编码组的参数控制第五NMOS组122中NMOS管的导通数量，从而调整第二反相器12的下拉能力。
需要说明的是，第二反调节编码组与第二正调节编码组的电位相反。当第二正调节编码en21为高电平时，第二反调节编码enb21为低电平，此时第五PMOS组121中第一PMOS管MPL1导通，第五NMOS组122中第一NMOS管MNL1导通；相应地，当第二正调节编码en21为低电平时，第二反调节编码enb21为高电平，此时第五PMOS组121中第一PMOS管MPL1关断，第五NMOS组122中第一NMOS管MNL1关断。
也就是说，第五PMOS组121中PMOS管的导通数量越多，第五NMOS组122中NMOS管的导通数量就越多，第二反相器12的上拉能力增强且下拉能力增强，第二反相器12输出的振荡信号的频率增大；相应地，第五PMOS组121中PMOS管的导通数量越少，第五NMOS组122中NMOS管的导通数量就越少，第二反相器12的上拉能力减弱且下拉能力减弱，第二反相器12输出的振荡信号的频率减小。
此外，第二反相器12具有用于保证第四PMOS MPL0处于工作状态的初始PMOS管MPLs，以及用于保证第四NMOS MNL0处于工作状态的初始NMOS管MNLs。
本实施例中，参考图6，第一反相器11包括多个第一子反相器113，多个第一子反相器113的输入端均电连接，多个第一子反相器113的输出端均电连接。如此，有利于控制振荡器版图设计中其他元件与第一子反相器113之间的连线长度相近或相等，使得振荡器版图具有较好地对称平衡性，从而使得版图中振荡器的每个关键节点有较高的负载匹配度，进而使得每一级反相器的延迟相等；此外，还有利于使得其他元件与第一子反相器113之间的连线长度较短，从而减小连线的寄生电阻和寄生电容，使得振荡器具有良好性能。
其中，第一子反相器113的数量是偶数，如此，有利于更好地进行版图的对称平衡设计。
本实施例中，参考图7，第二反相器12包括多个第二子反相器123，多个第二子反相器123的输入端均电连接，多个第二子反相器123的输出端均电连接。如此，有利于进一步提高振荡器版图的对称平衡性。
其中，第二子反相器123的数量与第一子反相器113的数量相等。如此，有利于进一步提高振荡器版图的对称平衡性，进而获得性能更好的振荡器。
参考图4、图5、图6和图7，第一反相器11和第二反相器12可以设置成相同结构和尺寸，然后通过第一反调节编码组和/或第二正调节编码组、第二反调节编码组和/或所述第二正调节编码组实现传输速率的不同。
本实施例中，相对于仅通过第一环形拓扑结构传播振荡信号，第二环形拓扑结构的设置可增加电连接节点的振荡信号在单位时间内的反相次数，从而获取高速振荡信号。
相应地，本发明实施例还提供一种时钟产生电路，包括上述任一实施例提供的振荡器。图8为本发明实施例提供的时钟产生电路的结构示意图。以下将结合附图对时钟产生电路进行详细说明，与前述实施例相同或者相应的部分，可参考前述实施例的描述，以下将不做赘述。
参考图8，时钟产生电路包括：振荡器20；频率调节模块21，与振荡器20连接，用于调节振荡器20的频率。
其中，频率调节模块21通过调节第一传输速度和/或第二传输速度来调节振荡器20的振荡信号的频率。
可以理解的是，频率调节模块21可通过调节第一传输速度和第二传输速度来调节振荡器20的振荡信号的频率，具体地，频率调节模块21调节第一反相器11的第一传输速度以及第二反相器12的第二传输速度来调节振荡器20的振荡信号的频率。或者，频率调节模块21也可通过调节第一传输速度或者第二传输速度中的一者来调节振荡器的振荡信号的频率，相应的，频率调节模块21调节第一反相器11的第一传输速度来调节振荡器20的振荡信号的频率，或者，频率调节模块21调节第二反相器12的第二传输速度来调节振荡器20的振荡信号的频率。
本实施例中，以频率调节模块21既调节第一传输速度又调节第二传输速度作为示例。具体地，本实施例中，频率调节模块21与第一反相器11和第二反相器12连接，频率调节模块21可通过调整第一反调节编码组改变第一反相器11的上拉能力，以及通过调整第一正调节编码组改变第一反相器11的下拉能力，从而调节第一反相器11的第一传输速度，进而调节振荡器20振荡信号的频率。相应地，频率调节模块21可通过调整第二反调节编码组改变第二反相器12的上拉能力，以及通过调整第二正调节编码组改变第二反相器12的下拉能力，从而调节第二反相器12的第二传输速度，进而调节振荡器20振荡信号的频率。
在其他实施例中，频率调节模块可与第一反相器或第二反相器连接，且可仅改变第一反相器的上拉能力或下拉能力，或者，仅改变第二反相器的上拉能力或下拉能力。
本实施例中，时钟产生电路还包括占空比调节模块22，与振荡器20连接，用于调节振荡信号的占空比。具体地，振荡器20包括缓冲反相器14，缓冲反相器14用于接收振荡信号并输出时钟信号，占空比调节模块22与缓冲反相器14连接，占空比调节模块22通过调节占空比调节编码组的参数调节缓冲反相器14的上拉能力和下拉能力，使得缓冲反相器14的上拉能力和下拉能力朝不同的区域变动，从而实现调节时钟信号占空比的效果。
在其他实施例中，占空比调节模块还可以与第一反相器和/或第二反相器连接，调节第一反相器和/或第二反相器输出的振荡信号的占空比，从而使得振荡器输出的振荡信号具有满足预设占空比要求。
本实施例中，时钟产生电路能够降低时钟负载对高速时钟信号的频率和占空比的影响，从而输出满足预设频率要求和预设占空比要求的时钟信号。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (28)

1.一种振荡器，其特征在于，包括：
第一环形拓扑结构，由多个第一反相器首尾相连，以第一传输速度传播振荡信号；
第二环形拓扑结构，由多个第二反相器首尾相连，以第二传输速度传播所述振荡信号；
其中，所述第一环形拓扑结构与所述第二环形拓扑结构电连接，所述第二传输速度小于所述第一传输速度。
2.如权利要求1所述的振荡器，其特征在于，所述第一反相器的个数为N个，所述N为大于等于4的整数。
3.如权利要求2所述的振荡器，其特征在于，所述第二反相器的个数为M个，所述M为大于等于2的整数。
4.如权利要求3所述的振荡器，其特征在于，记每一个所述第一反相器的输入端为一个第一节点，所述第一环形拓扑结构具有N个所述第一节点；记每一个所述第二反相器的输入端为一个第二节点，所述第二环形拓扑结构具有M个所述第二节点；至少有两个所述第二节点与对应个数的所述第一节点电连接。
5.如权利要求4所述的振荡器，其特征在于，所述第二传输速度大于等于0.5倍的所述第一传输速度。
6.如权利要求1所述的振荡器，其特征在于，还包括：
第三环形拓扑结构，由多个第三反相器首尾相连，以第三传输速度传输所述振荡信号，所述第一环形拓扑结构与所述第三环形拓扑结构电连接，所述第三传输速度小于等于所述第一传输速度。
7.如权利要求6所述的振荡器，其特征在于，所述第一反相器的个数为U个，所述U为大于等于4的整数；所述第二反相器的个数为V个，所述V为大于等于2的整数；所述第三反相器的个数为W个，所述W为大于等于2的整数。
8.如权利要求7所述的振荡器，其特征在于，记每一个所述第一反相器的输入端为一个第一节点，所述第一环形拓扑结构具有U个所述第一节点；记每一个所述第二反相器的输入端为一个第二节点，所述第二环形拓扑结构具有V个所述第二节点；记每一个所述第三反相器的输入端为一个第三节点，所述第三环形拓扑结构具有W个所述第三节点；至少有两个所述第二节点与对应个数的所述第一节点电连接，至少有两个所述第三节点与对应个数的所述第一节点电连接。
9.如权利要求8所述的振荡器，其特征在于，所述第二传输速度小于所述第一传输速度，且所述第二传输速度大于等于0.5倍的所述第一传输速度；所述第三传输速度等于所述第二传输速度。
10.如权利要求1所述的振荡器，其特征在于，还包括：
缓冲反相器，所述缓冲反相器的输入端接收所述振荡信号，所述缓冲反相器的输出端输出时钟信号。
11.如权利要求10所述的振荡器，其特征在于，所述缓冲反相器的传输速度可调。
12.如权利要求11所述的振荡器，其特征在于，通过调节所述缓冲反相器的上拉能力和/或下拉能力来实现所述缓冲反相器的传输速度可调。
13.如权利要求12所述的振荡器，其特征在于，当所述缓冲反相器的上拉能力增强时，所述缓冲反相器的下拉能力减弱；当所述缓冲反相器的上拉能力减弱时，所述缓冲反相器的下拉能力增强。
14.如权利要求12所述的振荡器，其特征在于，所述缓冲反相器包括：
第一PMOS组，包括H个PMOS，所述H个PMOS的源极均连接于电源端；
第一NMOS组，包括H个NMOS，所述H个NMOS的源极均连接于接地端；
第零PMOS，其源极连接所述H个PMOS的漏极；
第零NMOS，其源极连接所述H个NMOS的漏极；
所述第零PMOS的漏极与所述第零NMOS的漏极连接，作为所述缓冲反相器的输出端；
所述第零PMOS的栅极与所述第零NMOS的栅极连接，作为所述缓冲反相器的输入端；
所述H个PMOS的栅极和所述H个NMOS的栅极均由一占空比调节编码组控制。
15.如权利要求1所述的振荡器，其特征在于，所述第一传输速度可调。
16.如权利要求15所述的振荡器，其特征在于，通过调节所述第一反相器的上拉能力和/或下拉能力来实现所述第一传输速度可调。
17.如权利要求15所述的振荡器，其特征在于，当所述第一反相器的上拉能力增强时，所述第一反相器的下拉能力增强；当所述第一反相器的上拉能力减弱时，所述第一反相器的下拉能力减弱。
18.如权利要求17所述的振荡器，其特征在于，所述第一反相器包括：
第三PMOS组，包括I个PMOS，所述I个PMOS的源极均连接于电源端；
第三NMOS组，包括I个NMOS，所述I个NMOS的源极均连接于接地端；
第二PMOS，其源极连接所述I个PMOS的源极；
第二NMOS，其源极连接所述I个NMOS的漏极；
所述第二PMOS的漏极与所述第二NMOS的漏极连接，作为所述第一反相器的输出端；
所述第二PMOS的栅极与所述第二NMOS的栅极连接，作为所述第一反相器的输入端；
所述I个PMOS管的栅极由第一反调节编码组控制，所述I个NMOS的栅极由第一正调节编码组控制；
通过改变所述第一反调节编码组和/或所述第一正调节编码组实现所述第一传输速度可调。
19.如权利要求1所述的振荡器，其特征在于，所述第二传输速度可调。
20.如权利要求19所述的振荡器，其特征在于，通过调节所述第二反相器的上拉能力和/或下拉能力来实现所述第二传输速度可调。
21.如权利要求20所述的振荡器，其特征在于，当所述第二反相器的上拉能力增强时，所述第二反相器的下拉能力增强；当所述第二反相器的上拉能力减弱时，所述第二反相器的下拉能力减弱。
22.如权利要求21所述的振荡器，其特征在于，所述第二反相器包括：
第五PMOS组，包括L个PMOS，所述L个PMOS的源极均连接于电源端；
第五NMOS组，包括L个NMOS，所述L个NMOS的源极均连接于接地端；
第四PMOS，其源极连接所述L个PMOS的漏极；
第四NMOS，其源极连接所述L个NMOS的漏极；
所述第四PMOS的漏极与所述第四NMOS的漏极连接，作为所述第二反相器的输出端；
所述第四PMOS的栅极与所述第四NMOS的栅极连接，作为所述第二反相器的输入端；
所述L个PMOS的栅极由第二反调节编码组控制，所述L个NMOS的栅极由第二正调节编码组控制；
通过改变所述第二反调节编码组和/或所述第二正调节编码组实现所述第二传输速度可调。
23.如权利要求1所述的振荡器，其特征在于，所述第一反相器包括多个第一子反相器，多个所述第一子反相器的输入端均电连接，多个所述第一子反相器的输出端均电连接。
24.如权利要求1所述的振荡器，其特征在于，所述第二反相器包括多个第二子反相器，多个所述第二子反相器的输入端均电连接，多个所述第二子反相器的输出端均电连接。
25.一种时钟产生电路，其特征在于，包括：
如权利要求1至24中任一项所述的振荡器；
频率调节模块，与所述振荡器连接，用于调节所述振荡器的频率。
26.如权利要求25所述的时钟产生电路，其特征在于，所述频率调节模块通过调节所述第一传输速度和/或所述第二传输速度来调节所述振荡器的振荡信号的频率。
27.如权利要求25所述的时钟产生电路，其特征在于，所述频率调节模块调节所述第一反相器的所述第一传输速度和/或所述第二反相器的所述第二传输速度来调节所述振荡器的振荡信号的频率。
28.如权利要求25所述的时钟产生电路，其特征在于，还包括：占空比调节模块，与所述振荡器连接，用于调节所述振荡信号的占空比。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1956329A (zh) * 2005-10-26 2007-05-02 三星电子株式会社 产生时钟信号的时钟产生电路和方法
CN105281757A (zh) * 2014-07-07 2016-01-27 瑞昱半导体股份有限公司 正交输出环形振荡电路及其配置方法
CN205385473U (zh) * 2016-01-12 2016-07-13 深圳大学 一种延迟模块和多路环形振荡器
US20180364752A1 (en) * 2017-06-14 2018-12-20 Apple Inc. Digital on-chip duty cycle monitoring device

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040032300A1 (en) 2002-08-19 2004-02-19 Koninklijke Philips Electronics N.V. Multi-phase oscillator and method therefor
KR100560660B1 (ko) 2003-03-28 2006-03-16 삼성전자주식회사 듀티 사이클 보정을 위한 장치 및 방법
JP2006333184A (ja) 2005-05-27 2006-12-07 Ricoh Co Ltd リング発振器
US7321269B2 (en) * 2005-07-19 2008-01-22 International Business Machines Corporation High frequency ring oscillator with feed-forward paths
JP2007274431A (ja) * 2006-03-31 2007-10-18 Sony Corp 発振回路
KR101285218B1 (ko) 2006-07-25 2013-07-11 삼성전자주식회사 듀티 사이클 보정 회로와 듀티 사이클 보정 방법
US8203392B2 (en) 2007-08-24 2012-06-19 Standard Microsystems Corporation Oscillator stabilized for temperature and power supply variations
CN101141129B (zh) 2007-10-26 2010-12-22 威盛电子股份有限公司 电压控制振荡器电路
KR100940836B1 (ko) 2008-06-04 2010-02-04 주식회사 하이닉스반도체 반도체 메모리 장치의 듀티 싸이클 보정 회로
CN101409541A (zh) 2008-11-18 2009-04-15 上海贝岭矽创微电子有限公司 环形振荡电路
CN101629978B (zh) 2008-12-26 2012-10-03 四川和芯微电子股份有限公司 一种实现占空比实时监测的方法和电路
KR100998677B1 (ko) 2009-11-27 2010-12-07 광운대학교 산학협력단 전압 제어 발진기
CN103684365A (zh) 2012-09-18 2014-03-26 北京中电华大电子设计有限责任公司 一种高频时钟占空比测试电路
EP3072239A4 (en) 2013-11-19 2017-06-21 Intel Corporation Clock calibration using asynchronous digital sampling
KR102103422B1 (ko) 2013-12-12 2020-04-24 에스케이하이닉스 주식회사 듀티 싸이클 보정 회로
CN105099445B (zh) 2014-05-12 2018-02-23 国家电网公司 一种环形振荡器的频率控制方法及电路
US9641164B2 (en) 2014-06-24 2017-05-02 Technische Universiteit Delft Quadrature LC tank digitally controlled ring oscillator
CN104270122B (zh) 2014-09-16 2017-03-29 中国科学院微电子研究所 一种占空比校正电路
KR20170046389A (ko) 2015-10-21 2017-05-02 삼성전자주식회사 듀티 사이클 정정 회로, 이를 포함하는 반도체 장치 및 듀티 사이클 정정 회로의 동작방법
KR102379446B1 (ko) 2015-12-16 2022-03-30 에스케이하이닉스 주식회사 듀티 사이클 보정 회로 및 듀티 사이클 보정 방법
CN106941344A (zh) 2016-01-05 2017-07-11 联发科技（新加坡）私人有限公司 信号自校准电路和方法
CN106374890B (zh) 2016-09-08 2019-06-21 电子科技大学 一种时钟占空比校正电路
KR102268767B1 (ko) 2017-06-09 2021-06-29 에스케이하이닉스 주식회사 지연 회로 및 이를 포함하는 듀티 사이클 제어 장치
US10270429B1 (en) 2017-12-20 2019-04-23 Micron Technology, Inc. Internal clock distortion calibration using DC component offset of clock signal
US10923175B2 (en) 2018-01-31 2021-02-16 Samsung Electronics Co., Ltd. Memory device adjusting duty cycle and memory system having the same
US10458857B2 (en) 2018-02-22 2019-10-29 Advanced Micro Devices, Inc. Accurate on-chip temperature sensing using thermal oscillator
US10249354B1 (en) 2018-02-23 2019-04-02 Micron Technology, Inc. Apparatuses and methods for duty cycle distortion correction of clocks
KR102549549B1 (ko) * 2018-03-12 2023-07-03 에스케이하이닉스 주식회사 듀티 싸이클 보정 회로
US10833656B2 (en) 2018-04-30 2020-11-10 Micron Technology, Inc. Autonomous duty cycle calibration
CN108768385B (zh) 2018-05-31 2022-04-08 东南大学 一种电源抑制比提升的环形压控振荡器
CN110830011B (zh) 2018-08-07 2023-03-24 瑞昱半导体股份有限公司 具有脉宽调整模块的时钟电路
EP3648348B1 (en) 2018-10-29 2022-09-28 NXP USA, Inc. Duty cycle monitor circuit and method for duty cycle monitoring
US10601410B1 (en) 2018-11-02 2020-03-24 Micron Technology, Inc. Offset cancellation of duty cycle detector
US10715127B2 (en) 2018-11-21 2020-07-14 Micron Technology, Inc. Apparatuses and methods for using look-ahead duty cycle correction to determine duty cycle adjustment values while a semiconductor device remains in operation
US11189334B2 (en) 2018-11-21 2021-11-30 Micron Technology, Inc. Apparatuses and methods for a multi-bit duty cycle monitor
US10784846B1 (en) 2020-02-14 2020-09-22 Globalfoundries Inc. Differential clock duty cycle correction with hybrid current injectors and tapered digital to analog converter

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1956329A (zh) * 2005-10-26 2007-05-02 三星电子株式会社 产生时钟信号的时钟产生电路和方法
CN105281757A (zh) * 2014-07-07 2016-01-27 瑞昱半导体股份有限公司 正交输出环形振荡电路及其配置方法
CN205385473U (zh) * 2016-01-12 2016-07-13 深圳大学 一种延迟模块和多路环形振荡器
US20180364752A1 (en) * 2017-06-14 2018-12-20 Apple Inc. Digital on-chip duty cycle monitoring device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
周明生等: "基于ZENI的集成电路设计与实现技术", 31 October 2013, 西安电子科技大学出版社, pages: 168 - 169 *

Also Published As

Publication number Publication date
WO2022089085A1 (zh) 2022-05-05
US20220352876A1 (en) 2022-11-03
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