KR100240877B1 - 반도체 장치의 디코더 회로 - Google Patents

반도체 장치의 디코더 회로 Download PDF

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KR100240877B1
KR100240877B1 KR1019970005454A KR19970005454A KR100240877B1 KR 100240877 B1 KR100240877 B1 KR 100240877B1 KR 1019970005454 A KR1019970005454 A KR 1019970005454A KR 19970005454 A KR19970005454 A KR 19970005454A KR 100240877 B1 KR100240877 B1 KR 100240877B1
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Abstract

복수개의 어드레스 신호들을 디코딩하여 내부 클럭 신호에 동기된 소정 레벨의 선택 신호를 발생하는 반도체 장치의 디코더 회로는 외부로부터 인가되는 복수개의 입력 신호들이 소정의 시간동안 접지 전압 레벨로 인가됨과 아울러 외부로부터 전원 전압 레벨의 클럭 신호가 인가될 때 활성화되어 접지 전압 레벨의 선택 신호를 발생하고, 접지 전압 레벨의 상기 클럭 신호가 인가될 때 비활성화되는 선택신호 발생 회로와; 상기 선택신호 발생 회로로부터 인가되는 접지 전압 레벨의 상기 선택 신호를 입력받아, 이를 상기 입력 신호들이 접지 전압 레벨로 인가되는 사이클 동안 유지시키는 래치 회로로 이루어졌다.

Description

반도체 장치의 디코더 회로.
본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 복수개의 어드레스 신호들을 디코딩하여 내부 클럭 신호에 동기된 소정 레벨의 선택 신호를 발생하는 반도체 장치의 디코더 회로에 관한 것이다.
도 1에는 종래 기술에 따른 반도체 장치의 디코더 회로를 보여주는 회로도가 도시되어 있다.
도 1를 참조하면, 종래 반도체 장치의 디코더 회로는 입력부(120), 전류원(140, current source), 전달부(160), 그리고 래치부(200)로 구성되어 있다. 상기 입력부(120)는 상기 입력 신호들(An) 중 적어도 하나 이상의 입력 신호가 논리 "하이 레벨"로 인가될 때 도전 경로(N1)로 소정의 전류를 공급한다. 그리고, 상기 입력 신호들(An)가 모두 논리 "로우 레벨"로 인가될 때 상기 도전 경로(N1)로 공급되는 상기 소정의 전류를 차단한다. 그리고, 상기 입력부(120)는 전원 전압(Vdd)이 인가되는 전원 단자(1)에 각 콜렉터 단자가 접속되고 상기 도전 경로(N1)에 각 에미터 단자가 접속되며 각 베이스 단자로 대응되는 상기 어드레스 신호들(An)이 인가되는 복수개의 바이폴라 트랜지스터들(Qn)로 이루어졌다.
상기 전류원(140)은 외부로부터 논리 "하이 레벨"의 기준전압(Vref) 또는 상기 전원 전압(Vdd)이 사이클 시간 동안 인가되어 활성화됨에 따라 일정한 전류를 흘려주게 된다. 상기 전류원(140)은 상기 도전 경로(N1)에 드레인 단자가 접속되고 접지 전압(Vgg)이 인가되는 접지단자(2)에 소오스 단자가 접속되며 상기 전원 단자(2) 또는 상기 기준전압(Vref)이 인가되는 입력단자(3)에 게이트 단자가 접속된 증가형 NMOS 트랜지스터(M1)로 이루어졌다. 상기 전달부(160)는 외부로부터 인가되는 소정 주파수를 갖는 클럭 신호(K1)를 입력받아, 상기 클럭 신호(K1)가 논리 "하이 레벨"일 경우 활성화되어 상기 도전 경로(N1)에 챠지되는 전압레벨을 상기 래치부(200)로 전달한다.
그리고 상기 클럭 신호(K1)가 논리 "로우 레벨"일 경우 상기 도전 경로(N1)에 챠지되는 전압레벨을 상기 래치부(200)로 전달되지 않도록 차단한다. 상기 전달부(160)는 인버터(I1), 증가형 PMOS 트랜지스터(M2), 그리고 증가형 NMOS 트랜지스터(M3)로 이루어졌다. 마지막으로, 상기 래치부(200)는 상기 전달부(160)를 통해 전달되는 전압을 소정 시간동안 유지시키며, 상기 전단부(160)에 병렬 접속되고 상호 직렬 접속된 인버터들(I2, I3)로 이루어졌다. 도 2에는 종래 기술에 따른 동작 타이밍도가 도시되어 있다.
그러나, 상술한 바와같은 종래 반도체 장치의 디코더 회로에 의하면, 사이클 시간 동안 전류원(140)에 의해 많은 전류가 소모되는 문제점이 생겼다. 즉, 상기 전류원(140)은 사이클 시간동안 전원 전압(Vdd) 또는 기준전압(Vref)에 의해 항상 활성화되어 있기 때문에 일정한 전류가 소모되며 사이클 시간이 길수록 상기 전류원(140)에 의해 AC 전류의 소모량이 증가하게 된다.
또한, 복수개의 어드레스 신호들(An) 중 어느 하나의 신호만 논리 "하이 레벨"에서 논리 "로우 레벨"로 그리고 다시 논리 "하이 레벨"로 천이될 때와 적어도 하나 이상의 여러 신호들이 논리 "하이 레벨"에서 논리 "로우 레벨"로 그리고 다시 논리 "하이 레벨"로 천이할 때의 반응 속도에 많은 차이가 발생했다. 다시말해서, 도 2에 도시된 N1(1)은 어드레스 신호들(An) 중 어느 한 신호만 논리 "하이 레벨"에서 논리 "로우 레벨"로 그리고 다시 논리 "하이 레벨"로 천이하고 나머지 신호들은 논리 "로우 레벨"로 유지시킬 경우 도전 경로(N1)의 전압 변화를 보여주는 파형이다. 도 2에 도시된 바와같이, 소정 어드레스 신호가 논리 "로우 레벨"로 천이할 때는 천이 속도가 빠르고 논리 "하이 레벨"로 천이할 때는 천이 속도가 느림을 알 수 있다. 이는 상기 전류원(140)의 NMOS 트랜지스터(M1)가 선택된 소정 바이폴라 트랜지스터에 비해 전류 구동 능력이 약하지 않다는 것을 나타낸다.
그리고, 도 2에 도시된 N1(2)는 모든 어드레스 신호들(An)이 논리 "하이 레벨"에서 논리 "로우 레벨"로 그리고 다시 논리 "하이 레벨"로 천이할 경우 상기 도전 경로(N1)의 전압레벨 변화를 보여주는 파형이다. 도 2에 도시된 바와같이, 상기 어드레스 신호들(An)이 모두 논리 "로우 레벨"로 천이할 때는 천이 속도가 느리고 논리 "하이 레벨"로 천이할 때는 천이 속도가 빠름을 알 수 있다. 이는 상기 전류원(140)의 NMOS 트랜지스터(M1)가 활성화되는 여러개의 바이폴라 트랜지스터의 전류 구동 능력에 비해 매우 약하다는 것을 나타낸다.
이와같은 이유로 전자의 경우와 후자의 경우의 파형 사이에는 d1, d2로 도시된 신호 오차(skew)가 발생하게 되며 이는 곧 속도 손실(speed loss)을 의미한다. 결국, 외부로부터 인가되는 클럭 신호(K1)에 의해서 상기 도전 경로(N1)의 전압 레벨을 샘플링해야 되는 시점, 즉 래치부(200)로 상기 도전 경로(N1)의 전압레벨을 전달하는 시점이 상기 N1(1)과 N1(2) 중 느린 신호의 타이밍에 의해 결정됨에 따라 어드레스 셋업 시간의 마진이 나빠지는 문제점도 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 사이클 시간 동안 소모되는 AC 전류를 줄이고 신호 오차(skew)로 인한 천이 속도와 이에 따른 어드레스 셋업 시간의 손실을 줄일 수 있는 반도체 장치의 디코더 회로를 제공하는데 있다.
도 1은 종래 기술에 따른 반도체 장치의 디코더 회로를 보여주는 회도로;
도 2는 종래 기술에 따른 동작 타이밍도;
도 3은 본 발명에 따른 반도체 장치의 디코더 회로를 보여주는 회로도;
도 4는 본 발명에 따른 동작 타이밍도,
*도면의 주요 부분에 대한 부호 설명
100 : 선택신호 발생부 120 : 입력부
130 : 반전부 140 : 전류원
150 : 풀업 트랜지스터 170 : 풀다운 트랜지스터
200 : 래치부
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부로부터 인가되는 복수개의 입력 신호들이 소정의 시간동안 제 1 전압 레벨로 인가됨과 아울러 외부로부터 제 2 전압 레벨의 클럭 신호가 인가될 때 활성화되어 제 1 전압 레벨의 선택 신호를 발생하고, 제 1 전압 레벨의 상기 클럭 신호가 인가될 때 비활성화되는 선택신호 발생부와; 상기 선택신호 발생부로부터 인가되는 제 1 전압 레벨의 상기 선택 신호를 입력받아, 이를 상기 입력 신호들이 제 1 전압 레벨로 인가되는 동안 유지시키는 래치부를 포함한다.
이 실시예에 있어서, 상기 선택신호 발생부는; 상기 선택 신호가 전달되는 도전 경로와, 상기 입력 신호들 중 적어도 하나 이상의 입력 신호가 제 2 전압 레벨로 인가될 때 상기 도전 경로로 소정의 전류를 공급하고, 상기 입력 신호들 중 적어도 하나 이상의 입력 신호가 제 1 전압 레벨로 인가될 때 상기 도전 경로로 공급되는 상기 소정의 전류를 차단하는 입력 수단과, 소정 전압레벨의 상기 클럭 신호가 인가되면 이의 위상을 반전시켜 소정 전압레벨의 반전신호를 발생하는 반전 수단과, 상기 반전 수단으로부터 제 2 전압 레벨의 상기 반전신호가 인가될 때 활성화되어 상기 도전 경로를 제 2 전압 레벨로 풀업시키는 풀업 수단과, 제 2 전압 레벨의 상기 클럭 신호가 인가될 때 활성화되어 상기 도전 경로를 제 1 전압 레벨로 풀다운시키는 풀다운 수단과, 제 2 전압 레벨의 상기 클럭 신호와 제 1 전압 레벨의 상기 반전신호가 각각 인가될 때 활성화되어 상기 도전 경로에 챠지되는 제 1 전압 레벨의 상기 선택 신호를 전달하고, 제 1 전압 레벨의 상기 클럭 신호와 제 2 전압 레벨의 상기 반전신호가 각각 인가될 때 비활성화되어 상기 선택신호가 전달되는 것을 차단하는 전달 수단으로 구성된다.
이 실시예에 있어서, 상기 입력 수단은; 제 1 전원 전압이 인가되는 제 1 전원 단자와, 상기 제 1 전원 단자에 각 콜렉터 단자가 접속되고 상기 도전 경로에 각 에미터 단자가 접속되며 각 베이스 단자로 대응되는 상기 각 입력 신호가 인가되는 복수개의 바이폴라 트랜지스터들로 구성된다.
이 실시예에 있어서, 상기 반전수단은; 상기 클럭 신호가 인가되는 입력 단자와, 제 1 노드와, 상기 입력 단자와 상기 제 1 노드 사이에 연결된 제 1 인버터로 구성된다.
이 실시예에 있어서, 상기 풀업수단은; 상기 제 1 전원 단자에 콜렉터 단자가 접속되고 상기 도전 경로에 에미터 단자가 접속되며 상기 반전수단의 출력단에 베이스 단자가 접속된 바이폴라 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 풀다운수단은; 제 2 전원 전압이 인가되는 제 2 전원 단자와, 상기 도전 경로에 드레인 단자가 접속되고 상기 제 2 전원 단자에 소오드 단자가 접속되며 상기 클럭 신호가 인가되는 상기 입력단자에 게이트 단자가 접속된 증가형 NMOS 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 전달수단은; 상기 반전 수단의 출력에 게이트 단자가 접속되고 상기 도전 경로와 상기 래치수단의 입력단 사이에 채널이 접속된 증가형 PMOS 트랜지스터와, 상기 클럭 신호가 인가되는 상기 입력 단자에 게이트 단자가 접속되고 상기 도전 경로와 상기 래치수단의 입력단 사이에 채널이 접속된 증가형 NMOS 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 래치수단은; 상기 전달수단의 출력단과 병렬연결되고 각각 직렬 연결된 제 2 및 제 3 인버터들로 구성된다.
이와같은 회로에 의해서, 사이클 시간 동안 선택 신호를 샘플링하는데 소모되는 AC 전류를 절반으로 줄일 수 있을 뿐만아니라 신호 오차(skew)로 인한 천이 속도와 이에 따른 어드레스 셋업 시간의 손실을 방지할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 4에 의거하여 상세히 설명한다.
도 3을 참조하면, 본 발명의 신규한 반도체 장치의 디코더 회로에 의하면, 내부 클럭 신호(K2)에 제어되는 풀업 트랜지스터(150)와 풀다운 트랜지스터(170)를 구비함으로써 사이클 시간 동안 소모되는 AC 전류를 종래에 비해 절반으로 줄일 수 있다. 즉, 상기 클럭 신호(K2)가 논리 "하이 레벨"로 인가될 때만 상기 풀다운 트랜지스터(170)가 활성화되고 논리 "로우 레벨"로 인가될 때는 비활성화되기 때문에 사이클 시간 동안 전류 소모를 줄일 수 있다.
그리고, 상기 클럭 신호(K2)가 논리 "하이 레벨"로 인가될 경우 선택신호(S)가 전달되는 도전 경로(N1)를 논리 "로우 레벨"로 챠지함과 아울러 전달부(180)가 활성화되어 래치부(200)로 상기 논리 "로우 레벨"의 상기 선택신호(S)를 전달한다. 이후, 상기 클럭 신호(K2)가 논리 "로우 레벨"로 인가될 경우 상기 풀다운 트랜지스터(150) 및 상기 전달부(180)가 동시에 비활성화되고 상기 풀업 트랜지스터(150)가 활성화되어 상기 도전 경로(N1)를 입력 신호들(An)에 관계없이 논리 "하이 레벨"로 챠지시킨다. 이때, 상기 래치부(200)는 상기 클럭 신호(K2)가 논리 "로우 레벨"로 인가되는 동안 논리 "로우 레벨"의 상기 선택신호(S)를 계속 유지시킨다.
따라서, 상기 풀다운 트랜지스터(170)의 사이즈를 크게 함으로써 전류 구동 능력을 향상시켜 논리 "하이 레벨"에서 논리 "로우 레벨"로 그리고 다시 논리 "하이 레벨"로 천이되는 다수의 입력 신호들이 입력부(120)로 인가될 때 상기 도전 경로(N1)가 논리 "로우 레벨"로 천이되는 속도를 빠르게 할 수 있다. 아울러, 상기 도전 경로(N1)가 논리 "로우 레벨"에서 논리 "하이 레벨"로 천이시 신호 오차(skew, d4)가 발생되더라도 상기 전달부(180)가 논리 "로우 레벨"의 상기 클럭 신호(K2)에 의해 비활성화된다. 따라서, 상기 전달부(180)를 통해 논리 "로우 레벨"에서 논리 "하이 레벨"로 천이시 발생된 상기 신호 오차(d4)가 상기 래치부(200)로 전달되는 것을 차단할 수 있다.
이와같은 회로에 의해서, 상기 풀다운 트랜지스터(170)의 사이즈를 크게 함으로써 다수의 입력 신호들이 논리 "하이 레벨"에서 논리 "로우 레벨"로 천이시 신호 오차(d3)가 적게 발생한다. 그리고 논리 "하이 레벨"로 천이시 신호 오차(d4)가 발생되더라도 출력(S)에는 아무런 영향을 미치지 못한다. 이로써, 신호 오차들(d3, d4)에 의한 천이 속도와 이에 따른 어드레스 셋업 시간의 마진을 확보할 수 있다.
도 3 내지 도 4에 있어서, 도 1 내지 도 2에 도시된 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서 동일한 참조번호를 병기한다.
도 3에는 본 발명의 바람직한 실시예에 따른 반도체 장치의 디코더 회로를 보여주는 회로도가 도시되어 있다.
도 3를 참조하면, 본 발명에 따른 반도체 장치의 디코더 회로는 선택신호 발생부(100)와 래치부(200)로 이루어졌다. 상기 선택신호 발생부(100)는 외부로부터 인가되는 복수개의 입력 신호들(An)(여기서, n은 양의 정수)이 모두 소정의 시간동안 논리 "로우 레벨"로 인가됨과 아울러 외부로부터 논리 "하이 레벨"의 클럭 신호(K2)가 인가될 때 활성화되어 논리 "로우 레벨"의 선택 신호(S)를 발생한다. 그리고, 상기 선택신호 발생부(100)는 상기 복수개의 입력 신호들(An)(여기서, n은 양의 정수)이 모두 소정의 시간동안 논리 "하이 레벨"에서 논리 "로우 레벨"로 천이되어 인가되는 동안 논리 "로우 레벨"의 상기 클럭 신호(K2)가 인가될 때 비활성화된다. 상기 래치부(200)는 상기 선택 신호 발생부(100)로부터 인가되는 논리 "로우 레벨"의 상기 선택 신호(S)를 입력받아, 이를 상기 입력신호들(An)이 모두 논리 "로우 레벨"로 인가되는 동안 유지시킨다. 상기 래치부(200)는 상기 선택신호 발생부(100)의 출력단(5)과 병렬 연결되고, 각각 직렬 연결된 제 2 및 제 3 인버터들(I2, I3)로 이루어졌다. 그리고, 상기 선택신호 발생부(100)는 입력부(120), 반전부(130), 풀업 트랜지스터(150), 풀다운 트랜지스터(170), 그리고 전달부(180)로 이루어졌다.
상기 입력부(120)는 상기 입력 신호들(An)을 입력받아 상기 입력 신호들(An) 중 적어도 하나 이상의 입력신호가 논리 "하이 레벨"로 인가될 때 상기 도전 경로(N1)로 소정의 전류를 공급한다. 그리고 상기 입력 신호들(An)이 모두 논리 "로우 레벨"로 인가될 때 상기 도전 경로(N1)로 공급되는 상기 소정의 전류를 차단한다. 상기 입력부(120)는 전원 전압(Vdd)이 인가되는 전원 단자(1)에 각 콜렉터 단자가 접속되고 도전 경로(N1)에 각 에미터 단자가 접속되며 각 베이스 단자로 대응되는 상기 각 입력 신호(An)가 인가되는 복수개의 바이폴라 트랜지스터들(Qn)로 이루어졌다. 상기 반전부(130)는 소정 전압레벨의 상기 클럭 신호(K2)가 인가되면 이의 위상을 반전시켜 소정 전압레벨의 반전신호(S_INV)를 발생한다. 상기 반전부(130)부 상기 클럭 신호(K2)가 인가되는 입력 단자(4)와 노드 (N2) 사이에 연결된 제 1 인버터(I1)로 이루어졌다.
상기 풀업 트랜지스터(150)는 상기 반전부(130)로부터 논리 "하이 레벨"의 상기 반전신호(S_INV)가 인가될 때 활성화되어 상기 도전 경로(N1)를 논리 "하이 레벨"로 풀업시킨다. 상기 풀업 트랜지스터(150)는 상기 전원 단자(1)에 콜렉터 단자가 접속되고 상기 도전 경로(N1)에 에미터 단자가 접속되며 상기 반전부(130)의 출력단에 베이스 단자가 접속된 바이폴라 트랜지스터(PU)로 이루어졌다. 상기 풀다운 트랜지스터(170)는 논리 "하이 레벨"의 상기 클럭 신호(K2)가 인가될 때 활성화되어 상기 도전 경로(N1)를 논리 "로우 레벨"로 풀다운시킨다. 상기 풀다운 트랜지스터(170)는 상기 도전 경로(N1)에 드레인 단자가 접속되고 접지 전압(Vgg)이 인가되는 접지 단자(2)에 소오드 단자가 접속되며 상기 클럭 신호(K2)가 인가되는 상기 입력단자(4)에 게이트 단자가 접속된 증가형 NMOS 트랜지스터(M4)로 이루어졌다. 다시말해서, 상기 클럭 신호(K2)가 논리 "하이 레벨"로 인가될 경우 상기 풀다운 트랜지스터(170)는 활성화되어 상기 도전 경로(N1)를 논리 "로우 레벨"로 천이시킴과 아울러 상기 반전부(130)로부터 인가되는 논리 "로우 레벨"의 상기 반전신호(S_INV)에 의해 상기 풀업 트랜지스터(150)는 비활성화된다. 반면, 상기 클럭 신호(K2)가 논리 "로우 레벨"로 인가될 경우 상기 반전부(130)로부터 인가되는 논리 "하이 레벨"의 상기 반전신호(S_INV)에 의해 상기 풀업 트랜지스터(150)는 활성화되어 상기 도전 경로(N1)를 논리 "하이 레벨"로 천이시킴과 아울러 상기 풀다운 트랜지스터(170)는 비활성화된다.
상기 전달부(180)는 논리 "하이 레벨"의 상기 클럭 신호(K2)와 논리 "로우 레벨"의 상기 반전신호(S_INV)가 각각 인가될 때 활성화되어 상기 도전 경로(N1)에 챠지되는 논리 "로우 레벨"의 상기 선택 신호(S)를 전달한다. 그리고, 상기 전달부(180)는 논리 "로우 레벨"의 상기 클럭 신호(K2)와 논리 "하이 레벨"의 상기 반전신호(S_INV)가 각각 인가될 때 비활성화되어 상기 선택신호(S)가 전달되는 것을 차단한다. 상기 전달부(180)는 증가형 PMOS 트랜지스터(M5)와 증가형 NMOS 트랜지스터(M6)로 이루어졌다. 상기 증가형 PMOS 트랜지스터(M5)는 상기 반전부(130)의 출력단에 게이트 단자가 접속되고 상기 도전 경로(N1)와 상기 래치부(200)의 입력단 사이에 소오스-드레인 채널이 접속되어 있다. 상기 증가형 NMOS 트랜지스터(M6)는 상기 클럭 신호(K2)가 인가되는 상기 입력 단자(4)에 게이트 단자가 접속되고 상기 도전 경로(N1)와 상기 래치부(200)의 입력단 사이에 소오스-드레인 채널이 접속되어 있다.
도 4에는 본 발명의 바람직한 실시예에 따른 동작 타이밍도가 도시되어 있다. 도 3 내지 도 4를 참조하면서, 본 발명에 따른 동작을 설명하면 다음과 같다.
종래의 경우 전류원(140)의 게이트 전압으로써 기준전압(Vref) 또는 전원 전압(Vdd)을 이용하였지만 본 발명에 따른 풀다운 트랜지스터(170)의 게이트 단자에는 소정 주파수를 갖는 클럭 신호(K2)가 인가된다. 이로인해, NMOS 트랜지스터(M4)는 상기 클럭 신호(K2)가 논리 "하이 상태"로 인가될 때만 활성화되고 논리 "로우 상태"로 바뀌면 비활성화된다. 이때, 풀업 트랜지스터(150)의 바이폴라 트랜지스터(PU)는 상기 NMOS 트랜지스터(M4)와는 반대로 상기 클럭 신호(K2)가 논리 "하이" 상태로 인가되면 비활성화되고 논리 "로우 레벨"로 인가되면 활성화되도록 구현되었다.
외부로부터 인가되는 어드레스 신호들(An)(여기서, n은 양의 정수)이 모두 논리 "로우 레벨"로 인가되면 입력부(120)의 모든 바이폴라 트랜지스터들(Qn)은 비활성화된다. 이때, 도 4에 도시된 바와같이, 상기 클럭 신호(K2)가 논리 "하이 레벨"로 인가되면 상기 NMOS 트랜지스터(M4)는 활성화되고 상기 바이폴라 트랜지스터(PU)는 비활성화된다. 이로인해, 활성화된 상기 풀다운 트랜지스터(170)에 의해 도전 경로(N1)는 논리 "로우 레벨"로 천이된다. 그리고, 논리 "하이 레벨"의 상기 클럭 신호(K2)에 의해 전달부(180)가 활성화되어 상기 도전 경로(K2)의 전압레벨 상태가 래치부(200)로 전달되어 디코더 회로는 논리 "로우 레벨"의 선택 신호(S)를 발생한다.
상기 클럭 신호(K2)가 논리 "하이 레벨"에서 논리 "로우 레벨"로 천이되면 상기 NMOS 트랜지스터(M4)는 비활성화되고 상기 바이폴라 트랜지스터(PU)는 활성화된다. 따라서, 인가되는 어드레스 신호들(An)과는 관계없이 상기 도전 경로(K2)는 논리 "하이 레벨"로 천이하게 된다. 그러나, 이때 상기 클럭 신호(K2)가 논리 "로우 레벨"로 인가되기 때문에 상기 전달부(180)는 비활성화되어 상기 클럭 신호(K2)가 논리 "하이 레벨"시 전달된 논리 "로우 레벨"의 선택 신호(S)가 상기 래치부(200)에 계속 유지된다.
상기 어드레스 신호들(An) 중 적어도 어느 하나라도 논리 "하이 레벨"로 인가되면 상기 클럭 신호(K2)에 관계없이 상기 도전 경로(N1)는 논리 "하이 레벨"로 유지된다. 도 4에 도시된 바와같이, 상기 클럭 신호(K2)가 논리 "로우 레벨"로 인가될 때 상기 바이폴라 트랜지스터(PU)를 통해 항상 상기 도전 경로(N1)가 논리 "하이" 레벨로 유지된다. 상기 클럭 신호(K2)가 논리 "하이 레벨"로 인가되더라도 상기 어드레스 신호들(An) 중 적어도 어느 하나 이상이 논리 "하이 레벨"이기 때문에 바이폴라 트랜지스터들(Qn) 중 상기 논리 "하이 레벨"로 인가되는 소정 어드레스 신호들에 의해 활성화되는 소정 바이폴라 트랜지스터들을 통해 상기 도전 경로(N1)는 논리 "하이 레벨"로 유지된다. 상기 클럭 신호(K2)가 다시 논리 "로우 레벨"로 바뀌어도 마찬가지이다.
도 4에 도시된 바와같이 N1(1)과 N1(2) 사이의 신호 오차(skew)는 종래 기술에 비해 훨씬 작다는 것을 알 수 있다. 상기 클럭 신호(K2)가 논리 "로우 레벨"로 인가되면 상기 풀다운 트랜지스터(170)는 비활성화되고 상기 풀업 트랜지스터(150)는 활성화되기 때문에 입력 어드레스 신호들(An)에 관계없이 상기 도전 경로(N1)는 논리 "하이 레벨"이 됨으로 논리 "로우 레벨"에서 논리 "하이 레벨"로 천이시의 신호 오차(skew, d4) 값은 '0'이 된다. 다시말해서, 상기 클럭 신호(K2)가 논리 "하이 레벨"로 인가될 경우 상기 도전 경로(N1)의 전압레벨은 논리 "로우 레벨"이 된다. 그리고, 상기 클럭 신호(K2)에 의해 활성화되는 전달부(180)를 통해 논리 "로우 레벨"의 선택 신호(S)가 래치부(200)에 래치된다. 이후, 상기 클럭 신호(K2)가 논리 '로 "로우 레벨"로 인가되면 상기 도전 경로(N1)는 풀업 트랜지스터(150)를 통해 논리 "하이 레벨"이 되지만 상기 전달부(180)는 비활성화된다. 이로써, 상기 래치부(200)에 의해 논리 "로우 레벨"의 상기 선택신호(S)가, 도 4에 도시된 바와같이, 계속 유지된다. 이로인해, 상기 도전 경로(N1)의 전압 레벨이 논리 "로우 레벨"에서 논리 "하이 레벨"로 천이될 때 신호 오차(d4)가 비록 발생되더라도 상기 전달부(180)가 비활성화되어 상기 신호 오차(d4)가 상기 래치부(200)로 전달되는 것이 차단된다. 따라서, 상기 선택신호(S)가 논리 "로우 레벨"에서 논리 "하이 레벨"로 천이할 때 발생되는 신호 오차(d4)의 값은 '0'이다.
도 2에서 N1(1)과 N1(2)의 신호 오차(skew)가 문제가 되는 포인트는 N1(1)의 논리 "로우 레벨"에서 논리 "하이 레벨"로 천이시의 신호 오차 d2와 N1(2)의 논리 "하이 레벨"에서 논리 "로우 레벨"로 천이시의 신호 오차 d1이다. 상기 d1과 d2는 서로 상대적이어서 어느 한쪽의 천이 속도를 높이면 다른 한쪽의 천이 속도가 느려지게 된다. 그러나, 도 4에 도시된 바와같이, 논리 "로우 레벨"에서 논리 "하이 레벨"로 천이되는 시점의 신호 오차 d4는 상기한 이유로 인해 항상 '0'이 됨으로 N1(2)의 천이 속도를 높이더라도 N1(1)의 신호 오차 d4에는 영향을 미치지 않는다. 그리고, 상기 도전 경로(N1)의 전압 레벨이 바뀌는 천이 속도는 상기 NMOS 트랜지스터(M4)의 사이즈(W/L ratio)를 크게함으로써 높일 수 있게 되었다.
종래의 경우 전류원(140)이 사이클 시간 동안 항상 활성화되어 있으므로 입력 신호들(An)이 모두 논리 "로우 레벨"로 인가될 때는 관계없으나 어느 하나라도 논리 "하이 레벨"로 인가되면 상기 전류원(120)을 통해 항상 전류가 흐르게 되어 있다. 그러나, 본 발명에 따른 상기 풀다운 트랜지스터(170)는 상기 클럭 신호(K2)에 의해서 교대로 활성화되고 비활성화되기 때문에 상기 클럭 신호(K2)가 논리 "하이 레벨"로 인가될 때만 전류가 흐르게 된다. 따라서, 통상 동작 사이클을 50%로 함으로 인해 한 사이클 동안 소모되는 AC 전류는 종래에 비해 절반으로 감소된다.
상기한 바와같이, 내부 클럭 신호에 제어되는 풀업 트랜지스터와 풀다운 트랜지스터를 구비함으로써 사이클 시간 동안 소모되는 AC 전류를 종래에 비해 절반으로 줄일 수 있다. 뿐만아니라, 상기 내부 클럭 신호에 제어되는 전달부를 통해 신호 오차에 따른 천이 속도와 이에 따른 어드레스 셋업 시간 마진을 확보할 수 있다.

Claims (8)

  1. 외부로부터 인가되는 복수개의 입력 신호들(An)(여기서, n은 양의 정수)이 소정의 시간동안 제 1 전압 레벨로 인가됨과 아울러 외부로부터 제 2 전압 레벨의 클럭 신호(K2)가 인가될 때 활성화되어 제 1 전압 레벨의 선택 신호(S)를 발생하고, 제 1 전압 레벨의 상기 클럭 신호(K2)가 인가될 때 비활성화되는 선택신호 발생부(100)와;
    상기 선택신호 발생부(100)로부터 인가되는 제 1 전압 레벨의 상기 선택 신호(S)를 입력받아, 이를 상기 입력 신호들(An)이 제 1 전압 레벨로 인가되는 사이클 동안 유지시키는 래치부(200)를 포함하는 반도체 장치의 디코더 회로.
  2. 제 1 항에 있어서,
    상기 선택신호 발생부(100)는;
    상기 선택 신호(S)가 전달되는 도전 경로(N1)와,
    상기 입력 신호들(An) 중 적어도 하나 이상의 입력 신호가 제 2 전압 레벨로 인가될 때 상기 도전 경로(N1)로 소정의 전류를 공급하고, 상기 입력 신호들(An)이 제 1 전압 레벨로 인가될 때 상기 도전 경로(N1)로 공급되는 상기 소정의 전류를 차단하는 입력 수단(120)과,
    소정 전압레벨의 상기 클럭 신호(K2)가 인가되면 이의 위상을 반전시켜 소정 전압레벨의 반전신호(S_INV)를 발생하는 반전 수단(130)과,
    상기 반전 수단(130)으로부터 제 2 전압 레벨의 상기 반전신호(S_INV)가 인가될 때 활성화되어 상기 도전 경로(N1)를 제 2 전압 레벨로 풀업시키는 풀업 수단(150)과,
    제 2 전압 레벨의 상기 클럭 신호(K2)가 인가될 때 활성화되어 상기 도전 경로(N1)를 제 1 전압 레벨로 풀다운시키는 풀다운 수단(170)과,
    제 2 전압 레벨의 상기 클럭 신호(K2)와 제 1 전압 레벨의 상기 반전신호(S_INV)가 각각 인가될 때 활성화되어 상기 도전 경로(N1)에 챠지되는 제 1 전압 레벨의 상기 선택 신호(S)를 전달하고,
    제 1 전압 레벨의 상기 클럭 신호(K2)와 제 2 전압 레벨의 상기 반전신호(S_INV)가 각각 인가될 때 비활성화되어 상기 선택신호(S)가 전달되는 것을 차단하는 전달 수단(180)으로 구성되는 반도체 장치의 디코더 회로.
  3. 제 2 항에 있어서,
    상기 입력 수단(120)은;
    제 1 전원 전압(Vdd)이 인가되는 제 1 전원 단자(1)와,
    상기 제 1 전원 단자(1)에 각 콜렉터 단자가 접속되고 상기 도전 경로(N1)에 각 에미터 단자가 접속되며 각 베이스 단자로 대응되는 상기 각 입력 신호(An)가 인가되는 복수개의 바이폴라 트랜지스터들(Qn)로 구성되는 반도체 장치의 디코더 회로.
  4. 제 2 항에 있어서,
    상기 반전수단(130)은;
    상기 클럭 신호(K2)가 인가되는 입력 단자(4)와,
    제 1 노드(N2)와,
    상기 입력 단자(4)와 상기 제 1 노드(N2) 사이에 연결된 제 1 인버터(I1)로 구성되는 반도체 장치의 디코더 회로.
  5. 제 3 항에 있어서,
    상기 풀업수단(150)은;
    상기 제 1 전원 단자(1)에 콜렉터 단자가 접속되고 상기 도전 경로(N1)에 에미터 단자가 접속되며 상기 반전수단(130)의 출력단에 베이스 단자가 접속된 바이폴라 트랜지스터(PU)로 구성되는 반도체 장치의 디코더 회로.
  6. 제 5 항에 있어서,
    상기 풀다운수단(170)은;
    제 2 전원 전압(Vgg)이 인가되는 제 2 전원 단자(2)와,
    상기 도전 경로(N1)에 드레인 단자가 접속되고 상기 제 2 전원 단자(2)에 소오스 단자가 접속되며 상기 클럭 신호(K2)가 인가되는 상기 입력단자(4)에 게이트 단자가 접속된 증가형 NMOS 트랜지스터(M4)로 구성되는 반도체 장치의 디코더 회로.
  7. 제 6 항에 있어서,
    상기 전달수단(180)은;
    상기 반전 수단(130)의 출력에 게이트 단자가 접속되고 상기 도전 경로(N1)와 상기 래치수단(200)의 입력단 사이에 채널이 접속된 증가형 PMOS 트랜지스터(M5)와,
    상기 클럭 신호(K2)가 인가되는 상기 입력 단자(4)에 게이트 단자가 접속되고 상기 도전 경로(N1)와 상기 래치수단(200)의 입력단 사이에 채널이 접속된 증가형 NMOS 트랜지스터(M6)로 구성되는 반도체 장치의 디코더 회로.
  8. 제 2 항에 있어서,
    상기 래치수단(200)은;
    상기 전달수단(180)의 출력단과 병렬 연결되고, 각각 직렬 연결된 제 2 및 제 3 인버터들(I2, I3)로 구성되는 반도체 장치의 디코더 회로.
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