KR100343373B1 - 버퍼 - Google Patents

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Abstract

본 발명은 버퍼를 공개한다. 그 회로는 제1상태의 제어신호에 응답하여 입력신호가 제1상태에서 제2상태로 천이하면 제1상태로 천이하는 출력신호를 발생하는 풀다운 수단, 제2상태의 제어신호에 응답하여 상기 입력신호가 제2상태에서 제1상태로 천이하면 제2상태로 천이하는 상기 출력신호를 발생하는 풀업 수단, 및 상기 출력신호를 반전하여 최종 출력신호를 발생하고, 상기 최종 출력신호가 제1상태로 천이하면 상기 최종 출력신호를 지연하여 상기 제1상태의 제어신호를 발생하고, 상기 최종 출력신호가 제2상태로 천이하면 상기 최종 출력신호를 지연하여 상기 제2상태의 제어신호를 발생하는 제어신호 발생수단을 구비하는 것을 특징으로 한다. 따라서, 입력신호가 "로우"레벨에서 "하이"레벨로 천이하는 경우 뿐만아니라 입력신호가 "하이"레벨에서 "로우"레벨로 천이하는 경우에도 출력신호를 고속으로 발생할 수 있다.

Description

버퍼{BUFFER}
본 발명은 버퍼에 관한 것으로, 특히 입력신호가 "하이"레벨에서 "로우"레벨로 천이하는 경우 및 입력신호가 "로우"레벨에서 "하이"레벨로 천이하는 경우에 출력신호를 빠르게 발생할 수 있는 버퍼에 관한 것이다.
종래의 버퍼는 입력신호가 "하이"레벨에서 "로우"레벨로 천이하는 경우의 출력신호의 발생 속도를 빠르게 하거나, 입력신호가 "로우"레벨에서 "하이"레벨로 천이하는 경우의 출력신호의 발생 속도를 빠르게 할 수 밖에 없었다.
따라서, 입력신호가 "하이"레벨에서 "로우"레벨로 천이하는 경우의 출력신호의 발생 속도를 빠르게 하면 입력신호가 "로우"레벨에서 "하이"레벨로 천이하는 경우의 출력신호의 발생 속도는 상대적으로 느려지게 되고, 입력신호가 "로우"레벨에서 "하이"레벨로 천이하는 경우의 출력신호의 발생 속도를 빠르게 하면 입력신호가 "하이"레벨에서 "로우"레벨로 천이하는 경우의 출력신호의 발생 속도는 상대적으로 느려지게 된다는 문제점이 있었다.
도1은 종래의 일실시예의 버퍼를 나타내는 회로도로서, PMOS트랜지스터(P1)와 NMOS트랜지스터(SN1)로 구성된 인버터(I1), 및 PMOS트랜지스터(SP1)와 NMOS트랜지스터(N1)로 구성된 인버터(I2)로 구성되어 있다.
상기 구성에서, 크기가 작은 NMOS트랜지스터, PMOS트랜지스터를 각각 SN1, SP1으로 표시하였다.
도1에 나타낸 회로는 입력신호(IN)가 "하이"레벨에서 "로우"레벨로 천이하는 경우의 속도를 빠르게 하기 위하여 작은 크기의 NMOS트랜지스터(SN1), 및 PMOS트랜지스터(SP1)를 사용하여 구성되어 있다.
도2는 도1에 나타낸 회로의 동작을 설명하기 위한 타이밍도로서, 도1에 나타낸 회로는 도2에 나타낸 바와 같이 입력신호(IN)가 "하이"레벨에서 "로우"레벨로 천이하는 경우의 출력신호의 발생 속도는 빨라지게 되지만, 입력신호(IN)가 "로우"레벨에서 "하이"레벨로 천이하는 경우의 출력신호의 발생 속도는 느려지게 된다는 문제점이 있었다.
도3은 종래의 다른 실시예의 버퍼를 나타내는 회로도로서, PMOS트랜지스터(SP2)와 NMOS트랜지스터(N2)로 구성된 인버터(I3), PMOS트랜지스터(P2)와 NMOS트랜지스터(SN2)로 구성된 인버터(I4)로 구성되어 있다.
도3에서, 크기가 작은 PMOS트랜지스터, NMOS트랜지스터들을 SP2, SN2로 각각 표시하였다.
도3에 나타낸 회로는 입력신호(IN)가 "로우"레벨에서 "하이"레벨로 천이하는 경우의 속도를 빠르게 하기 위하여 작은 크기의 PMOS트랜지스터(SP2), 및 NMOS트랜지스터(SN2)를 사용하여 구성되어 있다.
도4는 도3에 나타낸 회로의 동작을 설명하기 위한 타이밍도로서, 도3에 나타낸 회로는 도4에 나타낸 바와 같이 입력신호(IN)가 "로우"레벨에서 "하이"레벨로 천이하는 경우의 출력신호의 발생 속도는 빨라지지만 입력신호(IN)가 "하이"레벨에서 "로우"레벨로 천이하는 경우의 출력신호의 발생 속도는 느려지게 된다는 문제점이 있었다.
즉, 종래의 버퍼는 입력신호가 "하이"레벨에서 "로우"레벨로 천이하는 경우의 출력신호의 발생 속도 또는 "로우"레벨에서 "하이"레벨로 천이하는 경우의 출력신호의 발생 속도를 빠르게 할 수는 있지만, 입력신호가 "하이"레벨에서 "로우"레벨로 천이하는 경우 및 "로우"레벨에서 "하이"레벨로 천이하는 경우의 출력신호의 발생 속도를 동시에 빠르게 할 수는 없다는 문제점이 있었다.
본 발명의 목적은 입력신호가 "하이"레벨에서 "로우"레벨로 천이하는 경우의 출력신호의 발생 속도 및 "로우"레벨에서 "하이"레벨로 천이하는 경우의 출력신호의 발생 속도를 빠르게 할 수 있는 버퍼를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 버퍼는 제1상태의 제어신호에 응답하여 입력신호가 제1상태에서 제2상태로 천이하면 제1상태로 천이하는 출력신호를 발생하는 풀다운 수단, 제2상태의 제어신호에 응답하여 상기 입력신호가 제2상태에서 제1상태로 천이하면 제2상태로 천이하는 상기 출력신호를 발생하는 풀업 수단, 및 상기 출력신호를 반전하여 최종 출력신호를 발생하고, 상기 최종 출력신호가 제1상태로 천이하면 상기 최종 출력신호를 지연하여 상기 제1상태의 제어신호를 발생하고, 상기 최종 출력신호가 제2상태로 천이하면 상기 최종 출력신호를 지연하여 상기 제2상태의 제어신호를 발생하는 제어신호 발생수단을 구비하는 것을 특징으로 하거나,제1상태의 제어신호와 제2상태의 반전 제어신호에 응답하고 상기 입력신호를 풀다운하여 출력신호를 발생하기 위한 풀다운 수단, 제2상태의 상기 제어신호와 제1상태의 상기 반전 제어신호에 응답하여 상기 입력신호를 풀업하여 상기 출력신호를 발생하기 위한 풀업수단, 및 상기 출력신호를 반전하여 최종 출력신호를 발생하고, 상기 최종 출력신호가 제1상태로 천이하면 상기 최종 출력신호를 지연하여 상기 제1상태의 제어신호와 상기 제2상태의 반전 제어신호를 발생하고, 상기 최종 출력신호가 제2상태로 천이하면 상기 최종 출력신호를 지연하여 상기 제1상태의 제어신호와 상기 제1상태의 반전 제어신호를 발생하는 제어신호 발생수단을 구비하는 것을 특징으로 한다.
도1은 종래의 버퍼의 일실시예의 회로도이다.
도2는 도1에 나타낸 회로의 동작을 설명하기 위한 타이밍도이다.
도3은 종래의 버퍼의 다른 실시예의 회로도이다.
도4는 도3에 나타낸 회로의 동작을 설명하기 위한 타이밍도이다.
도5는 본 발명의 일실시예의 버퍼의 블록도이다.
도6은 도5에 나타낸 블록도의 실시예의 회로도이다.
도7은 도6에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도이다.
도8은 본 발명의 다른 실시예의 버퍼의 블록도이다.
도9는 도8에 나타낸 블록도의 실시예의 회로도이다.
도10은 도9에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 버퍼를 설명하면 다음과 같다.
도5는 본 발명의 일실시예의 버퍼의 블록도로서, PMOS트랜지스터(P3), 고속 풀다운 회로(10), 및 NMOS트랜지스터(N3)로 구성된 고속 풀다운 수단(100), PMOS트랜지스터(P4), 고속 풀업 회로(12), 및 NMOS트랜지스터(N4)로 구성된 고속 풀업 수단(200), 인버터들(I5, I6), 및 지연회로(14)로 구성되어 있다.
도5에 나타낸 회로의 동작을 설명하면 다음과 같다.
PMOS트랜지스터(P3)는 "로우"레벨의 제어신호(C)에 응답하여 온된다. NMOS트랜지스터(N3)는 "하이"레벨의 반전 제어신호(CB)에 응답하여 온된다. 고속 풀다운수단(10)은 PMOS트랜지스터(P3), 및 NMOS트랜지스터(N3)가 온됨에 의해서 인에이블되어 "로우"레벨에서 "하이"레벨로 천이하는 입력신호(IN)를 고속으로 풀다운하여 출력신호(A)를 발생한다. PMOS트랜지스터(P4)는 "로우"레벨의 반전 제어신호(CB)에 응답하여 온된다. NMOS트랜지스터(N4)는 "하이"레벨의 제어신호(C)에 응답하여 온된다. 고속 풀업 수단(12)은 PMOS트랜지스터(P4) 및 NMOS트랜지스터(N4)가 온됨에 의해서 인에이블되어 "하이"레벨에서 "로우"레벨로 천이하는 입력신호(IN)를 고속으로 풀업하여 출력신호(A)를 발생한다. 인버터(I5)는 고속 풀다운 수단(10)과 고속 풀업 수단(12)의 출력신호(A)를 반전하여 출력신호(OUT)를 발생한다. 지연회로(14)는 출력신호(OUT)를 소정시간 지연하여 제어신호(C)를 발생하고, 제어신호(C)는 PMOS트랜지스터(P3) 및 NMOS트랜지스터(N4)의 게이트로 인가된다. 인버터(I6)는 제어신호(C)를 반전하여 반전 제어신호(CB)를 발생하고, 반전 제어신호(CB)는 NMOS트랜지스터(N3) 및 PMOS트랜지스터(P4)의 게이트로 인가된다.
도5에 나타낸 회로의 동작을 설명하면 다음과 같다.
출력신호(OUT)가 "로우"레벨인 경우에 제어신호(C), 및 반전 제어신호(CB)가 각각 "로우"레벨, "하이"레벨이 되어 PMOS트랜지스터(P3), 및 NMOS트랜지스터(N3)가 온된다. 그러면, 고속 풀다운 회로(10)가 동작하여 입력신호(IN)가 "로우"레벨에서 "하이"레벨로 천이하면 입력신호(IN)를 고속으로 풀다운하여 "하이"레벨에서 "로우"레벨로 천이하는 출력신호(A)를 발생한다. 즉, 출력신호(OUT)가 "로우"레벨인 경우에는 이전의 입력신호(IN)가 "로우"레벨인 경우이므로, 고속 풀다운 회로(10)는 현재의 입력신호(IN)가 "로우"레벨이면 "하이"레벨의 출력신호(A)를 발생하고, 현재의 입력신호(IN)가 "하이"레벨로 천이하면 고속으로 "하이"레벨에서 "로우"레벨로 천이하는 출력신호(A)를 발생한다. 이때, 고속 풀업 회로(12)는 동작하지 않는다.
그리고, 출력신호(OUT)가 "하이"레벨인 경우에 반전 제어신호(CB), 및 제어신호(C)가 각각 "로우"레벨, "하이"레벨이 되어 PMOS트랜지스터(P4), 및 NMOS트랜지스터(N4)가 온된다. 그러면, 고속 풀업 회로(12)의 동작이 인에이블되어 입력신호(IN)가 "하이"레벨에서 "로우"레벨로 천이하면 입력신호(IN)를 고속으로 풀업하여 "로우"레벨에서 "하이"레벨로 천이하는 출력신호(A)를 발생한다. 즉, 출력신호(OUT)가 "하이"레벨인 경우에는 이전의 입력신호(IN)가 "하이"레벨인 경우이므로, 고속 풀업 회로(12)는 현재의 입력신호(IN)가 "하이"레벨이면 "로우"레벨의 출력신호(A)를 발생하고, 현재의 입력신호(IN)가 "로우"레벨로 천이하면 고속으로 "로우"레벨에서 "하이"레벨로 천이하는 출력신호(A)를 발생한다. 이때, 고속 풀다운 회로(10)는 동작하지 않는다.
도6은 도5에 나타낸 블록도의 실시예의 회로도로서, PMOS트랜지스터(SP3)와 NMOS트랜지스터(N5)로 구성된 고속 풀다운 회로(10)와 PMOS트랜지스터(P5)와 NMOS트랜지스터(SN3)로 구성된 고속 풀업 회로(12)로 구성되어 있다. 그 외의 다른 회로들의 구성은 도5에 나타낸 구성과 동일하다.
도6에서, 크기가 작은 NMOS트랜지스터, 및 PMOS트랜지스터를 각각 SN3, SP3로 나타내었다.
즉, 도6에 나타낸 고속 풀다운 회로(10)는 입력신호(IN)가 "로우"레벨에서 "하이"레벨로 천이하는 경우의 속도를 빠르게 하기 위하여 PMOS트랜지스터(P3), 및 NMOS트랜지스터들(N3, N5)에 비해서 상대적으로 크기가 작은 PMOS트랜지스터(SP3)를 사용하여 구성되어 있다. 그리고, 고속 풀업 회로(12)는 입력신호(IN)가 "하이"레벨에서 "로우"레벨로 천이하는 경우의 속도를 빠르게 하기 위하여 PMOS트랜지스터들(P4, P5), 및 NMOS트랜지스터(N4)에 비해서 상대적으로 크기가 작은 NMOS트랜지스터(SN3)를 사용하여 구성되어 있다.
따라서, 도6에 나타낸 바와 같이 고속 풀다운 회로(10)와 고속 풀업 회로(12)를 구성함으로써, 입력신호(IN)가 "하이"레벨에서 "로우"레벨로 천이하는 경우의 신호 전송 속도 및 입력신호(IN)가 "로우"레벨에서 "하이"레벨로 천이하는 경우의 신호 전송 속도를 빠르게 할 수 있다.
도7은 도6에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도로서, 도7을 이용하여 그 동작을 설명하면 다음과 같다.
출력신호(OUT)가 "로우"레벨이면, 지연회로(14)는 출력신호(OUT)를 소정시간 지연하여 "로우"레벨의 제어신호(C)를 발생한다. 인버터(I6)는 "로우"레벨의 제어신호(C)를 반전하여 "하이"레벨의 반전 제어신호(CB)를 발생한다. 그러면, PMOS트랜지스터(P3)와 NMOS트랜지스터(N3)가 온된다. 고속 풀다운 회로(10)는 입력신호(IN)가 "로우"레벨이면 PMOS트랜지스터(SP3)가 온되어 "하이"레벨의 신호(A)를 유지하고, 입력신호(IN)가 "하이"레벨로 천이하면 NMOS트랜지스터(N5)가 온되어 고속으로 "로우"레벨로 천이하는 신호(A)를 발생한다. 즉, 타이밍도의 T1으로 표시한 구간에서, 고속으로 "로우"레벨로 천이하는 신호(A)를 발생한다.
출력신호(OUT)가 "하이"레벨이면, 지연회로(14)는 출력신호(OUT)를 소정시간 지연하여 "하이"레벨의 제어신호(C)를 발생한다. 인버터(I6)는 "하이"레벨의 제어신호(C)를 반전하여 "로우"레벨의 반전 제어신호(CB)를 발생한다. 그러면, PMOS트랜지스터(P4)와 NMOS트랜지스터(N4)가 온된다. 고속 풀업 회로(12)는 입력신호(IN)가 "하이"레벨이면 NMOS트랜지스터(SN3)가 온되어 "로우"레벨의 신호(A)를 유지하고, 입력신호(IN)가 "로우"레벨로 천이하면 PMOS트랜지스터(P5)가 온되어 고속으로 "하이"레벨로 천이하는 신호(A)를 발생한다. 즉, 타이밍도의 T2로 표시한 구간에서, 고속으로 "하이"레벨로 천이하는 신호(A)를 발생한다.
도8은 본 발명의 다른 실시예의 버퍼의 블록도로서, 고속 풀다운 회로(20), CMOS전송 게이트(T1)로 구성된 고속 풀다운 수단(110), 고속 풀업 회로(22), CMOS전송 게이트(T2)로 구성된 고속 풀업 수단(210), 인버터들(I5, I6), 및 지연회로(14)로 구성되어 있다.
도8에 나타낸 회로의 동작을 설명하면 다음과 같다.
출력신호(OUT)가 "로우"레벨인 경우에 제어신호(C), 및 반전 제어신호(CB)가 각각 "로우"레벨, "하이"레벨이 되어 전송 게이트(T1)가 온된다. 그러면, 고속 풀다운 회로(20)의 출력신호(PD)가 CMOS전송 게이트(T1)를 통하여 전송되어 출력신호(A)가 발생된다. 즉, 출력신호(OUT)가 "로우"레벨인 경우에는 이전의 입력신호(IN)가 "로우"레벨인 경우이므로, 고속 풀다운 회로(20)는 현재의 입력신호(IN)가 "로우"레벨이면 "하이"레벨의 출력신호(PD)를 유지하고, 현재의 입력신호(IN)가 "하이"레벨이면 고속으로 "로우"레벨로 천이하는 출력신호(PD)를 발생한다. 이때, 고속 풀업 회로(22)도 동작하여 출력신호(PU)를 발생하지만 CMOS전송 게이트(T2)가 오프되어 있으므로 고속 풀업 회로(22)의 출력신호(PU)가 전송되지 않는다.
그리고, 출력신호(OUT)가 "하이"레벨인 경우에 반전 제어신호(CB), 및 제어신호(C)가 각각 "로우"레벨, "하이"레벨이 되어 CMOS전송 게이트(T2)가 온된다. 그러면, 고속 풀업 회로(22)의 출력신호(PU)가 CMOS전송 게이트(T2)를 통하여 전송되어 출력신호(A)가 발생된다. 즉, 출력신호(OUT)가 "하이"레벨인 경우에는 이전의 입력신호(IN)가 "하이"레벨인 경우이므로 고속 풀업 회로(22)는 현재의 입력신호(IN)가 "하이"레벨인 경우에는 "로우"레벨의 출력신호(PU)를 유지하고, 현재의 입력신호(IN)가 "로우"레벨로 천이하는 경우에는 고속으로 "하이"레벨로 천이하는 출력신호(PU)를 발생한다. 이때, 고속 풀다운 회로(20)도 동작하여 출력신호(PD)를 발생하지만 CMOS전송 게이트(T2)가 오프되어 있으므로 고속 풀다운 회로(20)의 출력신호(PD)가 전송되지 않는다.
도9는 도8에 나타낸 블록도의 실시예의 회로도로서, PMOS트랜지스터(SP4)와 NMOS트랜지스터(N6)로 구성된 고속 풀다운 회로(20), 및 PMOS트랜지스터(P6)와 NMOS트랜지스터(SN4)로 구성된 고속 풀업 회로(22)으로 구성되어 있다. 그 외의 다른 회로들의 구성은 도8에 나타낸 구성과 동일하다.
도9에서, 크기가 작은 PMOS트랜지스터, 및 NMOS트랜지스터를 각각 SP4, SN4로 각각 나타내었다.
즉, 도8에 나타낸 고속 풀다운 회로(20)는 입력신호(IN)가 "로우"레벨에서 "하이"레벨로 천이하는 경우의 속도를 빠르게 하기 위하여 NMOS트랜지스터(N6)에 비해서 상대적으로 크기가 작은 PMOS트랜지스터(SP4)를 사용하여 구성한 것이다. 그리고, 고속 풀업 회로(22)는 입력신호(IN)가 "하이"레벨에서 "로우"레벨로 천이하는 경우의 속도를 빠르게 하기 위하여 PMOS트랜지스터(P6)에 비해서 상대적으로 크기가 작은 NMOS트랜지스터(SN4)를 사용하여 구성한 것이다.
따라서, 도9에 나타낸 바와 같이 고속 풀다운 회로(20)와 고속 풀업 회로(22)를 구성함으로써, 입력신호(IN)가 "하이"레벨에서 "로우"레벨로 천이하는 경우의 신호 전송 속도 및 입력신호(IN)가 "로우"레벨에서 "하이"레벨로 천이하는 경우의 신호 전송 속도를 빠르게 할 수 있다.
즉, 도8 및 9에 나타낸 회로는 출력신호(OUT)가 "하이"레벨인 경우에는 고속 풀업 회로(22)의 출력신호가 발생되고, 출력신호(OUT)가 "로우"레벨인 경우에는 고속 풀다운 회로(20)의 출력신호가 발생되도록 구성되어 있다.
도10은 도9에 나타낸 회로의 동작을 설명하기 위한 타이밍도로서, 도10을 이용하여 그 동작을 설명하면 다음과 같다.
출력신호(OUT)가 "로우"레벨이면, 지연회로(14)는 출력신호(OUT)를 소정시간 지연하여 "로우"레벨의 제어신호(C)를 발생한다. 인버터(I6)는 "로우"레벨의 제어신호(C)를 반전하여 "하이"레벨의 반전 제어신호(CB)를 발생한다. 그러면, CMOS전송 게이트(T1)가 온된다. 고속 풀다운 회로(20)는 입력신호(IN)가 "로우"레벨이면 "하이"레벨의 출력신호(PD)를 발생하고, 입력신호(IN)가 "하이"레벨로 천이하면 NMOS트랜지스터(N6)가 온되어 고속으로 "로우"레벨로 천이하는 출력신호(PD)를 발생한다. 그리고, 고속 풀업 회로(22)는 NMOS트랜지스터(SN4)가 온되어 느리게 "로우"레벨로 천이하는 출력신호(PU)를 발생한다. 그런데, CMOS전송 게이트(T1)가 온되어 있으므로 고속 풀다운 회로(20)의 출력신호(PD)가 신호(A)로 전송된다. 즉, 타이밍도의 T2로 표시한 구간에서, 고속으로 "로우"레벨로 천이하는 신호(A)를 발생한다.
출력신호(OUT)가 "하이"레벨이면, 지연회로(14)는 출력신호(OUT)를 소정시간 지연하여 "하이"레벨의 제어신호(C)를 발생한다. 인버터(I6)는 "하이"레벨의 제어신호(C)를 반전하여 "로우"레벨의 반전 제어신호(CB)를 발생한다. 그러면, CMOS전송 게이트(T2)가 온된다. 고속 풀업 회로(22)는 입력신호(IN)가 "하이"레벨이면 "로우"레벨의 출력신호(PU)를 발생하고, 입력신호(IN)가 "로우"레벨로 천이하면 PMOS트랜지스터(P6)가 온되어 고속으로 "하이"레벨로 천이하는 출력신호(PU)를 발생한다. 그리고, 고속 풀다운 회로(20)는 PMOS트랜지스터(SP4)가 온되어 느리게 "하이"레벨로 천이하는 출력신호(PD)를 발생한다. 그런데, CMOS전송 게이트(T2)가 온되어 있으므로 고속 풀업 회로(22)의 출력신호(PU)가 신호(A)로 전송된다. 즉, 타이밍도의 T1으로 표시한 구간에서, 고속으로 "하이"레벨로 천이하는 신호(A)를 발생한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 버퍼는 입력신호가 "로우"레벨에서 "하이"레벨로 천이하는 경우 뿐만아니라 입력신호가 "하이"레벨에서 "로우"레벨로 천이하는 경우에도 입력신호를 고속으로 전송할 수 있다.
따라서, 본 발명의 버퍼를 반도체 장치에 적용함으로써 고속화를 도모할 수 있다.

Claims (13)

  1. 제1상태의 제어신호에 응답하여 입력신호가 제1상태에서 제2상태로 천이하면 제1상태로 천이하는 출력신호를 발생하는 풀다운 수단;
    제2상태의 제어신호에 응답하여 상기 입력신호가 제2상태에서 제1상태로 천이하면 제2상태로 천이하는 상기 출력신호를 발생하는 풀업 수단; 및
    상기 출력신호를 반전하여 최종 출력신호를 발생하고, 상기 최종 출력신호가 제1상태로 천이하면 상기 최종 출력신호를 지연하여 상기 제1상태의 제어신호를 발생하고, 상기 최종 출력신호가 제2상태로 천이하면 상기 최종 출력신호를 지연하여 상기 제2상태의 제어신호를 발생하는 제어신호 발생수단을 구비하는 것을 특징으로 하는 버퍼.
  2. 제1항에 있어서, 상기 풀다운 수단은
    전원전압이 인가되는 소스와 상기 제어신호가 인가되는 게이트를 가진 제1풀업 트랜지스터;
    상기 제1풀업 트랜지스터의 드레인에 연결된 소스와 상기 입력신호가 인가되는 게이트와 상기 출력신호가 발생되는 드레인을 가진 제2풀업 트랜지스터;
    상기 제2풀업 트랜지스터의 드레인에 연결된 드레인과 상기 입력신호가 인가되는 게이트를 가진 제1풀다운 트랜지스터; 및
    상기 제1풀다운 트랜지스터의 소스에 연결된 드레인과 상기 제어신호의 반전된 신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제2풀다운 트랜지스터를 구비하고,
    상기 제2풀업 트랜지스터의 크기가 상기 제1풀업 트랜지스터 및 상기 제1, 2풀다운 트랜지스터들의 크기보다 작은 것을 특징으로 하는 버퍼.
  3. 제1항에 있어서, 상기 풀업 수단은
    전원전압이 인가되는 소스와 상기 제어신호의 반전된 신호가 인가되는 게이트를 가진 제3풀업 트랜지스터;
    상기 제3풀업 트랜지스터의 드레인에 연결된 소스와 상기 입력신호가 인가되는 게이트와 상기 출력신호가 발생되는 드레인을 가진 제4풀업 트랜지스터;
    상기 제4풀업 트랜지스터의 드레인에 연결된 소스와 상기 입력신호가 인가되는 게이트를 가진 제3풀다운 트랜지스터; 및
    상기 제3풀다운 트랜지스터의 소스에 연결된 드레인과 상기 제어신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제4풀다운 트랜지스터를 구비하고,
    상기 제3풀다운 트랜지스터의 크기가 상기 제3, 4풀업 트랜지스터들, 및 상기 제4풀다운 트랜지스터의 크기보다 작은 것을 특징으로 하는 버퍼.
  4. 제1항에 있어서, 상기 풀다운 수단은
    전원전압이 인가되는 소스와 상기 입력신호가 인가되는 게이트를 가진 제5풀업 트랜지스터;
    상기 제5풀업 트랜지스터의 드레인에 연결된 드레인과 상기 입력신호가 인가되는 게이트와 접지전압에 연결된 소스를 가진 제5풀다운 트랜지스터; 및
    상기 제1상태의 제어신호에 응답하여 상기 제5풀다운 트랜지스터의 드레인으로부터 출력되는 신호를 출력신호로 전송하기 위한 제1CMOS전송 게이트를 구비하고,
    상기 제5풀업 트랜지스터의 크기가 상기 제5풀업 트랜지스터의 크기보다 작은 것을 특징으로 하는 버퍼.
  5. 제1항에 있어서, 상기 풀업 수단은
    전원전압이 인가되는 소스와 상기 입력신호가 인가되는 게이트를 가진 제6풀업 트랜지스터;
    상기 제6풀업 트랜지스터의 드레인에 연결된 드레인과 상기 입력신호가 인가되는 게이트와 접지전압에 연결된 소스를 가진 제6풀다운 트랜지스터; 및
    상기 제2상태의 제어신호에 응답하여 상기 제6풀업 트랜지스터의 드레인으로부터 출력되는 신호를 전송하기 위한 제2CMOS전송 게이트를 구비하고,
    상기 제6풀다운 트랜지스터의 크기가 상기 제6풀업 트랜지스터의 크기보다 작은 것을 특징으로 하는 버퍼.
  6. 제1항에 있어서, 상기 제어신호 발생수단은
    상기 풀업 수단 또는 풀다운 수단의 출력신호를 반전하기 위한 제1인버터;
    상기 제1인버터의 출력신호를 소정시간 지연하여 상기 제어신호를 발생하기 위한 지연수단; 및
    상기 지연수단의 출력신호를 반전하여 상기 반전된 제어신호를 발생하기 위한 제2인버터를 구비한 것을 특징으로 하는 버퍼.
  7. 제1상태의 제어신호와 제2상태의 반전 제어신호에 응답하고 상기 입력신호를 풀다운하여 출력신호를 발생하기 위한 풀다운 수단;
    제2상태의 상기 제어신호와 제1상태의 상기 반전 제어신호에 응답하여 상기 입력신호를 풀업하여 상기 출력신호를 발생하기 위한 풀업수단; 및
    상기 출력신호를 반전하여 최종 출력신호를 발생하고, 상기 최종 출력신호가 제1상태로 천이하면 상기 최종 출력신호를 지연하여 상기 제1상태의 제어신호와 상기 제2상태의 반전 제어신호를 발생하고, 상기 최종 출력신호가 제2상태로 천이하면 상기 최종 출력신호를 지연하여 상기 제1상태의 제어신호와 상기 제1상태의 반전 제어신호를 발생하는 제어신호 발생수단을 구비하는 것을 특징으로 하는 버퍼.
  8. 제7항에 있어서, 상기 풀다운 수단은
    전원전압에 연결된 소스와 상기 제어신호가 인가되는 게이트를 가진 제1풀업 트랜지스터;
    상기 입력신호가 인가되는 게이트와 상기 제1풀업 트랜지스터의 드레인에 연결된 소스를 가진 제2풀업 트랜지스터;
    상기 입력신호가 인가되는 게이트와 상기 제2풀업 트랜지스터의 드레인에 연결된 드레인을 가진 제1풀다운 트랜지스터; 및
    상기 제어신호의 반전된 신호가 인가되는 게이트와 상기 제1풀다운 트랜지스터의 소스에 연결된 드레인과 접지전압에 연결된 소스를 가진 제2풀다운 트랜지스터를 구비하고,
    상기 제2풀업 트랜지스터의 크기가 상기 제1풀업 트랜지스터, 및 상기 제1, 2풀다운 트랜지스터들의 크기보다 작은 것을 특징으로 하는 버퍼.
  9. 제7항에 있어서, 상기 풀업 수단은
    전원전압이 인가되는 소스와 상기 제어신호의 반전된 신호가 인가되는 게이트를 가진 제3풀업 트랜지스터;
    상기 제3풀업 트랜지스터의 드레인에 연결된 소스와 상기 입력신호가 인가되는 게이트를 가진 제4풀업 트랜지스터;
    상기 제4풀업 트랜지스터의 드레인에 연결된 드레인과 상기 입력신호가 인가되는 게이트를 가진 제3풀다운 트랜지스터; 및
    상기 제3풀다운 트랜지스터의 소스에 연결된 드레인과 상기 제어신호가 인가되는 게이트를 가진 제4풀다운 트랜지스터를 구비하고,
    상기 제3풀다운 트랜지스터의 크기가 상기 제3, 4풀업 트랜지스터들, 및 상기 제4풀다운 트랜지스터의 크기보다 작은 것을 특징으로 하는 버퍼.
  10. 제7항에 있어서, 상기 풀다운 수단은
    전원전압이 인가되는 소스와 상기 입력신호가 인가되는 게이트를 가진 제5풀업 트랜지스터;
    상기 제5풀업 트랜지스터의 드레인에 연결된 드레인과 상기 입력신호가 인가되는 게이트와 접지전압에 연결된 소스를 가진 제5풀다운 트랜지스터; 및
    상기 제1상태의 제어신호에 응답하여 상기 제5풀다운 트랜지스터의 드레인으로부터 출력되는 신호를 전송하기 위한 제1CMOS전송 게이트를 구비하고,
    상기 제5풀업 트랜지스터의 크기가 상기 제5풀업 트랜지스터의 크기보다 작은 것을 특징으로 하는 버퍼.
  11. 제7항에 있어서, 상기 풀업 수단은
    전원전압이 인가되는 소스와 상기 입력신호가 인가되는 게이트를 가진 제6풀업 트랜지스터;
    상기 제6풀업 트랜지스터의 드레인에 연결된 드레인과 상기 입력신호가 인가되는 게이트와 접지전압에 연결된 소스를 가진 제6풀다운 트랜지스터; 및
    상기 제2상태의 제어신호에 응답하여 상기 제6풀업 트랜지스터의 드레인으로부터 출력되는 신호를 전송하기 위한 제2CMOS전송 게이트를 구비하고,
    상기 제6풀다운 트랜지스터의 크기가 상기 제6풀업 트랜지스터의 크기보다 작은 것을 특징으로 하는 버퍼.
  12. 제7항에 있어서, 상기 제어신호 발생수단은
    상기 풀업 수단 또는 풀다운 수단의 출력신호를 반전하기 위한 제1인버터;
    상기 제1인버터의 출력신호를 소정시간 지연하여 상기 제어신호를 발생하기 위한 지연수단; 및
    상기 지연수단의 출력신호를 반전하여 상기 반전된 제어신호를 발생하기 위한 제2인버터를 구비한 것을 특징으로 하는 버퍼.
  13. 제1상태의 제어신호 및 제2상태의 반전 제어신호에 응답하여 입력신호를 풀업하는 시간보다 상기 입력신호를 풀다운하는 시간이 빠른 풀다운 신호를 출력신호로 발생하기 위한 풀다운 수단;
    제2상태의 제어신호 및 제1상태의 반전 제어신호에 응답하여 상기 입력신호를 풀다운하는 시간보다 상기 입력신호를 풀업하는 시간이 빠른 풀업 신호를 상기 출력신호로 발생하기 위한 풀업 수단; 및
    상기 출력신호를 반전하여 최종 출력신호를 발생하고, 상기 최종 출력신호가 제1상태로 천이하면 상기 최종 출력신호를 지연하여 상기 제1상태의 제어신호와 상기 제2상태의 반전 제어신호를 발생하고, 상기 최종 출력신호가 제2상태로 천이하면 상기 최종 출력신호를 지연하여 상기 제2상태의 제어신호와 상기 제1상태의 반전 제어신호를 발생하는 제어신호 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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