JPH057147A - 半導体回路装置 - Google Patents
半導体回路装置Info
- Publication number
- JPH057147A JPH057147A JP18358891A JP18358891A JPH057147A JP H057147 A JPH057147 A JP H057147A JP 18358891 A JP18358891 A JP 18358891A JP 18358891 A JP18358891 A JP 18358891A JP H057147 A JPH057147 A JP H057147A
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- JP
- Japan
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- level
- node
- inverter
- transistors
- semiconductor circuit
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- Pending
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Abstract
(57)【要約】
【目的】 回路的手法により動作速度の高速化を達成し
た半導体回路装置を得ること。 【構成】 “H”レベルを高速で読み出す伝送系20と
“L”レベルを高速で読み出す伝送系40をその出力あ
るいは入力の論理で切り換えることにより“H”レベル
と“L”レベルのいずれでも高速で読み出すことがで
き、回路的手法によりデバイスの高速化が可能となっ
た。
た半導体回路装置を得ること。 【構成】 “H”レベルを高速で読み出す伝送系20と
“L”レベルを高速で読み出す伝送系40をその出力あ
るいは入力の論理で切り換えることにより“H”レベル
と“L”レベルのいずれでも高速で読み出すことがで
き、回路的手法によりデバイスの高速化が可能となっ
た。
Description
【0001】
【産業上の利用分野】この発明は、半導体回路装置に関
し、特にその高速化を図ったものに関するものである。
し、特にその高速化を図ったものに関するものである。
【0002】
【従来の技術】図2は半導体回路上に実現された従来の
伝送回路を示す回路図であり、図において、P1,P2
はPチャネルトランジスタ、N1,N2はNチャネルト
ランジスタである。VIN,VOUT 及びV1はノードを表
わす。
伝送回路を示す回路図であり、図において、P1,P2
はPチャネルトランジスタ、N1,N2はNチャネルト
ランジスタである。VIN,VOUT 及びV1はノードを表
わす。
【0003】次に動作について説明する。トランジスタ
P1とN1及びトランジスタP2とN2でインバータ7
0及び80を構成しており、ノードVINが“H”レベル
の時はトランジスタN1がオンし、トランジスタP1が
オフする。従って、ノードV1は“L”レベルとなり、
トランジスタP2がオンし、トランジスタN2がオフす
る。この結果、ノードVOUT にはノードVINと同相の
“L”レベルが出力される。また、ノードVINが“L”
レベルの場合も同様にしてノードVOUT にはノードVIN
と同相の“L”レベルが出力されることになる。
P1とN1及びトランジスタP2とN2でインバータ7
0及び80を構成しており、ノードVINが“H”レベル
の時はトランジスタN1がオンし、トランジスタP1が
オフする。従って、ノードV1は“L”レベルとなり、
トランジスタP2がオンし、トランジスタN2がオフす
る。この結果、ノードVOUT にはノードVINと同相の
“L”レベルが出力される。また、ノードVINが“L”
レベルの場合も同様にしてノードVOUT にはノードVIN
と同相の“L”レベルが出力されることになる。
【0004】定性的には以上の通りであるが、上記4つ
のトランジスタの駆動能力の与え方で特性は変わってく
る。例えば、トランジスタP1,N1よりなるインバー
タ70において、トランジスタP1の駆動能力をトラン
ジスタN1に比べて大きくすると、“H”を駆動する場
合が“L”を駆動する場合に比べて高速で動作するよう
になる。逆にトランジスタN1の駆動能力をトランジス
タP1よりも大きくすると、“L”を駆動する場合が
“H”を駆動する場合よりも高速で動作するようにな
る。つまり、“H”または“L”の片方だけを高速動作
させることは容易にできる。しかしながら、通常は
“H”または“L”のいずれかを高速化することはあま
り意味がないので、トランジスタP1とN1は同じ駆動
能力を与え、両者等しい動作速度を得るようにしてあ
る。
のトランジスタの駆動能力の与え方で特性は変わってく
る。例えば、トランジスタP1,N1よりなるインバー
タ70において、トランジスタP1の駆動能力をトラン
ジスタN1に比べて大きくすると、“H”を駆動する場
合が“L”を駆動する場合に比べて高速で動作するよう
になる。逆にトランジスタN1の駆動能力をトランジス
タP1よりも大きくすると、“L”を駆動する場合が
“H”を駆動する場合よりも高速で動作するようにな
る。つまり、“H”または“L”の片方だけを高速動作
させることは容易にできる。しかしながら、通常は
“H”または“L”のいずれかを高速化することはあま
り意味がないので、トランジスタP1とN1は同じ駆動
能力を与え、両者等しい動作速度を得るようにしてあ
る。
【0005】
【発明が解決しようとする課題】従来の半導体回路装置
は以上のように構成されているので、半導体集積回路の
高速性能を上げるためにはトランジスタ自身の駆動能力
を大きくする以外になかった。
は以上のように構成されているので、半導体集積回路の
高速性能を上げるためにはトランジスタ自身の駆動能力
を大きくする以外になかった。
【0006】この発明は上記のような問題点を解消する
ためになされたもので、回路的手法により高速化を達成
できる半導体回路装置を得ることを目的とするものであ
る。
ためになされたもので、回路的手法により高速化を達成
できる半導体回路装置を得ることを目的とするものであ
る。
【0007】
【課題を解決するための手段】この発明に係る半導体回
路装置は、PチャネルトランジスタとNチャネルトラン
ジスタの駆動力の比を変えたインバータを組み合わせて
伝送経路を2系統作り、これらのうち速い方の伝送経路
を選択するようにしたものである。
路装置は、PチャネルトランジスタとNチャネルトラン
ジスタの駆動力の比を変えたインバータを組み合わせて
伝送経路を2系統作り、これらのうち速い方の伝送経路
を選択するようにしたものである。
【0008】
【作用】この発明における半導体回路装置は、上述のよ
うに構成したことにより回路的工夫のみで高速化を達成
することができる。
うに構成したことにより回路的工夫のみで高速化を達成
することができる。
【0009】
【実施例】以下、この発明の一実施例を図について説明
する。図1はこの発明の一実施例による半導体回路装置
を示す。図において、P1A,P2A,P1B,P2
B,PTA,PTBはPチャネルトランジスタ、N1
A,N2A,N1B,N2B,NTA,NTBはNチャ
ネルトランジスタを表わす。I及びI1,I2,I3,
I4はインバータを表わす。また、VIN,VOUT 及びV
1A,V2A,V1B,V2Bはノードを表わす。
する。図1はこの発明の一実施例による半導体回路装置
を示す。図において、P1A,P2A,P1B,P2
B,PTA,PTBはPチャネルトランジスタ、N1
A,N2A,N1B,N2B,NTA,NTBはNチャ
ネルトランジスタを表わす。I及びI1,I2,I3,
I4はインバータを表わす。また、VIN,VOUT 及びV
1A,V2A,V1B,V2Bはノードを表わす。
【0010】次に動作について説明する。トランジスタ
P1A,N1Aでインバータ10を構成しているが、ト
ランジスタN1AはP1Aより駆動能力を大きくしてあ
るので、ノードV1Aは“L”レベルになるのが速くな
る。トランジスタP2A,N2Aで構成された第1のイ
ンバータ20はこの“L”レベルになるのが速いV1A
の信号を受け、さらにトランジスタP2Aの駆動能力が
N2Aに比べて大きいので、ノードV2Aは“H”にな
るのが速くなる。
P1A,N1Aでインバータ10を構成しているが、ト
ランジスタN1AはP1Aより駆動能力を大きくしてあ
るので、ノードV1Aは“L”レベルになるのが速くな
る。トランジスタP2A,N2Aで構成された第1のイ
ンバータ20はこの“L”レベルになるのが速いV1A
の信号を受け、さらにトランジスタP2Aの駆動能力が
N2Aに比べて大きいので、ノードV2Aは“H”にな
るのが速くなる。
【0011】一方、トランジスタP1B,N1Bで構成
されたインバータ30はトランジスタP1Bの駆動能力
がN1Bより大きいので、ノードV1Bは“H”レベル
になるのが速く、トランジスタP2B,N2Bで構成さ
れた第2のインバータ40はこの“H”レベルになるの
が速いノードV1Bの信号を受け、さらにトランジスタ
N2Bの駆動能力がP2Bに比べて大きいので、ノード
V2Bは“L”になるのが高速となる。
されたインバータ30はトランジスタP1Bの駆動能力
がN1Bより大きいので、ノードV1Bは“H”レベル
になるのが速く、トランジスタP2B,N2Bで構成さ
れた第2のインバータ40はこの“H”レベルになるの
が速いノードV1Bの信号を受け、さらにトランジスタ
N2Bの駆動能力がP2Bに比べて大きいので、ノード
V2Bは“L”になるのが高速となる。
【0012】これらをまとめると、入力VINを受ける
と、ノードV2Aは“L”→“H”の変化が高速であ
り、ノードV2Bは“H”→“L”の変化が高速で動作
することになる。
と、ノードV2Aは“L”→“H”の変化が高速であ
り、ノードV2Bは“H”→“L”の変化が高速で動作
することになる。
【0013】今、VINが“L”→“H”と変化する場合
を考える。変化開始前はVINもVOU T も“L”であるの
で、VOUT よりインバータI1〜14の4段分後のノー
ドVCは“L”レベルで、さらにインバータIの1段分
後のノードVDは“H”レベルである。従って、トラン
ジスタPTAとNTAがオンしており、トランジスタP
TB,NTBはオフしている。ここで、ノードVINが
“H”レベルに変化した場合、“H”レベルが高速で出
力するノードV2Aの信号がノードVOUT に出ることに
なる。そしてノードV2Bも遅れて“H”レベルにな
る。インバータI1〜I4は遅延回路として作用し、ノ
ードV2Bが“H”レベルに変わった後、ノードVC,
VDが切り換わるようにしてある。従って、ノードV2
Bが反転した後にトランジスタPTAとNTAで構成さ
れたトランスファーゲート(伝送経路選択手段)50が
オフし、トランジスタPTB,NTBで構成されたトラ
ンスファーゲート(伝送経路選択手段)60がオンす
る。
を考える。変化開始前はVINもVOU T も“L”であるの
で、VOUT よりインバータI1〜14の4段分後のノー
ドVCは“L”レベルで、さらにインバータIの1段分
後のノードVDは“H”レベルである。従って、トラン
ジスタPTAとNTAがオンしており、トランジスタP
TB,NTBはオフしている。ここで、ノードVINが
“H”レベルに変化した場合、“H”レベルが高速で出
力するノードV2Aの信号がノードVOUT に出ることに
なる。そしてノードV2Bも遅れて“H”レベルにな
る。インバータI1〜I4は遅延回路として作用し、ノ
ードV2Bが“H”レベルに変わった後、ノードVC,
VDが切り換わるようにしてある。従って、ノードV2
Bが反転した後にトランジスタPTAとNTAで構成さ
れたトランスファーゲート(伝送経路選択手段)50が
オフし、トランジスタPTB,NTBで構成されたトラ
ンスファーゲート(伝送経路選択手段)60がオンす
る。
【0014】一方、ノードVINが“H”→“L”と変化
する場合は以上の動作とは逆の動作となり、“L”レベ
ルが高速に変化するノードV2Bの信号がノードVOUT
に出るようになっている。
する場合は以上の動作とは逆の動作となり、“L”レベ
ルが高速に変化するノードV2Bの信号がノードVOUT
に出るようになっている。
【0015】これらによりノードVINが“H”→“L”
と変化する場合も“L”→“H”と変化する場合も、回
路的な工夫によって信号を高速に出力できることにな
る。
と変化する場合も“L”→“H”と変化する場合も、回
路的な工夫によって信号を高速に出力できることにな
る。
【0016】なお、上記実施例では2つの伝送経路の切
換用トランスファーゲートを伝送インバータの出力に付
けてあるが、伝送経路の途中に配置するようにしてもよ
く、上記実施例と同様の効果を奏する。
換用トランスファーゲートを伝送インバータの出力に付
けてあるが、伝送経路の途中に配置するようにしてもよ
く、上記実施例と同様の効果を奏する。
【0017】図3はこのような、トランジスタPTAと
NTAで構成されたトランスファーゲートおよびトラン
ジスタPTB,NTBで構成されたトランスファーゲー
トを伝送経路の最終段インバータのゲートに配置した、
本発明の他の実施例を示すものである。
NTAで構成されたトランスファーゲートおよびトラン
ジスタPTB,NTBで構成されたトランスファーゲー
トを伝送経路の最終段インバータのゲートに配置した、
本発明の他の実施例を示すものである。
【0018】図において、図1と同一符号は同一のもの
を示す。90はトランジスタNT1,PT1からなるト
ランスファゲート、100はトランジスタNT2,PT
2からなるトランスファゲート、110はトランジスタ
NT3,PT3からなるトランスファゲート、120は
トランジスタNT4,PT4からなるトランスファゲー
トである。またP1H,N1LおよびP2H,N2Lは
インバータ20,40のトランジスタサイズが異なるた
めに速くオンする側のトランスファゲートを選択するた
めのトランジスタである。
を示す。90はトランジスタNT1,PT1からなるト
ランスファゲート、100はトランジスタNT2,PT
2からなるトランスファゲート、110はトランジスタ
NT3,PT3からなるトランスファゲート、120は
トランジスタNT4,PT4からなるトランスファゲー
トである。またP1H,N1LおよびP2H,N2Lは
インバータ20,40のトランジスタサイズが異なるた
めに速くオンする側のトランスファゲートを選択するた
めのトランジスタである。
【0019】
【発明の効果】以上のように、この発明に係る半導体回
路装置によれば、PチャネルトランジスタとNチャネル
トランジスタの駆動力の比を変えたインバータを組み合
わせて伝送経路を2系統作り、これらのうち速い方の伝
送経路を選択するようにしたので、トランジスタの高性
能化によらずにデバイスの高速化が可能となり、デバイ
スコストの低減化が図れる。
路装置によれば、PチャネルトランジスタとNチャネル
トランジスタの駆動力の比を変えたインバータを組み合
わせて伝送経路を2系統作り、これらのうち速い方の伝
送経路を選択するようにしたので、トランジスタの高性
能化によらずにデバイスの高速化が可能となり、デバイ
スコストの低減化が図れる。
【図1】この発明の一実施例による半導体回路装置を示
す回路図である。
す回路図である。
【図2】従来の伝送回路を示す図である。
【図3】この発明の他の実施例による半導体回路装置を
示す図である。
示す図である。
VIN 回路の入力 VOUT 回路の出力 P1A,P2A,P1B,P2B,PTA,PTB
Pチャネルトランジスタ N1A,N2A,N1B,N2B,NTA,NTB
Nチャネルトランジスタ V1A,V2A,V1B,V2B ノード I,I1,I2,I3,I4,10,20,30,40
インバータ 50,60 トランスファーゲート
Pチャネルトランジスタ N1A,N2A,N1B,N2B,NTA,NTB
Nチャネルトランジスタ V1A,V2A,V1B,V2B ノード I,I1,I2,I3,I4,10,20,30,40
インバータ 50,60 トランスファーゲート
Claims (1)
- 【特許請求の範囲】 【請求項1】 相補形トランジスタで構成されたインバ
ータを有する半導体回路装置において、H→Lと入力信
号が変化した場合に高速動作を行なう第1のインバータ
と、L→Hと入力信号が変化した場合に高速動作を行な
う第2のインバータと、第1及び第2のインバータの入
力側または出力側を切り換えることにより、常に高速側
の信号を選択する伝送経路選択手段とを備えたことを特
徴とする半導体回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18358891A JPH057147A (ja) | 1991-06-26 | 1991-06-26 | 半導体回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18358891A JPH057147A (ja) | 1991-06-26 | 1991-06-26 | 半導体回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH057147A true JPH057147A (ja) | 1993-01-14 |
Family
ID=16138449
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18358891A Pending JPH057147A (ja) | 1991-06-26 | 1991-06-26 | 半導体回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH057147A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998023031A1 (en) * | 1996-11-21 | 1998-05-28 | Kaplinsky Cecil H | Inverter-controlled digital interface circuit with dual switching points for increased speed |
DE10017070B4 (de) * | 1999-09-14 | 2006-12-14 | Samsung Electronics Co., Ltd., Suwon | Pufferschaltkreis |
US7262642B2 (en) | 2004-08-17 | 2007-08-28 | Elpida Memory, Inc. | Semiconductor integrated circuit comprising first and second transmission systems |
CN103475359A (zh) * | 2013-09-24 | 2013-12-25 | 中国科学院微电子研究所 | 抗单粒子瞬态脉冲cmos电路 |
CN103546146B (zh) * | 2013-09-24 | 2016-03-02 | 中国科学院微电子研究所 | 抗单粒子瞬态脉冲cmos电路 |
-
1991
- 1991-06-26 JP JP18358891A patent/JPH057147A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998023031A1 (en) * | 1996-11-21 | 1998-05-28 | Kaplinsky Cecil H | Inverter-controlled digital interface circuit with dual switching points for increased speed |
US5920210A (en) * | 1996-11-21 | 1999-07-06 | Kaplinsky; Cecil H. | Inverter-controlled digital interface circuit with dual switching points for increased speed |
DE10017070B4 (de) * | 1999-09-14 | 2006-12-14 | Samsung Electronics Co., Ltd., Suwon | Pufferschaltkreis |
US7262642B2 (en) | 2004-08-17 | 2007-08-28 | Elpida Memory, Inc. | Semiconductor integrated circuit comprising first and second transmission systems |
CN103475359A (zh) * | 2013-09-24 | 2013-12-25 | 中国科学院微电子研究所 | 抗单粒子瞬态脉冲cmos电路 |
CN103475359B (zh) * | 2013-09-24 | 2016-03-02 | 中国科学院微电子研究所 | 抗单粒子瞬态脉冲cmos电路 |
CN103546146B (zh) * | 2013-09-24 | 2016-03-02 | 中国科学院微电子研究所 | 抗单粒子瞬态脉冲cmos电路 |
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