JPH057147A - 半導体回路装置 - Google Patents
半導体回路装置Info
- Publication number
- JPH057147A JPH057147A JP18358891A JP18358891A JPH057147A JP H057147 A JPH057147 A JP H057147A JP 18358891 A JP18358891 A JP 18358891A JP 18358891 A JP18358891 A JP 18358891A JP H057147 A JPH057147 A JP H057147A
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- Japan
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- node
- inverter
- transistors
- semiconductor circuit
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- Pending
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Abstract
(57)【要約】
【目的】 回路的手法により動作速度の高速化を達成し
た半導体回路装置を得ること。 【構成】 “Ｈ”レベルを高速で読み出す伝送系２０と
“Ｌ”レベルを高速で読み出す伝送系４０をその出力あ
るいは入力の論理で切り換えることにより“Ｈ”レベル
と“Ｌ”レベルのいずれでも高速で読み出すことがで
き、回路的手法によりデバイスの高速化が可能となっ
た。
た半導体回路装置を得ること。 【構成】 “Ｈ”レベルを高速で読み出す伝送系２０と
“Ｌ”レベルを高速で読み出す伝送系４０をその出力あ
るいは入力の論理で切り換えることにより“Ｈ”レベル
と“Ｌ”レベルのいずれでも高速で読み出すことがで
き、回路的手法によりデバイスの高速化が可能となっ
た。
Description
【０００１】
【産業上の利用分野】この発明は、半導体回路装置に関
し、特にその高速化を図ったものに関するものである。
し、特にその高速化を図ったものに関するものである。
【０００２】
【従来の技術】図２は半導体回路上に実現された従来の
伝送回路を示す回路図であり、図において、Ｐ１，Ｐ２
はＰチャネルトランジスタ、Ｎ１，Ｎ２はＮチャネルト
ランジスタである。ＶIN，ＶOUT 及びＶ１はノードを表
わす。
伝送回路を示す回路図であり、図において、Ｐ１，Ｐ２
はＰチャネルトランジスタ、Ｎ１，Ｎ２はＮチャネルト
ランジスタである。ＶIN，ＶOUT 及びＶ１はノードを表
わす。
【０００３】次に動作について説明する。トランジスタ
Ｐ１とＮ１及びトランジスタＰ２とＮ２でインバータ７
０及び８０を構成しており、ノードＶINが“Ｈ”レベル
の時はトランジスタＮ１がオンし、トランジスタＰ１が
オフする。従って、ノードＶ１は“Ｌ”レベルとなり、
トランジスタＰ２がオンし、トランジスタＮ２がオフす
る。この結果、ノードＶOUT にはノードＶINと同相の
“Ｌ”レベルが出力される。また、ノードＶINが“Ｌ”
レベルの場合も同様にしてノードＶOUT にはノードＶIN
と同相の“Ｌ”レベルが出力されることになる。
Ｐ１とＮ１及びトランジスタＰ２とＮ２でインバータ７
０及び８０を構成しており、ノードＶINが“Ｈ”レベル
の時はトランジスタＮ１がオンし、トランジスタＰ１が
オフする。従って、ノードＶ１は“Ｌ”レベルとなり、
トランジスタＰ２がオンし、トランジスタＮ２がオフす
る。この結果、ノードＶOUT にはノードＶINと同相の
“Ｌ”レベルが出力される。また、ノードＶINが“Ｌ”
レベルの場合も同様にしてノードＶOUT にはノードＶIN
と同相の“Ｌ”レベルが出力されることになる。
【０００４】定性的には以上の通りであるが、上記４つ
のトランジスタの駆動能力の与え方で特性は変わってく
る。例えば、トランジスタＰ１，Ｎ１よりなるインバー
タ７０において、トランジスタＰ１の駆動能力をトラン
ジスタＮ１に比べて大きくすると、“Ｈ”を駆動する場
合が“Ｌ”を駆動する場合に比べて高速で動作するよう
になる。逆にトランジスタＮ１の駆動能力をトランジス
タＰ１よりも大きくすると、“Ｌ”を駆動する場合が
“Ｈ”を駆動する場合よりも高速で動作するようにな
る。つまり、“Ｈ”または“Ｌ”の片方だけを高速動作
させることは容易にできる。しかしながら、通常は
“Ｈ”または“Ｌ”のいずれかを高速化することはあま
り意味がないので、トランジスタＰ１とＮ１は同じ駆動
能力を与え、両者等しい動作速度を得るようにしてあ
る。
のトランジスタの駆動能力の与え方で特性は変わってく
る。例えば、トランジスタＰ１，Ｎ１よりなるインバー
タ７０において、トランジスタＰ１の駆動能力をトラン
ジスタＮ１に比べて大きくすると、“Ｈ”を駆動する場
合が“Ｌ”を駆動する場合に比べて高速で動作するよう
になる。逆にトランジスタＮ１の駆動能力をトランジス
タＰ１よりも大きくすると、“Ｌ”を駆動する場合が
“Ｈ”を駆動する場合よりも高速で動作するようにな
る。つまり、“Ｈ”または“Ｌ”の片方だけを高速動作
させることは容易にできる。しかしながら、通常は
“Ｈ”または“Ｌ”のいずれかを高速化することはあま
り意味がないので、トランジスタＰ１とＮ１は同じ駆動
能力を与え、両者等しい動作速度を得るようにしてあ
る。
【０００５】
【発明が解決しようとする課題】従来の半導体回路装置
は以上のように構成されているので、半導体集積回路の
高速性能を上げるためにはトランジスタ自身の駆動能力
を大きくする以外になかった。
は以上のように構成されているので、半導体集積回路の
高速性能を上げるためにはトランジスタ自身の駆動能力
を大きくする以外になかった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、回路的手法により高速化を達成
できる半導体回路装置を得ることを目的とするものであ
る。
ためになされたもので、回路的手法により高速化を達成
できる半導体回路装置を得ることを目的とするものであ
る。
【０００７】
【課題を解決するための手段】この発明に係る半導体回
路装置は、ＰチャネルトランジスタとＮチャネルトラン
ジスタの駆動力の比を変えたインバータを組み合わせて
伝送経路を２系統作り、これらのうち速い方の伝送経路
を選択するようにしたものである。
路装置は、ＰチャネルトランジスタとＮチャネルトラン
ジスタの駆動力の比を変えたインバータを組み合わせて
伝送経路を２系統作り、これらのうち速い方の伝送経路
を選択するようにしたものである。
【０００８】
【作用】この発明における半導体回路装置は、上述のよ
うに構成したことにより回路的工夫のみで高速化を達成
することができる。
うに構成したことにより回路的工夫のみで高速化を達成
することができる。
【０００９】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体回路装置
を示す。図において、Ｐ１Ａ，Ｐ２Ａ，Ｐ１Ｂ，Ｐ２
Ｂ，ＰＴＡ，ＰＴＢはＰチャネルトランジスタ、Ｎ１
Ａ，Ｎ２Ａ，Ｎ１Ｂ，Ｎ２Ｂ，ＮＴＡ，ＮＴＢはＮチャ
ネルトランジスタを表わす。Ｉ及びＩ１，Ｉ２，Ｉ３，
Ｉ４はインバータを表わす。また、ＶIN，ＶOUT 及びＶ
１Ａ，Ｖ２Ａ，Ｖ１Ｂ，Ｖ２Ｂはノードを表わす。
する。図１はこの発明の一実施例による半導体回路装置
を示す。図において、Ｐ１Ａ，Ｐ２Ａ，Ｐ１Ｂ，Ｐ２
Ｂ，ＰＴＡ，ＰＴＢはＰチャネルトランジスタ、Ｎ１
Ａ，Ｎ２Ａ，Ｎ１Ｂ，Ｎ２Ｂ，ＮＴＡ，ＮＴＢはＮチャ
ネルトランジスタを表わす。Ｉ及びＩ１，Ｉ２，Ｉ３，
Ｉ４はインバータを表わす。また、ＶIN，ＶOUT 及びＶ
１Ａ，Ｖ２Ａ，Ｖ１Ｂ，Ｖ２Ｂはノードを表わす。
【００１０】次に動作について説明する。トランジスタ
Ｐ１Ａ，Ｎ１Ａでインバータ１０を構成しているが、ト
ランジスタＮ１ＡはＰ１Ａより駆動能力を大きくしてあ
るので、ノードＶ１Ａは“Ｌ”レベルになるのが速くな
る。トランジスタＰ２Ａ，Ｎ２Ａで構成された第１のイ
ンバータ２０はこの“Ｌ”レベルになるのが速いＶ１Ａ
の信号を受け、さらにトランジスタＰ２Ａの駆動能力が
Ｎ２Ａに比べて大きいので、ノードＶ２Ａは“Ｈ”にな
るのが速くなる。
Ｐ１Ａ，Ｎ１Ａでインバータ１０を構成しているが、ト
ランジスタＮ１ＡはＰ１Ａより駆動能力を大きくしてあ
るので、ノードＶ１Ａは“Ｌ”レベルになるのが速くな
る。トランジスタＰ２Ａ，Ｎ２Ａで構成された第１のイ
ンバータ２０はこの“Ｌ”レベルになるのが速いＶ１Ａ
の信号を受け、さらにトランジスタＰ２Ａの駆動能力が
Ｎ２Ａに比べて大きいので、ノードＶ２Ａは“Ｈ”にな
るのが速くなる。
【００１１】一方、トランジスタＰ１Ｂ，Ｎ１Ｂで構成
されたインバータ３０はトランジスタＰ１Ｂの駆動能力
がＮ１Ｂより大きいので、ノードＶ１Ｂは“Ｈ”レベル
になるのが速く、トランジスタＰ２Ｂ，Ｎ２Ｂで構成さ
れた第２のインバータ４０はこの“Ｈ”レベルになるの
が速いノードＶ１Ｂの信号を受け、さらにトランジスタ
Ｎ２Ｂの駆動能力がＰ２Ｂに比べて大きいので、ノード
Ｖ２Ｂは“Ｌ”になるのが高速となる。
されたインバータ３０はトランジスタＰ１Ｂの駆動能力
がＮ１Ｂより大きいので、ノードＶ１Ｂは“Ｈ”レベル
になるのが速く、トランジスタＰ２Ｂ，Ｎ２Ｂで構成さ
れた第２のインバータ４０はこの“Ｈ”レベルになるの
が速いノードＶ１Ｂの信号を受け、さらにトランジスタ
Ｎ２Ｂの駆動能力がＰ２Ｂに比べて大きいので、ノード
Ｖ２Ｂは“Ｌ”になるのが高速となる。
【００１２】これらをまとめると、入力ＶINを受ける
と、ノードＶ２Ａは“Ｌ”→“Ｈ”の変化が高速であ
り、ノードＶ２Ｂは“Ｈ”→“Ｌ”の変化が高速で動作
することになる。
と、ノードＶ２Ａは“Ｌ”→“Ｈ”の変化が高速であ
り、ノードＶ２Ｂは“Ｈ”→“Ｌ”の変化が高速で動作
することになる。
【００１３】今、ＶINが“Ｌ”→“Ｈ”と変化する場合
を考える。変化開始前はＶINもＶOU T も“Ｌ”であるの
で、ＶOUT よりインバータＩ１〜１４の４段分後のノー
ドＶＣは“Ｌ”レベルで、さらにインバータＩの１段分
後のノードＶＤは“Ｈ”レベルである。従って、トラン
ジスタＰＴＡとＮＴＡがオンしており、トランジスタＰ
ＴＢ，ＮＴＢはオフしている。ここで、ノードＶINが
“Ｈ”レベルに変化した場合、“Ｈ”レベルが高速で出
力するノードＶ２Ａの信号がノードＶOUT に出ることに
なる。そしてノードＶ２Ｂも遅れて“Ｈ”レベルにな
る。インバータＩ１〜Ｉ４は遅延回路として作用し、ノ
ードＶ２Ｂが“Ｈ”レベルに変わった後、ノードＶＣ，
ＶＤが切り換わるようにしてある。従って、ノードＶ２
Ｂが反転した後にトランジスタＰＴＡとＮＴＡで構成さ
れたトランスファーゲート（伝送経路選択手段）５０が
オフし、トランジスタＰＴＢ，ＮＴＢで構成されたトラ
ンスファーゲート（伝送経路選択手段）６０がオンす
る。
を考える。変化開始前はＶINもＶOU T も“Ｌ”であるの
で、ＶOUT よりインバータＩ１〜１４の４段分後のノー
ドＶＣは“Ｌ”レベルで、さらにインバータＩの１段分
後のノードＶＤは“Ｈ”レベルである。従って、トラン
ジスタＰＴＡとＮＴＡがオンしており、トランジスタＰ
ＴＢ，ＮＴＢはオフしている。ここで、ノードＶINが
“Ｈ”レベルに変化した場合、“Ｈ”レベルが高速で出
力するノードＶ２Ａの信号がノードＶOUT に出ることに
なる。そしてノードＶ２Ｂも遅れて“Ｈ”レベルにな
る。インバータＩ１〜Ｉ４は遅延回路として作用し、ノ
ードＶ２Ｂが“Ｈ”レベルに変わった後、ノードＶＣ，
ＶＤが切り換わるようにしてある。従って、ノードＶ２
Ｂが反転した後にトランジスタＰＴＡとＮＴＡで構成さ
れたトランスファーゲート（伝送経路選択手段）５０が
オフし、トランジスタＰＴＢ，ＮＴＢで構成されたトラ
ンスファーゲート（伝送経路選択手段）６０がオンす
る。
【００１４】一方、ノードＶINが“Ｈ”→“Ｌ”と変化
する場合は以上の動作とは逆の動作となり、“Ｌ”レベ
ルが高速に変化するノードＶ２Ｂの信号がノードＶOUT
に出るようになっている。
する場合は以上の動作とは逆の動作となり、“Ｌ”レベ
ルが高速に変化するノードＶ２Ｂの信号がノードＶOUT
に出るようになっている。
【００１５】これらによりノードＶINが“Ｈ”→“Ｌ”
と変化する場合も“Ｌ”→“Ｈ”と変化する場合も、回
路的な工夫によって信号を高速に出力できることにな
る。
と変化する場合も“Ｌ”→“Ｈ”と変化する場合も、回
路的な工夫によって信号を高速に出力できることにな
る。
【００１６】なお、上記実施例では２つの伝送経路の切
換用トランスファーゲートを伝送インバータの出力に付
けてあるが、伝送経路の途中に配置するようにしてもよ
く、上記実施例と同様の効果を奏する。
換用トランスファーゲートを伝送インバータの出力に付
けてあるが、伝送経路の途中に配置するようにしてもよ
く、上記実施例と同様の効果を奏する。
【００１７】図３はこのような、トランジスタＰＴＡと
ＮＴＡで構成されたトランスファーゲートおよびトラン
ジスタＰＴＢ，ＮＴＢで構成されたトランスファーゲー
トを伝送経路の最終段インバータのゲートに配置した、
本発明の他の実施例を示すものである。
ＮＴＡで構成されたトランスファーゲートおよびトラン
ジスタＰＴＢ，ＮＴＢで構成されたトランスファーゲー
トを伝送経路の最終段インバータのゲートに配置した、
本発明の他の実施例を示すものである。
【００１８】図において、図１と同一符号は同一のもの
を示す。９０はトランジスタＮＴ１，ＰＴ１からなるト
ランスファゲート、１００はトランジスタＮＴ２，ＰＴ
２からなるトランスファゲート、１１０はトランジスタ
ＮＴ３，ＰＴ３からなるトランスファゲート、１２０は
トランジスタＮＴ４，ＰＴ４からなるトランスファゲー
トである。またＰ１Ｈ，Ｎ１ＬおよびＰ２Ｈ，Ｎ２Ｌは
インバータ２０，４０のトランジスタサイズが異なるた
めに速くオンする側のトランスファゲートを選択するた
めのトランジスタである。
を示す。９０はトランジスタＮＴ１，ＰＴ１からなるト
ランスファゲート、１００はトランジスタＮＴ２，ＰＴ
２からなるトランスファゲート、１１０はトランジスタ
ＮＴ３，ＰＴ３からなるトランスファゲート、１２０は
トランジスタＮＴ４，ＰＴ４からなるトランスファゲー
トである。またＰ１Ｈ，Ｎ１ＬおよびＰ２Ｈ，Ｎ２Ｌは
インバータ２０，４０のトランジスタサイズが異なるた
めに速くオンする側のトランスファゲートを選択するた
めのトランジスタである。
【００１９】
【発明の効果】以上のように、この発明に係る半導体回
路装置によれば、ＰチャネルトランジスタとＮチャネル
トランジスタの駆動力の比を変えたインバータを組み合
わせて伝送経路を２系統作り、これらのうち速い方の伝
送経路を選択するようにしたので、トランジスタの高性
能化によらずにデバイスの高速化が可能となり、デバイ
スコストの低減化が図れる。
路装置によれば、ＰチャネルトランジスタとＮチャネル
トランジスタの駆動力の比を変えたインバータを組み合
わせて伝送経路を２系統作り、これらのうち速い方の伝
送経路を選択するようにしたので、トランジスタの高性
能化によらずにデバイスの高速化が可能となり、デバイ
スコストの低減化が図れる。
【図１】この発明の一実施例による半導体回路装置を示
す回路図である。
す回路図である。
【図２】従来の伝送回路を示す図である。
【図３】この発明の他の実施例による半導体回路装置を
示す図である。
示す図である。
ＶIN 回路の入力 ＶOUT 回路の出力 Ｐ１Ａ，Ｐ２Ａ，Ｐ１Ｂ，Ｐ２Ｂ，ＰＴＡ，ＰＴＢ
Ｐチャネルトランジスタ Ｎ１Ａ，Ｎ２Ａ，Ｎ１Ｂ，Ｎ２Ｂ，ＮＴＡ，ＮＴＢ
Ｎチャネルトランジスタ Ｖ１Ａ，Ｖ２Ａ，Ｖ１Ｂ，Ｖ２Ｂ ノード Ｉ，Ｉ１，Ｉ２，Ｉ３，Ｉ４，１０，２０，３０，４０
インバータ ５０，６０ トランスファーゲート
Ｐチャネルトランジスタ Ｎ１Ａ，Ｎ２Ａ，Ｎ１Ｂ，Ｎ２Ｂ，ＮＴＡ，ＮＴＢ
Ｎチャネルトランジスタ Ｖ１Ａ，Ｖ２Ａ，Ｖ１Ｂ，Ｖ２Ｂ ノード Ｉ，Ｉ１，Ｉ２，Ｉ３，Ｉ４，１０，２０，３０，４０
インバータ ５０，６０ トランスファーゲート
Claims (1)
- 【特許請求の範囲】 【請求項１】 相補形トランジスタで構成されたインバ
ータを有する半導体回路装置において、Ｈ→Ｌと入力信
号が変化した場合に高速動作を行なう第１のインバータ
と、Ｌ→Ｈと入力信号が変化した場合に高速動作を行な
う第２のインバータと、第１及び第２のインバータの入
力側または出力側を切り換えることにより、常に高速側
の信号を選択する伝送経路選択手段とを備えたことを特
徴とする半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18358891A JPH057147A (ja) | 1991-06-26 | 1991-06-26 | 半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18358891A JPH057147A (ja) | 1991-06-26 | 1991-06-26 | 半導体回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH057147A true JPH057147A (ja) | 1993-01-14 |
Family
ID=16138449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18358891A Pending JPH057147A (ja) | 1991-06-26 | 1991-06-26 | 半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH057147A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998023031A1 (en) * | 1996-11-21 | 1998-05-28 | Kaplinsky Cecil H | Inverter-controlled digital interface circuit with dual switching points for increased speed |
| DE10017070B4 (de) * | 1999-09-14 | 2006-12-14 | Samsung Electronics Co., Ltd., Suwon | Pufferschaltkreis |
| US7262642B2 (en) | 2004-08-17 | 2007-08-28 | Elpida Memory, Inc. | Semiconductor integrated circuit comprising first and second transmission systems |
| CN103475359A (zh) * | 2013-09-24 | 2013-12-25 | 中国科学院微电子研究所 | 抗单粒子瞬态脉冲cmos电路 |
| CN103546146B (zh) * | 2013-09-24 | 2016-03-02 | 中国科学院微电子研究所 | 抗单粒子瞬态脉冲cmos电路 |
-
1991
- 1991-06-26 JP JP18358891A patent/JPH057147A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998023031A1 (en) * | 1996-11-21 | 1998-05-28 | Kaplinsky Cecil H | Inverter-controlled digital interface circuit with dual switching points for increased speed |
| US5920210A (en) * | 1996-11-21 | 1999-07-06 | Kaplinsky; Cecil H. | Inverter-controlled digital interface circuit with dual switching points for increased speed |
| DE10017070B4 (de) * | 1999-09-14 | 2006-12-14 | Samsung Electronics Co., Ltd., Suwon | Pufferschaltkreis |
| US7262642B2 (en) | 2004-08-17 | 2007-08-28 | Elpida Memory, Inc. | Semiconductor integrated circuit comprising first and second transmission systems |
| CN103475359A (zh) * | 2013-09-24 | 2013-12-25 | 中国科学院微电子研究所 | 抗单粒子瞬态脉冲cmos电路 |
| CN103546146B (zh) * | 2013-09-24 | 2016-03-02 | 中国科学院微电子研究所 | 抗单粒子瞬态脉冲cmos电路 |
| CN103475359B (zh) * | 2013-09-24 | 2016-03-02 | 中国科学院微电子研究所 | 抗单粒子瞬态脉冲cmos电路 |
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