JP2576779B2 - 信号出力回路 - Google Patents
信号出力回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
- H03K17/284—Modifications for introducing a time delay before switching in field effect transistor switches
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
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Description
【０００１】
【産業上の利用分野】本発明は、信号出力回路に関し、
特に、入力信号を適当時間遅延させると共に電流増幅し
て出力し、その出力信号で後段の回路をドライブするた
めの信号出力回路に関する。
特に、入力信号を適当時間遅延させると共に電流増幅し
て出力し、その出力信号で後段の回路をドライブするた
めの信号出力回路に関する。
【０００２】
【従来の技術】信号出力回路で後段の回路をドライブす
る場合、通常、出力回路でのスイッチング動作に起因す
る伝達遅れをできる限り短くして、入力信号を高速で後
段の回路に伝達することが求められる。ところが、出力
回路の後段に接続されてドライブされる側の回路の構成
によっては、信号出力回路への入力信号を適当な時間遅
らせた出力信号でドライブすることが必要になることが
ある。本発明は、このような特性を求められる信号出力
回路に関するものである。
る場合、通常、出力回路でのスイッチング動作に起因す
る伝達遅れをできる限り短くして、入力信号を高速で後
段の回路に伝達することが求められる。ところが、出力
回路の後段に接続されてドライブされる側の回路の構成
によっては、信号出力回路への入力信号を適当な時間遅
らせた出力信号でドライブすることが必要になることが
ある。本発明は、このような特性を求められる信号出力
回路に関するものである。
【０００３】例えば、図６はいわゆるＨブリッジ出力回
路と呼ばれる回路であって、モータ１をドライブするた
めのものである。図６において、モーター１を正回転さ
せるときは、トランジスタＴ1 とＴ4 とをオンさせると
共にトランジスタＴ2 とＴ3 とをオフさせると、トラン
ジスタＴ1 からＴ4 に電流が流れモーター１が正回転す
る。一方、モーター１を逆回転させるときは反対に、ト
ランジスタＴ2 とＴ3とをオンさせトランジスタＴ1 と
Ｔ4 とをオフさせると、モーター１に正回転のときとは
反対方向の電流が流れ、モーター１が逆回転する。
路と呼ばれる回路であって、モータ１をドライブするた
めのものである。図６において、モーター１を正回転さ
せるときは、トランジスタＴ1 とＴ4 とをオンさせると
共にトランジスタＴ2 とＴ3 とをオフさせると、トラン
ジスタＴ1 からＴ4 に電流が流れモーター１が正回転す
る。一方、モーター１を逆回転させるときは反対に、ト
ランジスタＴ2 とＴ3とをオンさせトランジスタＴ1 と
Ｔ4 とをオフさせると、モーター１に正回転のときとは
反対方向の電流が流れ、モーター１が逆回転する。
【０００４】ここで、モーター１の相切替え時に、ブリ
ッジ回路の上下のトランジスタ、例えばトランジスタＴ
1 とＴ3 とが同時にオン状態に遷移すると、高位電源電
圧供給端子ＶDDから低位電源電圧供給端子ＶSSに大きな
貫通電流が流れ、ノイズが発生したり、消費電力が増大
するなどの障碍が生じる。このような貫通電流の発生に
伴う障碍を防止するために、通常、トランジスタがオン
するタイミングをオフするタイミングより遅らせて、Ｈ
ブリッジ出力回路の上下のトランジスタが同時にオフ状
態になることがないようにする。本発明の対象となる信
号出力回路を上記のようなＨブリッジ出力回路の各トラ
ンジスタにゲート信号を与える目的に用いるときは、従
って、入力信号をむしろ意図的に適当時間遅らせ（デッ
ドタイムを取って）出力すると共に、そのデッドタイム
の値が、例えば温度など回路の使用条件によって変動す
ることなく安定していることが望まれる。
ッジ回路の上下のトランジスタ、例えばトランジスタＴ
1 とＴ3 とが同時にオン状態に遷移すると、高位電源電
圧供給端子ＶDDから低位電源電圧供給端子ＶSSに大きな
貫通電流が流れ、ノイズが発生したり、消費電力が増大
するなどの障碍が生じる。このような貫通電流の発生に
伴う障碍を防止するために、通常、トランジスタがオン
するタイミングをオフするタイミングより遅らせて、Ｈ
ブリッジ出力回路の上下のトランジスタが同時にオフ状
態になることがないようにする。本発明の対象となる信
号出力回路を上記のようなＨブリッジ出力回路の各トラ
ンジスタにゲート信号を与える目的に用いるときは、従
って、入力信号をむしろ意図的に適当時間遅らせ（デッ
ドタイムを取って）出力すると共に、そのデッドタイム
の値が、例えば温度など回路の使用条件によって変動す
ることなく安定していることが望まれる。
【０００５】上記のような、入力信号を適当時間遅延さ
せた出力信号で後段の回路をドライブするための信号出
力回路としては、従来、図７に示すようなゲートディレ
イ回路２が用いられている。このゲートディレイ回路２
は、２段のＣＭＯＳインバータのそれぞれの伝達遅延時
間によって入力信号を遅らせて、デッドタイムを設定す
る。ところが、このゲートディレイ回路２では、各ゲー
トの伝達遅延時間、つまりはデッドタイムが温度特性を
持っているので、温度によってデッドタイムが変化し易
い。特に、高温側では伝達遅延時間が増大し、スイッチ
ング時間が規格を満足しなくなる等の問題が生じること
がある。
せた出力信号で後段の回路をドライブするための信号出
力回路としては、従来、図７に示すようなゲートディレ
イ回路２が用いられている。このゲートディレイ回路２
は、２段のＣＭＯＳインバータのそれぞれの伝達遅延時
間によって入力信号を遅らせて、デッドタイムを設定す
る。ところが、このゲートディレイ回路２では、各ゲー
トの伝達遅延時間、つまりはデッドタイムが温度特性を
持っているので、温度によってデッドタイムが変化し易
い。特に、高温側では伝達遅延時間が増大し、スイッチ
ング時間が規格を満足しなくなる等の問題が生じること
がある。
【０００６】このような問題点を改善するための技術が
特開昭６２−２２４１１７号公報に開示されている。図
８は上記公報に記載された出力回路の回路図である。図
８を参照して、この出力回路では、ＣＭＯＳインバータ
回路Ｉｎｖ1 の出力端子３とグランド端子ＶSSとの間に
補助駆動回路４を設け、その間の抵抗を温度に応じて変
化させることでターンオフ時間が高温時に著しく増大す
るのを防いでいる。
特開昭６２−２２４１１７号公報に開示されている。図
８は上記公報に記載された出力回路の回路図である。図
８を参照して、この出力回路では、ＣＭＯＳインバータ
回路Ｉｎｖ1 の出力端子３とグランド端子ＶSSとの間に
補助駆動回路４を設け、その間の抵抗を温度に応じて変
化させることでターンオフ時間が高温時に著しく増大す
るのを防いでいる。
【０００７】
【発明が解決しようとする課題】この上記公報に記載さ
れた従来の信号出力回路では、最終段のインバータ回路
Ｉｎｖ1 のみでターンオフ時間を温度変化に対して制御
しているので、Ｈブリッジ出力回路を構成するゲート容
量の大きいＭＯＳＦＥＴのゲートを駆動させるために
は、インバータ回路Ｉｎｖ1 を構成するｐチャネルＭＯ
ＳＦＥＴＱＰ11又はｎチャネルＭＯＳＦＥＴＱＮ12のＷ
／Ｌの値（ゲート幅Ｗ対ゲート長Ｌの比）を相当大きく
する必要がある。このため、チップ面積が大きくなって
しまう欠点があった。
れた従来の信号出力回路では、最終段のインバータ回路
Ｉｎｖ1 のみでターンオフ時間を温度変化に対して制御
しているので、Ｈブリッジ出力回路を構成するゲート容
量の大きいＭＯＳＦＥＴのゲートを駆動させるために
は、インバータ回路Ｉｎｖ1 を構成するｐチャネルＭＯ
ＳＦＥＴＱＰ11又はｎチャネルＭＯＳＦＥＴＱＮ12のＷ
／Ｌの値（ゲート幅Ｗ対ゲート長Ｌの比）を相当大きく
する必要がある。このため、チップ面積が大きくなって
しまう欠点があった。
【０００８】従って、本発明は、チップ面積を増大させ
ることなく、出力信号のデッドタイムの温度変化による
変動、特に、高温時のデッドタイムの過剰な増大を防止
することが可能な信号出力回路を提供することを目的と
するものである。
ることなく、出力信号のデッドタイムの温度変化による
変動、特に、高温時のデッドタイムの過剰な増大を防止
することが可能な信号出力回路を提供することを目的と
するものである。
【０００９】
【課題を解決するための手段】本発明の信号出力回路
は、高位電源端子と低位電源端子との間に直列接続され
入力端子からの信号によりドライブされる第１のｐチャ
ネルＭＯＳＦＥＴと第１のｎチャネルＭＯＳＦＥＴとか
らなる第１のインバータ回路と、前記高位電源端子と前
記低位電源端子との間に直列接続され前記第１のインバ
ータ回路の出力信号によりドライブされる第２のｐチャ
ネルＭＯＳＦＥＴと第２のｎチャネルＭＯＳＦＥＴとか
らなる第２のインバータ回路とを含み、前記第１のイン
バータ回路に外部から入力される信号を遅延させ電流増
幅して前記第２のインバータ回路の直列接続点から出力
する構成の信号出力回路において、前記第１のインバー
タ回路内の一方の導通型のＭＯＳＦＥＴに、そのＭＯＳ
ＦＥＴと同一導通型の第３のＭＯＳＦＥＴを少なくとも
一つ以上並列接続し、前記第２のインバータ回路内の他
方の導通型のＭＯＳＦＥＴに、そのＭＯＳＦＥＴと同一
導通型の第４のＭＯＳＦＥＴを前記第３のＭＯＳＦＥＴ
と同数並列接続し、回路の温度がそれぞれに与えられた
所定の値以上であるか否を検出しその検出結果を二値信
号として出力する温度検出回路を、前記第３及び前記第
４のＭＯＳＦＥＴと同数設け、前記温度検出回路と前記
第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとを一つ
ずつ組み合せ第３及び第４のＭＯＳＦＥＴがスイッチン
グ動作可能であるか否かを温度検出回路で制御するよう
にすると共に、各温度検出回路がそれぞれ互いに異なる
温度を検出するように構成することによって、回路の温
度が上昇したとき、その温度上昇に応じて前記第３及び
第４のＭＯＳＦＥＴが一組ずつ順次オフ状態からスイッ
チング動作可能な状態に遷移し、見掛け上、前記第１の
インバータ回路の前記一方の導通型のＭＯＳＦＥＴ及び
前記第２のインバータ回路の前記他方の導通型のＭＯＳ
ＦＥＴのオン抵抗が共に、回路の温度上昇に応じて減少
するようにしたことを特徴とする信号出力回路である。
は、高位電源端子と低位電源端子との間に直列接続され
入力端子からの信号によりドライブされる第１のｐチャ
ネルＭＯＳＦＥＴと第１のｎチャネルＭＯＳＦＥＴとか
らなる第１のインバータ回路と、前記高位電源端子と前
記低位電源端子との間に直列接続され前記第１のインバ
ータ回路の出力信号によりドライブされる第２のｐチャ
ネルＭＯＳＦＥＴと第２のｎチャネルＭＯＳＦＥＴとか
らなる第２のインバータ回路とを含み、前記第１のイン
バータ回路に外部から入力される信号を遅延させ電流増
幅して前記第２のインバータ回路の直列接続点から出力
する構成の信号出力回路において、前記第１のインバー
タ回路内の一方の導通型のＭＯＳＦＥＴに、そのＭＯＳ
ＦＥＴと同一導通型の第３のＭＯＳＦＥＴを少なくとも
一つ以上並列接続し、前記第２のインバータ回路内の他
方の導通型のＭＯＳＦＥＴに、そのＭＯＳＦＥＴと同一
導通型の第４のＭＯＳＦＥＴを前記第３のＭＯＳＦＥＴ
と同数並列接続し、回路の温度がそれぞれに与えられた
所定の値以上であるか否を検出しその検出結果を二値信
号として出力する温度検出回路を、前記第３及び前記第
４のＭＯＳＦＥＴと同数設け、前記温度検出回路と前記
第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとを一つ
ずつ組み合せ第３及び第４のＭＯＳＦＥＴがスイッチン
グ動作可能であるか否かを温度検出回路で制御するよう
にすると共に、各温度検出回路がそれぞれ互いに異なる
温度を検出するように構成することによって、回路の温
度が上昇したとき、その温度上昇に応じて前記第３及び
第４のＭＯＳＦＥＴが一組ずつ順次オフ状態からスイッ
チング動作可能な状態に遷移し、見掛け上、前記第１の
インバータ回路の前記一方の導通型のＭＯＳＦＥＴ及び
前記第２のインバータ回路の前記他方の導通型のＭＯＳ
ＦＥＴのオン抵抗が共に、回路の温度上昇に応じて減少
するようにしたことを特徴とする信号出力回路である。
【００１０】
【作用】本発明の信号出力回路では、図１に示すよう
に、ゲートディレイ回路２ＡのＷ／Ｌの小さいｐチャネ
ルＭＯＳＦＥＴＱＰ1 とｎチャネルＭＯＳＦＥＴＱＮ2
とをそれぞれ、ｐチャネルＭＯＳＦＥＴＱＰ1 とｐチャ
ネルＭＯＳＦＥＴＱＰ3 及びｎチャネルＭＯＳＦＥＴＱ
Ｎ2 とｎチャネルＭＯＳＦＥＴＱＮ3 に分割している。
分割したｐチャネルＭＯＳＦＥＴＱＰ3 及びｎチャネル
ＭＯＳＦＥＴＱＮ3は、昇温検出回路５から、回路の温
度が所定値を越えたことを示す信号が出力されたときの
みスイッチ動作する。
に、ゲートディレイ回路２ＡのＷ／Ｌの小さいｐチャネ
ルＭＯＳＦＥＴＱＰ1 とｎチャネルＭＯＳＦＥＴＱＮ2
とをそれぞれ、ｐチャネルＭＯＳＦＥＴＱＰ1 とｐチャ
ネルＭＯＳＦＥＴＱＰ3 及びｎチャネルＭＯＳＦＥＴＱ
Ｎ2 とｎチャネルＭＯＳＦＥＴＱＮ3 に分割している。
分割したｐチャネルＭＯＳＦＥＴＱＰ3 及びｎチャネル
ＭＯＳＦＥＴＱＮ3は、昇温検出回路５から、回路の温
度が所定値を越えたことを示す信号が出力されたときの
みスイッチ動作する。
【００１１】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明の第１の実施例に
よる、信号出力回路の回路図である。図１を参照して、
ゲートディレイ回路２Ａ中のＷ／Ｌの小さいｐチャネル
ＭＯＳＦＥＴＱＰ1 及びｎチャネルＭＯＳＦＥＴＱＮ2
をそれぞれ、ｐチャネルＭＯＳＦＥＴＱＰ1 とｐチャネ
ルＭＯＳＦＥＴＱＰ3 及びｎチャネルＭＯＳＦＥＴＱＮ
2 とｎチャネルＭＯＳＦＥＴＱＮ3 に分割する。分割さ
れたｐチャネルＭＯＳＦＥＴＱＰ3 およびｎチャネルＭ
ＯＳＦＥＴＱＮ3 は、昇温検出回路５より昇温検出信号
が出力されたときのみ動作する。また、Ｈブリッジ出力
回路６を構成するトランジスタは、直接又はバッファー
を通してディレイ回路２Ａの出力信号により駆動され
る。
を参照して説明する。図１は、本発明の第１の実施例に
よる、信号出力回路の回路図である。図１を参照して、
ゲートディレイ回路２Ａ中のＷ／Ｌの小さいｐチャネル
ＭＯＳＦＥＴＱＰ1 及びｎチャネルＭＯＳＦＥＴＱＮ2
をそれぞれ、ｐチャネルＭＯＳＦＥＴＱＰ1 とｐチャネ
ルＭＯＳＦＥＴＱＰ3 及びｎチャネルＭＯＳＦＥＴＱＮ
2 とｎチャネルＭＯＳＦＥＴＱＮ3 に分割する。分割さ
れたｐチャネルＭＯＳＦＥＴＱＰ3 およびｎチャネルＭ
ＯＳＦＥＴＱＮ3 は、昇温検出回路５より昇温検出信号
が出力されたときのみ動作する。また、Ｈブリッジ出力
回路６を構成するトランジスタは、直接又はバッファー
を通してディレイ回路２Ａの出力信号により駆動され
る。
【００１２】以下に、本実施例の動作について図２を参
照して説明する。図２は、回路動作温度範囲における伝
達遅延速度の温度特性である。破線で示す特性は、図７
に示した従来の信号出力回路（ディレイ回路２）の伝達
遅延時間の温度特性である。伝達遅延時間は、温度が上
昇するに従って単調に増加する。一方、実線で示す特性
は、図１に示す本実施例の伝達遅延時間の温度特性であ
る。図２を参照すると、本実施例では或る温度Ｔ℃以下
においては、従来の信号出力回路と同様に、温度が上昇
するに従って伝達遅延時間が単調に増加する（領域
１）。そしてある温度Ｔ℃に達すると、昇温検出回路５
の出力信号が、図１の例では”Ｈ”→”Ｌ”となり、分
割されたｐチャネルＭＯＳＦＥＴＱＰ3 とｎチャネルＭ
ＯＳＦＥＴＱＮ3 とが共にスイッチ動作する様になる。
このため、伝達遅延時間は急激に減少する。Ｔ℃以上
（領域２）では再び伝達遅延時間が単調に増加するが、
伝達遅延時間は従来の回路より小さい。
照して説明する。図２は、回路動作温度範囲における伝
達遅延速度の温度特性である。破線で示す特性は、図７
に示した従来の信号出力回路（ディレイ回路２）の伝達
遅延時間の温度特性である。伝達遅延時間は、温度が上
昇するに従って単調に増加する。一方、実線で示す特性
は、図１に示す本実施例の伝達遅延時間の温度特性であ
る。図２を参照すると、本実施例では或る温度Ｔ℃以下
においては、従来の信号出力回路と同様に、温度が上昇
するに従って伝達遅延時間が単調に増加する（領域
１）。そしてある温度Ｔ℃に達すると、昇温検出回路５
の出力信号が、図１の例では”Ｈ”→”Ｌ”となり、分
割されたｐチャネルＭＯＳＦＥＴＱＰ3 とｎチャネルＭ
ＯＳＦＥＴＱＮ3 とが共にスイッチ動作する様になる。
このため、伝達遅延時間は急激に減少する。Ｔ℃以上
（領域２）では再び伝達遅延時間が単調に増加するが、
伝達遅延時間は従来の回路より小さい。
【００１３】なお、ｐチャネルＭＯＳＦＥＴＱＰ1 とＱ
Ｐ3 及びｎチャネルＭＯＳＦＥＴＱＮ2 とＱＮ3 のオン
抵抗をそれぞれ、ｎチャネルＭＯＳＦＥＴＱＮ1 及びｎ
チャネルＭＯＳＦＥＴＱＰ2 より十分に大きくしておく
と、Ｈブリッジ出力回路６のターンオン伝達遅延時間が
ターンオフ伝達遅延時間より大きくなり、Ｈブリッジ出
力回路６での貫通電流が小さくなる。更に、ｐチャネル
ＭＯＳＦＥＴＱＰ1 ，ＱＰ2 ，ＱＰ3 およびｎチャネル
ＭＯＳＦＥＴＱＮ1 ，ＱＮ2 ，ＱＮ3 のオン抵抗の比を
変えることにより、電圧遅延時間の値を任意に制御させ
得る。
Ｐ3 及びｎチャネルＭＯＳＦＥＴＱＮ2 とＱＮ3 のオン
抵抗をそれぞれ、ｎチャネルＭＯＳＦＥＴＱＮ1 及びｎ
チャネルＭＯＳＦＥＴＱＰ2 より十分に大きくしておく
と、Ｈブリッジ出力回路６のターンオン伝達遅延時間が
ターンオフ伝達遅延時間より大きくなり、Ｈブリッジ出
力回路６での貫通電流が小さくなる。更に、ｐチャネル
ＭＯＳＦＥＴＱＰ1 ，ＱＰ2 ，ＱＰ3 およびｎチャネル
ＭＯＳＦＥＴＱＮ1 ，ＱＮ2 ，ＱＮ3 のオン抵抗の比を
変えることにより、電圧遅延時間の値を任意に制御させ
得る。
【００１４】ここで、図３は、本実施例の出力信号回路
に用いた昇温検出回路５の一例の回路図である。同図を
参照して、この昇温検出回路５は、ある温度Ｔ℃以下で
は出力Ｔout としては”Ｈ”の信号が、Ｔ℃以上では”
Ｌ”の信号がそれぞれ出力される。検出温度の調整は抵
抗Ｒ1 ，Ｒ2 の値を変えることにより行なう。
に用いた昇温検出回路５の一例の回路図である。同図を
参照して、この昇温検出回路５は、ある温度Ｔ℃以下で
は出力Ｔout としては”Ｈ”の信号が、Ｔ℃以上では”
Ｌ”の信号がそれぞれ出力される。検出温度の調整は抵
抗Ｒ1 ，Ｒ2 の値を変えることにより行なう。
【００１５】次に、本発明の第２の実施例について説明
する。図４は、本発明の第２の実施例の回路図である。
ゲートディレイ回路２Ｂ中のＷ／Ｌの小さいｐチャネル
ＭＯＳＦＥＴＱＰ1 及びｎチャネルＭＯＳＦＥＴＱＮ2
をそれぞれ、ｐチャネルＭＯＳＦＥＴＱＰ1 ，ＱＰ3 ，
ＱＰ4 及びｎチャネルＭＯＳＦＥＴＱＮ2 ，ＱＮ3 ，Ｑ
Ｎ4 に３分割し、検出温度の異なる２つの昇温検出回路
５１と５２とによってスイッチ動作させるように構成し
ている。
する。図４は、本発明の第２の実施例の回路図である。
ゲートディレイ回路２Ｂ中のＷ／Ｌの小さいｐチャネル
ＭＯＳＦＥＴＱＰ1 及びｎチャネルＭＯＳＦＥＴＱＮ2
をそれぞれ、ｐチャネルＭＯＳＦＥＴＱＰ1 ，ＱＰ3 ，
ＱＰ4 及びｎチャネルＭＯＳＦＥＴＱＮ2 ，ＱＮ3 ，Ｑ
Ｎ4 に３分割し、検出温度の異なる２つの昇温検出回路
５１と５２とによってスイッチ動作させるように構成し
ている。
【００１６】本実施例では、図５に示す伝達遅延時間の
温度特性のように、伝達遅延時間が２つの温度Ｔ1 とＴ
2 とによって３つの領域に分れている。温度Ｔ1 以下の
領域（領域１）では、新しく並列に設けたＭＯＳＦＥＴ
ＱＰ3 ，ＱＰ4 ，ＱＮ3 ，ＱＮ4 はいずれもスイッチ動
作しない。温度がＴ1 からＴ2 の間（領域２）において
は、昇温検出回路５１からＯＲゲートを介してゲート信
号を受ける取るＭＯＳＦＥＴＱＰ3 ，ＱＮ3 はスイッチ
動作するが、昇温検出回路５２からゲート信号を与えら
れるＭＯＳＦＥＴＱＰ4 ，ＱＮ4 はスイッチ動作を行わ
ない。温度Ｔ2以上（領域３）では、全てのＭＯＳＦＥ
Ｔが動作する。本実施例は、第１の実施例の温度領域が
２つだけであったのに対して３領域に増加しているの
で、その分伝達遅延時間の温度変動による変化が小さ
い。
温度特性のように、伝達遅延時間が２つの温度Ｔ1 とＴ
2 とによって３つの領域に分れている。温度Ｔ1 以下の
領域（領域１）では、新しく並列に設けたＭＯＳＦＥＴ
ＱＰ3 ，ＱＰ4 ，ＱＮ3 ，ＱＮ4 はいずれもスイッチ動
作しない。温度がＴ1 からＴ2 の間（領域２）において
は、昇温検出回路５１からＯＲゲートを介してゲート信
号を受ける取るＭＯＳＦＥＴＱＰ3 ，ＱＮ3 はスイッチ
動作するが、昇温検出回路５２からゲート信号を与えら
れるＭＯＳＦＥＴＱＰ4 ，ＱＮ4 はスイッチ動作を行わ
ない。温度Ｔ2以上（領域３）では、全てのＭＯＳＦＥ
Ｔが動作する。本実施例は、第１の実施例の温度領域が
２つだけであったのに対して３領域に増加しているの
で、その分伝達遅延時間の温度変動による変化が小さ
い。
【００１７】尚、第１の実施例は、ディレイ回路２Ａを
構成する２段のＣＭＯＳインバータのうち、初段のイン
バータのｐチャネルＭＯＳＦＥＴＱＰ1 と後段のインバ
ータのｎチャネルＭＯＳＦＥＴＱＮ2 にそれぞれ、並列
にｐチャネルＭＯＳＦＥＴＱＰ3 とｎチャネルＭＯＳＦ
ＥＴＱＮ3 を設け、入力端子７への入力信号と昇温検出
回路５からの検出信号とのＯＲ信号でこれら並列に設け
た２つのＭＯＳＦＥＴの導通を制御する例であるが、こ
れを、下記の第３の実施例のように構成することによっ
ても、これまでの実施例と同様の効果を得ることができ
る。
構成する２段のＣＭＯＳインバータのうち、初段のイン
バータのｐチャネルＭＯＳＦＥＴＱＰ1 と後段のインバ
ータのｎチャネルＭＯＳＦＥＴＱＮ2 にそれぞれ、並列
にｐチャネルＭＯＳＦＥＴＱＰ3 とｎチャネルＭＯＳＦ
ＥＴＱＮ3 を設け、入力端子７への入力信号と昇温検出
回路５からの検出信号とのＯＲ信号でこれら並列に設け
た２つのＭＯＳＦＥＴの導通を制御する例であるが、こ
れを、下記の第３の実施例のように構成することによっ
ても、これまでの実施例と同様の効果を得ることができ
る。
【００１８】すなわち、ディレイ回路２Ａを構成する２
段のＣＭＯＳインバータのうち、初段のインバータのｎ
チャネルＭＯＳＦＥＴＱＮ1 と後段のインバータのｐチ
ャネルＭＯＳＦＥＴＱＰ2 にそれぞれ、並列にｎチャネ
ルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴを設け、入力
端子７への入力信号と昇温検出回路５からの昇温検出信
号とのＡＮＤ信号でこれら新たに並列に設けた２つのＭ
ＯＳＦＥＴの導通を制御する。この場合、第１の実施例
では、Ｈブリッジ出力回路６が、ディレイ回路からの出
力信号Ｄout が”Ｈ”のときオフであり、信号Ｄ
out が”Ｌ”のときオンとなるが、第３の実施例では、
Ｈブリッジ出力回路６は、ディレイ回路からの出力信号
Ｄout が”Ｌ”のときオフとなる。
段のＣＭＯＳインバータのうち、初段のインバータのｎ
チャネルＭＯＳＦＥＴＱＮ1 と後段のインバータのｐチ
ャネルＭＯＳＦＥＴＱＰ2 にそれぞれ、並列にｎチャネ
ルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴを設け、入力
端子７への入力信号と昇温検出回路５からの昇温検出信
号とのＡＮＤ信号でこれら新たに並列に設けた２つのＭ
ＯＳＦＥＴの導通を制御する。この場合、第１の実施例
では、Ｈブリッジ出力回路６が、ディレイ回路からの出
力信号Ｄout が”Ｈ”のときオフであり、信号Ｄ
out が”Ｌ”のときオンとなるが、第３の実施例では、
Ｈブリッジ出力回路６は、ディレイ回路からの出力信号
Ｄout が”Ｌ”のときオフとなる。
【００１９】
【発明の効果】以上説明したように、本発明の信号出力
回路では、高温時に、ゲートディレイ回路を構成してい
るｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴの
Ｗ／Ｌの比を他の温度のときより小さくさせている。こ
れにより、高温時以外においては、一定以上の伝達遅延
時間を確保させ、かつ高温時に伝達遅延時間が増大し、
規格を満足しなくなるという問題が生じるのを防ぐこと
ができる。
回路では、高温時に、ゲートディレイ回路を構成してい
るｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴの
Ｗ／Ｌの比を他の温度のときより小さくさせている。こ
れにより、高温時以外においては、一定以上の伝達遅延
時間を確保させ、かつ高温時に伝達遅延時間が増大し、
規格を満足しなくなるという問題が生じるのを防ぐこと
ができる。
【００２０】従って本発明によれば、高速動作が可能に
なる。また、チップ面積も従来より小さくすることがで
きる。
なる。また、チップ面積も従来より小さくすることがで
きる。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第１の実施例における伝達遅延時間の
温度特性を示す図である。
温度特性を示す図である。
【図３】本発明の実施例に用いられた昇温検出回路の一
例の回路図である。
例の回路図である。
【図４】本発明の第２の実施例の回路図である。
【図５】本発明の第２の実施例における伝達遅延時間の
温度特性を示す図である。
温度特性を示す図である。
【図６】Ｈブリッジ出力回路の一例の回路図である。
【図７】従来の信号出力回路の一例の回路図である。
【図８】従来の信号出力回路の他の例の回路図である。
１ モーター ２，２Ａ，２Ｂ ゲートディレイ回路 ３ 出力端子 ４ 補助駆動回路 ５，５１，５２ 昇温検出回路 ６ Ｈブリッジ出力回路 ７ 入力端子
Claims (4)
- 【請求項１】 高位電源端子と低位電源端子との間に直
列接続され入力端子からの信号によりドライブされる第
１のｐチャネルＭＯＳＦＥＴと第１のｎチャネルＭＯＳ
ＦＥＴとからなる第１のインバータ回路と、前記高位電
源端子と前記低位電源端子との間に直列接続され前記第
１のインバータ回路の出力信号によりドライブされる第
２のｐチャネルＭＯＳＦＥＴと第２のｎチャネルＭＯＳ
ＦＥＴとからなる第２のインバータ回路とを含み、前記
第１のインバータ回路に外部から入力される信号を遅延
させ電流増幅して前記第２のインバータ回路の直列接続
点から出力する構成の信号出力回路において、 前記第１のインバータ回路内の一方の導通型のＭＯＳＦ
ＥＴに、そのＭＯＳＦＥＴと同一導通型の第３のＭＯＳ
ＦＥＴを少なくとも一つ以上並列接続し、前記第２のイ
ンバータ回路内の他方の導通型のＭＯＳＦＥＴに、その
ＭＯＳＦＥＴと同一導通型の第４のＭＯＳＦＥＴを前記
第３のＭＯＳＦＥＴと同数並列接続し、 回路の温度がそれぞれに与えられた所定の値以上である
か否を検出しその検出結果を二値信号として出力する温
度検出回路を、前記第３及び前記第４のＭＯＳＦＥＴと
同数設け、 前記温度検出回路と前記第３のＭＯＳＦＥＴと前記第４
のＭＯＳＦＥＴとを一つずつ組み合せ第３及び第４のＭ
ＯＳＦＥＴがスイッチング動作可能であるか否かを温度
検出回路で制御するようにすると共に、各温度検出回路
がそれぞれ互いに異なる温度を検出するように構成する
ことによって、 回路の温度が上昇したとき、その温度上昇に応じて前記
第３及び第４のＭＯＳＦＥＴが一組ずつ順次オフ状態か
らスイッチング動作可能な状態に遷移し、見掛け上、前
記第１のインバータ回路の前記一方の導通型のＭＯＳＦ
ＥＴ及び前記第２のインバータ回路の前記他方の導通型
のＭＯＳＦＥＴのオン抵抗が共に、回路の温度上昇に応
じて減少するようにしたことを特徴とする信号出力回
路。 - 【請求項２】 高位電源端子と低位電源端子との間に直
列接続され入力端子からの信号によりドライブされる第
１のｐチャネルＭＯＳＦＥＴと第１のｎチャネルＭＯＳ
ＦＥＴとからなる第１のインバータ回路と、前記高位電
源端子と前記低位電源端子との間に直列接続され前記第
１のインバータ回路の出力信号によりドライブされる第
２のｐチャネルＭＯＳＦＥＴと第２のｎチャネルＭＯＳ
ＦＥＴとからなる第２のインバータ回路とを含み、前記
第１のインバータ回路に外部から入力される信号を遅延
させ電流増幅して前記第２のインバータ回路の直列接続
点から出力する構成の信号出力回路において、 前記第１のインバータ回路内の前記第１のｐチャネルＭ
ＯＳＦＥＴに並列接続された少なくとも１つ以上の第３
のｐチャネルＭＯＳＦＥＴと、 前記第２のインバータ回路内の前記第２のｎチャネルＭ
ＯＳＦＥＴに並列接続された、前記第３のｐチャネルＭ
ＯＳＦＥＴと同数の第３のｎチャネルＭＯＳＦＥＴと、 回路の温度がそれぞれに与えられた所定の値以上である
か否を検出しその検出結果を二値信号として出力する、
前記第３のｐチャネルＭＯＳＦＥＴ及び前記第３のｎチ
ャネルＭＯＳＦＥＴと同数の温度検出回路とを設け、 前記温度検出回路と前記第３のｐチャネルＭＯＳＦＥＴ
と前記第３のｎチャネルＭＯＳＦＥＴとを１つずつ組み
合せ、 各第３のｐチャネルＭＯＳＦＥＴを、前記第１のインバ
ータ回路に入力される信号と各温度検出回路との論理和
信号によりドライブし、各第３のｎチャネルＭＯＳＦＥ
Ｔを、前記論理和信号の反転信号によりドライブするよ
うに構成したことを特徴とする信号出力回路。 - 【請求項３】 請求項２記載の信号出力回路において、 前記第３のｐチャネルＭＯＳＦＥＴを前記第１のｐチャ
ネルＭＯＳＦＥＴに並列接続して各第３のｐチャネルＭ
ＯＳＦＥＴを前記第１のインバータ回路への入力信号と
前記各温度検出回路の出力信号との論理和信号によりド
ライブし、前記第３のｎチャネルＭＯＳＦＥＴを前記第
２のｎチャネルＭＯＳＦＥＴに並列接続して各第３のｎ
チャネルＭＯＳＦＥＴを前記論理和信号の反転信号によ
りドライブするように構成するのに代えて、 前記第３のｐチャネルＭＯＳＦＥＴを前記第２のｐチャ
ネルＭＯＳＦＥＴに並列接続して各第３のｐチャネルＭ
ＯＳＦＥＴを前記第１のインバータ回路への入力信号と
前記各温度検出回路の出力信号との論理積信号によりド
ライブし、前記第３のｎチャネルＭＯＳＦＥＴを前記第
１のｎチャネルＭＯＳＦＥＴに並列接続して各第３のｎ
チャネルＭＯＳＦＥＴを前記論理積信号の反転信号によ
りドライブするように構成したことを特徴とする信号出
力回路。 - 【請求項４】 請求項１，請求項２又は請求項３記載の
信号出力回路において、 前記第１のインバータ回路及び前記第２のインバータ回
路のそれぞれは、各インバータ回路を構成するｐチャネ
ルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのうち、並
列接続されているＭＯＳＦＥＴのオン抵抗の方が、相手
のＭＯＳＦＥＴのオン抵抗よりも大きくされていること
を特徴とする信号出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317011A JP2576779B2 (ja) | 1993-12-16 | 1993-12-16 | 信号出力回路 |
| US08/358,592 US5523711A (en) | 1993-12-16 | 1994-12-14 | Signal delaying outputting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317011A JP2576779B2 (ja) | 1993-12-16 | 1993-12-16 | 信号出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07177010A JPH07177010A (ja) | 1995-07-14 |
| JP2576779B2 true JP2576779B2 (ja) | 1997-01-29 |
Family
ID=18083421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5317011A Expired - Fee Related JP2576779B2 (ja) | 1993-12-16 | 1993-12-16 | 信号出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5523711A (ja) |
| JP (1) | JP2576779B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008686A (en) * | 1997-06-24 | 1999-12-28 | Advantest Corp. | Power consumption control circuit for CMOS circuit |
| US6097231A (en) * | 1998-05-29 | 2000-08-01 | Ramtron International Corporation | CMOS RC equivalent delay circuit |
| US7187227B2 (en) * | 2002-08-07 | 2007-03-06 | Nippon Telegraph And Telephone Corporation | Driver circuit |
| JP5744709B2 (ja) * | 2011-12-06 | 2015-07-08 | 新日本無線株式会社 | Ｄ級増幅器 |
| US9543935B1 (en) | 2015-07-08 | 2017-01-10 | International Business Machines Corporation | Programmable delay circuit including hybrid fin field effect transistors (finFETs) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772429A (en) * | 1980-10-22 | 1982-05-06 | Toshiba Corp | Semiconductor integrated circuit device |
| JPH0683085B2 (ja) * | 1986-03-26 | 1994-10-19 | ソニー株式会社 | 送信機 |
| US5118971A (en) * | 1988-06-29 | 1992-06-02 | Texas Instruments Incorporated | Adjustable low noise output circuit responsive to environmental conditions |
| US4988897A (en) * | 1989-05-27 | 1991-01-29 | Samsung Electronics, Co., Ltd. | TTL to CMOS input buffer circuit |
| JPH04192913A (ja) * | 1990-11-27 | 1992-07-13 | Mitsubishi Electric Corp | 半導体デバイス |
| US5121014A (en) * | 1991-03-05 | 1992-06-09 | Vlsi Technology, Inc. | CMOS delay circuit with controllable delay |
| US5231319A (en) * | 1991-08-22 | 1993-07-27 | Ncr Corporation | Voltage variable delay circuit |
| US5168178A (en) * | 1991-08-30 | 1992-12-01 | Intel Corporation | High speed NOR'ing inverting, MUX'ing and latching circuit with temperature compensated output noise control |
-
1993
- 1993-12-16 JP JP5317011A patent/JP2576779B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-14 US US08/358,592 patent/US5523711A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5523711A (en) | 1996-06-04 |
| JPH07177010A (ja) | 1995-07-14 |
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