JP3585461B2 - 差動増幅回路 - Google Patents
差動増幅回路 Download PDFInfo
- Publication number
- JP3585461B2 JP3585461B2 JP2001340087A JP2001340087A JP3585461B2 JP 3585461 B2 JP3585461 B2 JP 3585461B2 JP 2001340087 A JP2001340087 A JP 2001340087A JP 2001340087 A JP2001340087 A JP 2001340087A JP 3585461 B2 JP3585461 B2 JP 3585461B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- output
- transistor
- circuits
- differential amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、複数個のＤＡＣを内蔵した装置（例えば、液晶駆動装置）に対してそのオフセットばらつきを低減する差動増幅回路に関するものである。
【０００２】
【従来の技術】
従来の差動増幅回路は図５と図６に示すように構成されている。
従来の差動増幅回路は図５に示すように、バイアス電圧がゲートに印加されたＰ型トランジスタ２０のドレインに、第１入力信号ＩＮ１をゲートとするＰ型トランジスタ２１のソースと、第２入力信号ＩＮ２をゲートとするＰ型トランジスタ２２のソースとを並列に接続し、Ｐ型トランジスタ２１のドレインを、Ｎ型トランジスタ２３のゲートとドレイン、およびＮ型トランジスタ２４のゲートに接続し、Ｐ型トランジスタ２２のドレインをＮ型トランジスタ２４のドレインに接続し、このＰ型トランジスタ２２のドレインとＮ型トランジスタ２４のドレインとの接続点から差動出力信号を出力するように構成されている。
【０００３】
これによると、図６に示す第１入力信号ＩＮ１，第２入力信号ＩＮ２を入力すると、Ｎ型トランジスタ２４のドレインには、図６に示す差動出力信号を得ることができる。
【０００４】
上記構成の差動増幅回路を複数個並べた回路においては、トランジスタゲート幅Ｗやトランジスタゲート長Ｌの寸法のばらつきに起因する差動出力信号の出力電圧オフセットのばらつきが大きくなってしまう。
【０００５】
【発明が解決しようとする課題】
このような従来の構成では、複数の差動増幅回路間において、差動出力電圧のオフセットばらつきを少なくし、収束時間を短くするためには、Ｐ型トランジスタ２１，２２のトランジスタゲート幅Ｗとトランジスタゲート長Ｌのサイズを大きくしなければならないという課題がある。
【０００６】
本発明は上記従来の問題点を解決するものであり、差動出力信号の収束時間を短くし、複数の差動増幅回路の差動出力電圧のばらつきを低減した差動増幅回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の差動増幅回路は、差動入力信号を複数のトランジスタのゲートに接続し、一方の差動入力トランジスタに直列に、スイッチ制御信号をゲートとするスイッチ用トランジスタを接続し、出力信号の立ち上がりの途中で前記スイッチ用トランジスタをオフするように構成したことを特徴とする。
【０００８】
【発明の実施の形態】
本発明の請求項１記載の差動増幅回路は、第１入力信号をゲート長の異なる第１，第２トランジスタの入力回路に接続し、第１，第２トランジスタのうちのゲート長の小さい方の第１トランジスタの出力回路の一方をスイッチ制御信号で制御される第３トランジスタの出力回路を介して電源の一方の側に接続し、第１，第２トランジスタのうちのゲート長の大きい方の第２トランジスタの出力回路の一方を第３トランジスタを介さずに前記電源の一方の側に接続し、第２入力信号をゲート長の異なる第４，第５トランジスタの入力回路に接続し、第４，第５トランジスタのうちのゲート長の小さい方の第４トランジスタの出力回路の一方を前記スイッチ制御信号で制御される第６トランジスタの出力回路を介して前記電源の一方の側に接続し、第４，第５トランジスタのうちのゲート長の大きい方の第５トランジスタの出力回路の一方を第６トランジスタを介さずに前記電源の一方の側に接続し、第１，第２，第４，第５トランジスタによって前記第１，第２入力信号を差動増幅して第１，第２トランジスタの出力回路の他方または第４，第５トランジスタの出力回路の他方から取り出す出力信号の立ち上がりの途中で、前記第３，第６トランジスタをオフするように構成したことを特徴とする。
【０００９】
この構成によれば、差動増幅回路の動作時の初期はスイッチ用トランジスタをＯＮし、大電流を流すためのゲート長の小さい第１，第４トランジスタを動作させることで短期間に差動出力電圧付近まで到達し、一定時間の後に第３，第６トランジスタをＯＦＦにすることで、それに直列に接続されている大電流を流すためのゲート長の小さい第１，第４トランジスタには電流が流れず、オフセットばらつきを小さくするためのゲート長の大きい第２，第５トランジスタの動作のみで差動出力電圧が迅速に目標電圧に到達する。
【００１０】
本発明の請求項２記載の差動増幅回路は、請求項１において、入力信号レベルが規定値になったことを検出して出力のレベルが反転する出力駆動制御回路を設け、前記出力駆動制御回路の入力に、第１，第２トランジスタの出力回路の他方または第４，第５トランジスタの出力回路の他方から取り出す出力信号を印加し、前記出力駆動制御回路の出力で第３，第６トランジスタを制御するように構成したことを特徴とする。
【００１１】
以下、本発明の各実施の形態を図１〜図４に基づいて説明する。
（実施の形態１）
図１と図２は本発明の（実施の形態１）を示す。
【００１２】
１，２，３，４，５，６，７はＰ型トランジスタ、８，９はＮ型トランジスタである。
バイアス電圧をゲートとするＰ型トランジスタ１のドレインに、スイッチ制御信号をゲートとするＰ型トランジスタ２，５のソースと、第１入力信号ＩＮ１をゲートとするＰ型トランジスタ４のソースと、第２入力信号ＩＮ２をゲートとするＰ型トランジスタ７のソースとを並列に接続する。
【００１３】
Ｐ型トランジスタ２のドレインと第１入力信号ＩＮ１をゲートとするＰ型トランジスタ３のソースとを接続し、Ｐ型トランジスタ５のドレインと第２入力信号ＩＮ２をゲートとするＰ型トランジスタ６のソースとを接続する。
【００１４】
Ｐ型トランジスタ３，４のドレインを、Ｎ型トランジスタ８のゲートとドレイン及びＮ型トランジスタ９のゲートに接続する。
Ｐ型トランジスタ６，７のドレインを、Ｎ型トランジスタ９のドレインに接続し、このＮ型トランジスタ９のドレインから差動出力信号を出力する。
【００１５】
このような構成の差動増幅回路で、バイアス電圧をＰ型トランジスタ１のゲートに印加し、Ｌレベルのスイッチ制御信号ＳＷをＰ型トランジスタ２，５のゲートに接続した状態で、第１入力信号ＩＮ１を大電流を流すためのゲート長の小さいＰ型トランジスタ３とオフセットばらつきを小さくするためのゲート長の大きいＰ型トランジスタ４のゲートに入力し、第２入力信号ＩＮ２を大電流を流すためのゲート長の小さいＰ型トランジスタ６とオフセットばらつきを小さくするためのゲート長の大きいＰ型トランジスタ７のゲートに入力すると、Ｐ型トランジスタ３，４，６，７に電流が流れ，差動出力信号は短時間で目標電圧に到達しようとする。
【００１６】
そして，差動増幅回路が動作し始めてから一定時間の後に、スイッチ制御信号ＳＷをＬレベルからＨレベルにすることでＰ型トランジスタ２，５はＯＦＦする。Ｐ型トランジスタ２，５がＯＦＦした状態では、大電流を流すためのゲート長の小さいＰ型トランジスタ３，６には電流が流れないため、差動出力信号はオフセットばらつきを小さくするためのゲート長の大きいＰ型トランジスタ４，７の動作のみで目標電圧に収束する。図２にこの実施の形態の差動増幅回路の信号波形を示す。
【００１７】
（実施の形態２）
図３と図４は本発明の（実施の形態２）を示す。
図３は（実施の形態２）の差動増幅回路を示し、（実施の形態１）を示した図１と同様の作用をなすものには同一の符号を付けて説明する。
【００１８】
出力駆動制御回路１０は入力信号レベルが規定値になったことを検出して出力のレベルが反転するもので、出力駆動制御回路１０の入力に、差動出力信号ＯＵＴを印加し、出力駆動制御回路１０の出力信号でＰ型トランジスタ２，５のゲートに印加している。図４にこの実施の形態の差動増幅回路の信号波形を示す。
【００１９】
この構成によれば、差動入力信号を複数のＰ型トランジスタに接続し、大電流を流すためのゲート長の小さいＰ型トランジスタに直列にスイッチ用のＰ型トランジスタを接続する回路で差動増幅回路を構成したことにより、差動出力電圧が高速に収束し、また、複数の差動増幅回路間の差動出力電圧のばらつきを低減することができる。
【００２０】
【発明の効果】
以上のように本発明の差動増幅回路によると、第１入力信号をゲート長の異なる第１，第２トランジスタの入力回路に接続し、第１，第２トランジスタのうちのゲート長の小さい方の第１トランジスタの出力回路の一方をスイッチ制御信号で制御される第３トランジスタの出力回路を介して電源の一方の側に接続し、第１，第２トランジスタのうちのゲート長の大きい方の第２トランジスタの出力回路の一方を第３トランジスタを介さずに前記電源の一方の側に接続し、第２入力信号をゲート長の異なる第４，第５トランジスタの入力回路に接続し、第４，第５トランジスタのうちのゲート長の小さい方の第４トランジスタの出力回路の一方を前記スイッチ制御信号で制御される第６トランジスタの出力回路を介して前記電源の一方の側に接続し、第４，第５トランジスタのうちのゲート長の大きい方の第５トランジスタの出力回路の一方を第６トランジスタを介さずに前記電源の一方の側に接続し、第１，第２，第４，第５トランジスタによって前記第１，第２入力信号を差動増幅して第１，第２トランジスタの出力回路の他方または第４，第５トランジスタの出力回路の他方から取り出す出力信号の立ち上がりの途中で、前記第３，第６トランジスタをオフするように構成したため、差動増幅回路の動作中の初期は大電流を流すためのゲート長の小さい第１，第４トランジスタで大電流を流すことが可能なため、差動出力電圧は短時間で目標電圧付近まで到達することができ、その後、差動出力電圧の収束時はスイッチ用の第３，第６トランジスタをＯＦＦすることにより、オフセットばらつきを小さくするためのゲート長の大きい第２，第５トランジスタの動作のみで差動出力電圧が目標電圧に収束することができる差動増幅回路を実現できる。
【図面の簡単な説明】
【図１】本発明の（実施の形態１）における差動増幅回路の回路図
【図２】同実施の形態の信号波形図
【図３】本発明の（実施の形態１）における差動増幅回路の回路図
【図４】同実施の形態の信号波形図
【図５】従来の差動増幅回路の回路図
【図６】同実施例の差動増幅回路の信号波形図
【符号の説明】
ＩＮ１ 第１入力信号
ＩＮ２ 第２入力信号
１ Ｐ型トランジスタ
２ Ｐ型トランジスタ（第３トランジスタ）
３ ゲート長の小さい方のＰ型トランジスタ（第１トランジスタ）
４ ゲート長の大きい方のＰ型トランジスタ（第２トランジスタ）
５ Ｐ型トランジスタ（第６トランジスタ）
６ ゲート長の小さい方のＰ型トランジスタ（第４トランジスタ）
７ ゲート長の大きい方のＰ型トランジスタ（第５トランジスタ）
８ Ｎ型トランジスタ
９ Ｎ型トランジスタ
１０ 出力駆動制御回路
ＳＷ スイッチ制御信号
【発明の属する技術分野】
本発明は、複数個のＤＡＣを内蔵した装置（例えば、液晶駆動装置）に対してそのオフセットばらつきを低減する差動増幅回路に関するものである。
【０００２】
【従来の技術】
従来の差動増幅回路は図５と図６に示すように構成されている。
従来の差動増幅回路は図５に示すように、バイアス電圧がゲートに印加されたＰ型トランジスタ２０のドレインに、第１入力信号ＩＮ１をゲートとするＰ型トランジスタ２１のソースと、第２入力信号ＩＮ２をゲートとするＰ型トランジスタ２２のソースとを並列に接続し、Ｐ型トランジスタ２１のドレインを、Ｎ型トランジスタ２３のゲートとドレイン、およびＮ型トランジスタ２４のゲートに接続し、Ｐ型トランジスタ２２のドレインをＮ型トランジスタ２４のドレインに接続し、このＰ型トランジスタ２２のドレインとＮ型トランジスタ２４のドレインとの接続点から差動出力信号を出力するように構成されている。
【０００３】
これによると、図６に示す第１入力信号ＩＮ１，第２入力信号ＩＮ２を入力すると、Ｎ型トランジスタ２４のドレインには、図６に示す差動出力信号を得ることができる。
【０００４】
上記構成の差動増幅回路を複数個並べた回路においては、トランジスタゲート幅Ｗやトランジスタゲート長Ｌの寸法のばらつきに起因する差動出力信号の出力電圧オフセットのばらつきが大きくなってしまう。
【０００５】
【発明が解決しようとする課題】
このような従来の構成では、複数の差動増幅回路間において、差動出力電圧のオフセットばらつきを少なくし、収束時間を短くするためには、Ｐ型トランジスタ２１，２２のトランジスタゲート幅Ｗとトランジスタゲート長Ｌのサイズを大きくしなければならないという課題がある。
【０００６】
本発明は上記従来の問題点を解決するものであり、差動出力信号の収束時間を短くし、複数の差動増幅回路の差動出力電圧のばらつきを低減した差動増幅回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の差動増幅回路は、差動入力信号を複数のトランジスタのゲートに接続し、一方の差動入力トランジスタに直列に、スイッチ制御信号をゲートとするスイッチ用トランジスタを接続し、出力信号の立ち上がりの途中で前記スイッチ用トランジスタをオフするように構成したことを特徴とする。
【０００８】
【発明の実施の形態】
本発明の請求項１記載の差動増幅回路は、第１入力信号をゲート長の異なる第１，第２トランジスタの入力回路に接続し、第１，第２トランジスタのうちのゲート長の小さい方の第１トランジスタの出力回路の一方をスイッチ制御信号で制御される第３トランジスタの出力回路を介して電源の一方の側に接続し、第１，第２トランジスタのうちのゲート長の大きい方の第２トランジスタの出力回路の一方を第３トランジスタを介さずに前記電源の一方の側に接続し、第２入力信号をゲート長の異なる第４，第５トランジスタの入力回路に接続し、第４，第５トランジスタのうちのゲート長の小さい方の第４トランジスタの出力回路の一方を前記スイッチ制御信号で制御される第６トランジスタの出力回路を介して前記電源の一方の側に接続し、第４，第５トランジスタのうちのゲート長の大きい方の第５トランジスタの出力回路の一方を第６トランジスタを介さずに前記電源の一方の側に接続し、第１，第２，第４，第５トランジスタによって前記第１，第２入力信号を差動増幅して第１，第２トランジスタの出力回路の他方または第４，第５トランジスタの出力回路の他方から取り出す出力信号の立ち上がりの途中で、前記第３，第６トランジスタをオフするように構成したことを特徴とする。
【０００９】
この構成によれば、差動増幅回路の動作時の初期はスイッチ用トランジスタをＯＮし、大電流を流すためのゲート長の小さい第１，第４トランジスタを動作させることで短期間に差動出力電圧付近まで到達し、一定時間の後に第３，第６トランジスタをＯＦＦにすることで、それに直列に接続されている大電流を流すためのゲート長の小さい第１，第４トランジスタには電流が流れず、オフセットばらつきを小さくするためのゲート長の大きい第２，第５トランジスタの動作のみで差動出力電圧が迅速に目標電圧に到達する。
【００１０】
本発明の請求項２記載の差動増幅回路は、請求項１において、入力信号レベルが規定値になったことを検出して出力のレベルが反転する出力駆動制御回路を設け、前記出力駆動制御回路の入力に、第１，第２トランジスタの出力回路の他方または第４，第５トランジスタの出力回路の他方から取り出す出力信号を印加し、前記出力駆動制御回路の出力で第３，第６トランジスタを制御するように構成したことを特徴とする。
【００１１】
以下、本発明の各実施の形態を図１〜図４に基づいて説明する。
（実施の形態１）
図１と図２は本発明の（実施の形態１）を示す。
【００１２】
１，２，３，４，５，６，７はＰ型トランジスタ、８，９はＮ型トランジスタである。
バイアス電圧をゲートとするＰ型トランジスタ１のドレインに、スイッチ制御信号をゲートとするＰ型トランジスタ２，５のソースと、第１入力信号ＩＮ１をゲートとするＰ型トランジスタ４のソースと、第２入力信号ＩＮ２をゲートとするＰ型トランジスタ７のソースとを並列に接続する。
【００１３】
Ｐ型トランジスタ２のドレインと第１入力信号ＩＮ１をゲートとするＰ型トランジスタ３のソースとを接続し、Ｐ型トランジスタ５のドレインと第２入力信号ＩＮ２をゲートとするＰ型トランジスタ６のソースとを接続する。
【００１４】
Ｐ型トランジスタ３，４のドレインを、Ｎ型トランジスタ８のゲートとドレイン及びＮ型トランジスタ９のゲートに接続する。
Ｐ型トランジスタ６，７のドレインを、Ｎ型トランジスタ９のドレインに接続し、このＮ型トランジスタ９のドレインから差動出力信号を出力する。
【００１５】
このような構成の差動増幅回路で、バイアス電圧をＰ型トランジスタ１のゲートに印加し、Ｌレベルのスイッチ制御信号ＳＷをＰ型トランジスタ２，５のゲートに接続した状態で、第１入力信号ＩＮ１を大電流を流すためのゲート長の小さいＰ型トランジスタ３とオフセットばらつきを小さくするためのゲート長の大きいＰ型トランジスタ４のゲートに入力し、第２入力信号ＩＮ２を大電流を流すためのゲート長の小さいＰ型トランジスタ６とオフセットばらつきを小さくするためのゲート長の大きいＰ型トランジスタ７のゲートに入力すると、Ｐ型トランジスタ３，４，６，７に電流が流れ，差動出力信号は短時間で目標電圧に到達しようとする。
【００１６】
そして，差動増幅回路が動作し始めてから一定時間の後に、スイッチ制御信号ＳＷをＬレベルからＨレベルにすることでＰ型トランジスタ２，５はＯＦＦする。Ｐ型トランジスタ２，５がＯＦＦした状態では、大電流を流すためのゲート長の小さいＰ型トランジスタ３，６には電流が流れないため、差動出力信号はオフセットばらつきを小さくするためのゲート長の大きいＰ型トランジスタ４，７の動作のみで目標電圧に収束する。図２にこの実施の形態の差動増幅回路の信号波形を示す。
【００１７】
（実施の形態２）
図３と図４は本発明の（実施の形態２）を示す。
図３は（実施の形態２）の差動増幅回路を示し、（実施の形態１）を示した図１と同様の作用をなすものには同一の符号を付けて説明する。
【００１８】
出力駆動制御回路１０は入力信号レベルが規定値になったことを検出して出力のレベルが反転するもので、出力駆動制御回路１０の入力に、差動出力信号ＯＵＴを印加し、出力駆動制御回路１０の出力信号でＰ型トランジスタ２，５のゲートに印加している。図４にこの実施の形態の差動増幅回路の信号波形を示す。
【００１９】
この構成によれば、差動入力信号を複数のＰ型トランジスタに接続し、大電流を流すためのゲート長の小さいＰ型トランジスタに直列にスイッチ用のＰ型トランジスタを接続する回路で差動増幅回路を構成したことにより、差動出力電圧が高速に収束し、また、複数の差動増幅回路間の差動出力電圧のばらつきを低減することができる。
【００２０】
【発明の効果】
以上のように本発明の差動増幅回路によると、第１入力信号をゲート長の異なる第１，第２トランジスタの入力回路に接続し、第１，第２トランジスタのうちのゲート長の小さい方の第１トランジスタの出力回路の一方をスイッチ制御信号で制御される第３トランジスタの出力回路を介して電源の一方の側に接続し、第１，第２トランジスタのうちのゲート長の大きい方の第２トランジスタの出力回路の一方を第３トランジスタを介さずに前記電源の一方の側に接続し、第２入力信号をゲート長の異なる第４，第５トランジスタの入力回路に接続し、第４，第５トランジスタのうちのゲート長の小さい方の第４トランジスタの出力回路の一方を前記スイッチ制御信号で制御される第６トランジスタの出力回路を介して前記電源の一方の側に接続し、第４，第５トランジスタのうちのゲート長の大きい方の第５トランジスタの出力回路の一方を第６トランジスタを介さずに前記電源の一方の側に接続し、第１，第２，第４，第５トランジスタによって前記第１，第２入力信号を差動増幅して第１，第２トランジスタの出力回路の他方または第４，第５トランジスタの出力回路の他方から取り出す出力信号の立ち上がりの途中で、前記第３，第６トランジスタをオフするように構成したため、差動増幅回路の動作中の初期は大電流を流すためのゲート長の小さい第１，第４トランジスタで大電流を流すことが可能なため、差動出力電圧は短時間で目標電圧付近まで到達することができ、その後、差動出力電圧の収束時はスイッチ用の第３，第６トランジスタをＯＦＦすることにより、オフセットばらつきを小さくするためのゲート長の大きい第２，第５トランジスタの動作のみで差動出力電圧が目標電圧に収束することができる差動増幅回路を実現できる。
【図面の簡単な説明】
【図１】本発明の（実施の形態１）における差動増幅回路の回路図
【図２】同実施の形態の信号波形図
【図３】本発明の（実施の形態１）における差動増幅回路の回路図
【図４】同実施の形態の信号波形図
【図５】従来の差動増幅回路の回路図
【図６】同実施例の差動増幅回路の信号波形図
【符号の説明】
ＩＮ１ 第１入力信号
ＩＮ２ 第２入力信号
１ Ｐ型トランジスタ
２ Ｐ型トランジスタ（第３トランジスタ）
３ ゲート長の小さい方のＰ型トランジスタ（第１トランジスタ）
４ ゲート長の大きい方のＰ型トランジスタ（第２トランジスタ）
５ Ｐ型トランジスタ（第６トランジスタ）
６ ゲート長の小さい方のＰ型トランジスタ（第４トランジスタ）
７ ゲート長の大きい方のＰ型トランジスタ（第５トランジスタ）
８ Ｎ型トランジスタ
９ Ｎ型トランジスタ
１０ 出力駆動制御回路
ＳＷ スイッチ制御信号
Claims (2)
- 第１入力信号をゲート長の異なる第１，第２トランジスタの入力回路に接続し、
第１，第２トランジスタのうちのゲート長の小さい方の第１トランジスタの出力回路の一方をスイッチ制御信号で制御される第３トランジスタの出力回路を介して電源の一方の側に接続し、
第１，第２トランジスタのうちのゲート長の大きい方の第２トランジスタの出力回路の一方を第３トランジスタを介さずに前記電源の一方の側に接続し、
第２入力信号をゲート長の異なる第４，第５トランジスタの入力回路に接続し、
第４，第５トランジスタのうちのゲート長の小さい方の第４トランジスタの出力回路の一方を前記スイッチ制御信号で制御される第６トランジスタの出力回路を介して前記電源の一方の側に接続し、
第４，第５トランジスタのうちのゲート長の大きい方の第５トランジスタの出力回路の一方を第６トランジスタを介さずに前記電源の一方の側に接続し、
第１，第２，第４，第５トランジスタによって前記第１，第２入力信号を差動増幅して第１，第２トランジスタの出力回路の他方または第４，第５トランジスタの出力回路の他方から取り出す出力信号の立ち上がりの途中で、前記第３，第６トランジスタをオフするように構成した
差動増幅回路。 - 入力信号レベルが規定値になったことを検出して出力のレベルが反転する出力駆動制御回路を設け、
前記出力駆動制御回路の入力に、第１，第２トランジスタの出力回路の他方または第４，第５トランジスタの出力回路の他方から取り出す出力信号を印加し、
前記出力駆動制御回路の出力で第３，第６トランジスタを制御するように構成した
請求項１記載の差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001340087A JP3585461B2 (ja) | 2001-11-06 | 2001-11-06 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001340087A JP3585461B2 (ja) | 2001-11-06 | 2001-11-06 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003142962A JP2003142962A (ja) | 2003-05-16 |
| JP3585461B2 true JP3585461B2 (ja) | 2004-11-04 |
Family
ID=19154340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001340087A Expired - Fee Related JP3585461B2 (ja) | 2001-11-06 | 2001-11-06 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3585461B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011124782A (ja) | 2009-12-10 | 2011-06-23 | Renesas Electronics Corp | 差動増幅器およびその制御方法 |
| JP5891051B2 (ja) * | 2012-02-01 | 2016-03-22 | ローム株式会社 | アンプ、負荷駆動装置、液晶表示装置、テレビ |
| CN112242823B (zh) * | 2019-07-19 | 2022-09-16 | 江阴圣邦微电子制造有限公司 | 一种差分输入电路及其控制方法以及差分放大器 |
-
2001
- 2001-11-06 JP JP2001340087A patent/JP3585461B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003142962A (ja) | 2003-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6646469B2 (en) | High voltage level shifter via capacitors | |
| JP4098322B2 (ja) | 駆動回路 | |
| JP4680013B2 (ja) | モータ駆動回路 | |
| WO2007052389A1 (ja) | パワーアンプおよびそのアイドリング電流設定回路 | |
| JP2007104358A (ja) | Ｃｍｏｓ増幅装置 | |
| JP4351882B2 (ja) | デジタル電力増幅器 | |
| JP3585461B2 (ja) | 差動増幅回路 | |
| JPH1188159A (ja) | チャ−ジポンプ回路 | |
| US5994960A (en) | High speed switched op-amp for low supply voltage applications | |
| KR20050000423A (ko) | 푸시풀 전력 증폭기용 엔드 스테이지 회로 및 그를 포함한ｄ급 증폭기와 푸시풀 증폭기의 엔드 스테이지 제어 방법 | |
| US20070024367A1 (en) | Operational amplifier and constant-current generation circuit using the same | |
| JP3620089B2 (ja) | Ｅｃｌ−ｃｍｏｓレベル変換器 | |
| JP2004328413A (ja) | ハーフブリッジ形出力回路 | |
| US7449948B2 (en) | Amplifier | |
| JP4641219B2 (ja) | 出力バッファ回路 | |
| JPH0786897A (ja) | バッファ回路 | |
| JP2576779B2 (ja) | 信号出力回路 | |
| JPH04253418A (ja) | 半導体装置 | |
| JP2871551B2 (ja) | 信号レベル変換回路 | |
| JP2008092272A (ja) | 増幅回路 | |
| JP4030277B2 (ja) | 増幅回路 | |
| JP2004056211A (ja) | 半導体装置およびｄ級増幅器 | |
| KR100948479B1 (ko) | 스큐 제어 회로를 구비한 구동기 및 그 제어 신호를설정하는 방법 | |
| JP2008283277A (ja) | 半導体スイッチ回路 | |
| JP5199941B2 (ja) | 電圧増幅回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040624 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040706 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040803 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070813 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080813 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080813 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090813 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090813 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100813 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110813 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |