KR20050000423A - 푸시풀 전력 증폭기용 엔드 스테이지 회로 및 그를 포함한ｄ급 증폭기와 푸시풀 증폭기의 엔드 스테이지 제어 방법 - Google Patents

푸시풀 전력 증폭기용 엔드 스테이지 회로 및 그를 포함한ｄ급 증폭기와 푸시풀 증폭기의 엔드 스테이지 제어 방법 Download PDF

Info

Publication number
KR20050000423A
KR20050000423A KR10-2004-7018377A KR20047018377A KR20050000423A KR 20050000423 A KR20050000423 A KR 20050000423A KR 20047018377 A KR20047018377 A KR 20047018377A KR 20050000423 A KR20050000423 A KR 20050000423A
Authority
KR
South Korea
Prior art keywords
driver
power
transistor
end stage
transistors
Prior art date
Application number
KR10-2004-7018377A
Other languages
English (en)
Inventor
베르크호우트마르코
Original Assignee
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닌클리즈케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Publication of KR20050000423A publication Critical patent/KR20050000423A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/217—Class D power amplifiers; Switching amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/217—Class D power amplifiers; Switching amplifiers
    • H03F3/2171—Class D power amplifiers; Switching amplifiers with field-effect devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Electronic Switches (AREA)

Abstract

두개의 전력 트랜지스터(ML, MH)가 직렬로 연결되는 엔드 스테이지(10)를 갖는 푸시풀 전력 증폭기에서 전력 트랜지스터들이 동시에 도전 상태로 되지 않도록 하기 위해 데드 타임이 통상적으로 사용된다. 본 발명은 이 데드 타임이 제거되는 엔드 스테이지를 제공하는 것이다. 이러한 것은, 스위칭 동안 전력 트랜지스터들의 제어 전압(Vgh, Vgl)이 실질적으로 동시에 그들의 임계 전압(VT차하도록 하는 방식으로 드라이버 회로(11, 12)를 크기 조정함으로써 달성된다.

Description

푸시풀 전력 증폭기용 엔드 스테이지 회로 및 그를 포함한 Ｄ급 증폭기와 푸시풀 증폭기의 엔드 스테이지 제어 방법{POWER AMPLIFIER END STAGE}
전력 증폭기에서, 엔드 스테이지를 형성하기 위해 직렬의 두개의 전력 트랜지스터를 연결하는 것은 통상적인 것으로서, 각각의 트랜지스터의 하나의 단자는 상기 증폭기의 출력 단자에 연결된다. 드라이버 회로는 전력 증폭기의 제어 단자에 적절한 드라이버 신호를 제공한다. D급 증폭기에서, 전력 트랜지스터는 본질적으로는 스위치로서 동작하며, FET 타입 트랜지스터는 통상적으로 사용된다. 전력 트랜지스터들이 직렬로 연결됨에 따라, 그 트랜지스터들은 동시에 도전성으로 되는 것이 방지되어야 하는데, 이는 엔드 스테이지에서 과전류를 발생시켜 트랜지스터를 파괴할 수도 있기 때문이다. 이러한 이유로 인해, 드라이버 회로는 트랜지스터들이 도전 상태로 되지 않는 소위 데드 타임(dead time)을 도입하도록 설계된다. 그러나, 이 데드 타임은 출력 신호의 왜곡을 야기한다는 것을 알게 되었다.
하프 브리지(half bridge)에서 두개의 MOSFET를 포함하는 D급 증폭기는 유럽특허 출원 EP1003279에 개시된다. 이 문헌의 도 1A에 도시되는 증폭기는 적분기, 펄스폭 변조기, 게이트 드라이버, 레벨 시프터 및 로우 패스 출력 필터를 포함한다. 상기 레벨 시프터 및 게이트 드라이버의 세부 사항은 개시되지 않는다. 상기 문헌은 데드 타임에 대한 필요를 인정하며, 데드 타임에 의해 야기되는 왜곡을 최소화하기 위해 두개의 전력 트랜지스터에 대해 대칭적인 지연을 제공할 것을 제안하고 있다. 그러나 데드 타임에 의해 야기되는 왜곡은 여전히 남아 있다.
본 발명은 전력 증폭기 엔드 스테이지에 관한 것으로, 특히 푸시풀 타입 증폭기용 엔드 스테이지에 관한 것이다. 이 엔드 스테이지는 직렬로 연결된 두개의 전력 트랜지스터와 이 트랜지스터의 각각의 제어 단자에 연결된 드라이버 회로를 포함한다.
도 1은 본 발명에 따른 엔드 스테이지 회로를 개략적으로 도시한 도면이다.
도 2는 본 발명에 따른 D급 증폭기를 개략적으로 도시한 도면이다.
본 발명의 목적은 종래 기술과 관련한 전술의 문제점 및 기타의 문제점을 해결하며 실질적으로 데드 타임의 왜곡이 발생하지 않는 전력 증폭기용 엔드 스테이지를 제공하는데 있다.
따라서, 본 발명은 푸시풀 전력 증폭기용 엔드 스테이지 회로를 제공하며, 이 엔드 스테이지 회로는 직렬로 연결되는 제 1 및 제 2 전력 트랜지스터와, 상기 전력 트랜지스터들의 각각의 제어 단자에 연결되는 제 1 및 제 2 드라이버 회로를 포함하되, 상기 전력 트랜지스터는 임계 전압을 가지는데, 이 임계 전압을 초과하는 경우에는 전력 트랜지스터는 도전 상태로 되며, 임계 전압 미만으로 되는 경우에는 실질적으로 비도전 상태로 되며, 각각의 드라이버 회로는 입력 신호를 수신하도록 배열되고 상기 입력 신호에 응답하여 각각의 전력 트랜지스터를 제어하도록 배열되며, 상기 드라이버 회로는 적절한 입력 신호의 수신시에 상기 전력 트랜지스터들이 실질적으로 동시에 그들의 임계 전압을 제각기의 반대 방향으로 교차하도록 배열된다.
전력 트랜지스터들이 실질적으로 동시에 그들의 임계 전압을 교차하도록 함으로써, 하나의 트랜지스터는 스위칭 온되는 반면 다른 트랜지스터는 스위칭 오프된다. 이러한 방식으로, 전력 트랜지스터들의 도전 상태의 기간의 중첩과 데드 타임이 방지된다. 본 발명은 제어 전압(게이트 전압)이 FET 타입 트랜지스터의 임계 전압을 교차할 경우에 그 트랜지스터의 스위칭 온이나 스위칭 오프는 동시적인 것이 아니고 (짧은) 전이 기간을 포함한다는 것에 토대를 두고 있다. 모든 트랜지스터들이 동시에 도전 상태로 되는 것은 방지되어야 하지만, 모든 트랜지스터들이 전이 상태로 되는 것은 허용된다. 이것은 특히 모든 제어 전압(즉, 게이트 전압)이 반대의 그래디언트를 가지지만 충분히 클 경우이다.
모든 드라이버 회로들이 실질적으로 동시에, 즉 수 나노초의 시간 간격 내에 반대의 입력 신호들을 수신하는 것이 선호된다. 이는 드라이버 회로의 설계를 간이화한다. 그러나, 드라이버 회로의 입력 단자들에서 실질적으로 동시에 도달하지 않는 입력 신호들에 대해 적당한 지연이 생성될 수가 있다. 이러한 문맥에서, 반대의 입력 신호들은 반대의 스텝이니 그래디언트를 갖는 입력 신호인 것으로 이해되는데, 바람직하게는 하나의 신호는 "하이"에서 "로우"로 다른 신호는 "로우"에서 "하이"로 스위칭한다.
주목할 것은, 데드 타임이 푸시풀 증폭기의 적당한 동작에는 필수적인 것이라는 선입견을 본 발명이 극복하는데 있다. 전술한 유럽 특허 출원에 의해 입증되는 바와 같이, 데드 타임은 신호 왜곡과 같은 단점을 갖는 것으로 알려져 있어도 그 필요성은 일반적으로 허용되고 있다.
바람직한 실시예에서, 제 1 드라이버 회로는 제 1 보조 공급 전압과 제 1 전력 트랜지스터의 제어 단자 사이에 접속되는 제 1 드라이버 트랜지스터와, 상기 제어 단자와 제 1 전력 트랜지스터의 메인 단자 사이에 접속되는 제 2 드라이버 트랜지스터를 포함하는 반면, 제 2 드라이버 회로는 제 2 보조 공급 전압과 제 2 전력 트랜지스터의 제어 단자 사이에 접속되는 제 3 드라이버 트랜지스터와, 상기 제어 단자와 제 2 전력 트랜지스터의 메인 단자 사이에 접속되는 제 4 드라이버 트랜지스터를 포함한다.
상기 메인 단자는 바람직하게는 전력 트랜지스터의 소스가 되며, 상기 제어 단자는 게이트가 된다. 이러한 경우, 공급 전압은 전력 트랜지스터의 소스에 대해 포지티브가 된다. 효과적이게도, 각각의 드라이버 회로에서, 제 1 및 제 2 드라이버 트랜지스터의 드레인들은 접속되며, 그 게이트들은 상기 입력 신호를 수신한다.
본 발명의 중요한 측면에 의하면, 제 2 드라이버 트랜지스터의 저항값과 제 2 드라이버 트랜지스터와 제 3 드라이버 트랜지스터의 저항값의 합의 비는 임계 전압과 제 2 보조 공급 전압의 비와 동일하다. 용어 "저항값"은 트랜지스터가 도전상태에 있을 때의 드레인-소스 저항값이며, 반면 용어 "제 2 보조 공급 전압"은 제 2 드라이버 회로의 보조 공급 전압을 의미한다. 제 1 및 제 2 보조 공급 전압은 모두 전력 트랜지스터들 중의 하나의 공급 전압과 동일할 수도 있지만 동일할 필요는 없다.
마찬가지로, 제 1 드라이버 트랜지스터의 저항값과 제 1 드라이버 트랜지스터 및 제 4 드라이버 트랜지스터의 저항값의 합의 비는 바람직하게도 임계 전압과 제 1 보조 공급 전압의 비와 실질적으로 동일하다. 나중에 보다 상세하게 설명될 이 비는 드라이버 회로들에 의해 전력 트랜지스터에 공급될 제어 전압의 적절한 타이밍을 제공한다.
바람직하게도, 본 발명에 따른 엔드 스테이지 회로는 상기 드라이버 회로에 연결되어 입력 단자들에서 실질적으로 동시에 스위칭 신호들을 제공하는 레벨 시프터를 더 포함한다. 본 발명에 특히 사용하기에 적합한 레벨 시프터는 국제 특허 출원 WO 01/91281(필립스)에 개시되는데, 이의 전체 내용은 본 명세서에 참조로 인용된다. 이 레벨 시프터는 드라이버 회로들에 적당한 입력 신호들을 제공할 정도로 고속이다.
본 발명은 또한 위에서 정의된 바와 같이 엔드 스테이지 회로를 포함하는 D급 증폭기를 제공한다.
본 발명은 또한 직렬로 연결된 두개의 전력 트랜지스터를 포함하는 푸시풀 증폭기의 엔드 스테이지를 제어하는 방법을 제공하며, 이 전력 트랜지스터는 임계 전압을 갖되, 이 임계 전압을 초과하는 경우에는 도전 상태로 되며, 그 미만인 경우에는 실질적으로 비도전 상태로 되며, 이 방법은 전력 트랜지스터들이 실질적으로 동시에 반대의 입력 신호들을 수신할 경우 그 임계 전압들을 각각의 반대 방향으로 실질적으로 동시에 교차시키도록 하는 단계를 포함한다.
본 발명은 아래에서 첨부하는 도면을 참조하면서 일예를 통해 설명될 것이다.
도 1에서 일예를 통해 도시된 전력 증폭기 엔드 스테이지 회로(10)는 제 1 전력 트랜지스터 ML과, 제 2 전력 트랜지스터 MH과, 제 1 드라이버 회로(11)와, 제 2 드라이버 회로(12)를 포함한다. 전력 트랜지스터는 직렬로 연결되며, 제 1("로우 측") 전력 트랜지스터 ML의 드레인(d)은 제 2("하이 측") 전력 트랜지스터 MH의 소스(s)에 연결된다. 두개의 전력 트랜지스터들의 연결은 출력 전압 Vout이 제공되는 엔드 스테이지의 출력 단자를 형성한다. 출력 전류 Iout는 엔드 스테이지 내로 유입되는 것으로 도시된다. 제 1 전력 트랜지스터 ML의 소스는 제 1(네가티브) 공급 전압 Vssp에 접속되는 반면, 제 2 전력 트랜지스터 MH의 드레인은 제 2(포지티브) 공급 전압 Vddp에 접속된다.
각각의 드라이버 회로(11, 12)는 제각기 트랜지스터 M1, M2과 M3, M4의 쌍을 포함한다. 각각의 쌍의 게이트들은 입력 신호 inlow, inhigh를 제각기 수신하도록 입력 단자에 접속되는 반면, 각각의 쌍의 드레인들은 제각기의 전력 트랜지스터의 게이트(g)에 접속된다. 각각의 드라이버 회로의 제 1 드라이버 트랜지스터 M1, M3의 소스는 제각기 보조 공급 전압 Vddd, Vboot에 연결된다. 각각의 드라이버 회로의 제 1 드라이버 트랜지스터 M2, M4의 소스는 대응하는 전력 트랜지스터 ML, MH의 소스에 연결된다.
제 1 및 제 2 전력 트랜지스터 제각기의 게이트와 드레인 사이에는 캐패시터 Cgdl및 Cgdh가 존재한다. 마찬가지로, 제 1 및 제 2 전력 트랜지스터 제각기의 게이트와 소스 사이에는 캐패시터 Cgsl및 Cgsh가 존재한다. 이러한 캐패시터는 설계에 의해 제공되는 것이 아니라 트랜지스터들의 물리적 특성들에 의해 기인한다는 점에서 "기생 캐패시터"이다.
엔드 스테이지 회로(10)는 다음과 같이 동작한다. 제 1 전력 트랜지스터 ML이 도전 상태로 간주한다. 이는 출력 전압 Vout을 로우로 만든다. 또한 출력 전류 Iout이 제로로 간주되며, 입력 신호들이 동시에 변화하며, 제 1 입력 신호inlow는 "로우"에서 "하이"로 변화하며, 제 2 입력 신호 inhigh는 "하이"에서 "로우"로 변화한다. 결과적으로, 제 1 전력 트랜지스터 ML의 게이트는 제 2 드라이버 트랜지스터 M2를 통해 방전되는 반면, 제 2 전력 트랜지스터 MH의 게이트는 제 3 드라이버 트랜지스터 M3를 통해 방전된다. 주목할 것은 제 1 전력 트랜지스터 ML의 게이트 전압 Vgl이 처음에는 대략 Vddd와 동일하지만, 제 2 전력 트랜지스터 MH의 게이트 전압 Vgh는 처음에는 대략 Vout와 동일하며, 이는 다시 대략 Vssp와 동일하게 된다는 것이다.
본 발명의 중요한 측면에 의하면, 제 2 드라이버 트랜지스터 M2의 저항값 Ron2와 제 2 드라이버 트랜지스터 M2의 저항값 Ron2와 제 3 드라이버 트랜지스터 M3의 저항값 Ron3의 합의 비는 실질적으로 임계 전압 VT와 제 2 보조 공급 전압 Vboot의 비와 동일하다.
Ron2/(Ron2+Ron3)≒VT/Vboot
용어 "저항값"은 트랜지스터가 도전 상태, 즉 "온" 상태에 있을 때의 드레인-소스 저항값으로서 Ron이다.
마찬가지로, 제 1 드라이버 트랜지스터 M1의 저항값 Ron1와 제 1 드라이버 트랜지스터 M1의 저항값 Ron1와 제 4 드라이버 트랜지스터 M4의 저항값 Ron4의 합의 비는 바람직하게는 실질적으로 임계 전압 VT와 제 1 보조 공급 전압 Vddd의 비와 동일하다.
Ron1/(Ron1+Ron4)≒VT/Vddd
이러한 비로 인해 ML의 게이트의 방전은 MH의 게이트의 충전보다 더 고속으로 진행한다. 그 결과, 전력 트랜지스터 ML및 MH의 게이트-소스 전압들은 실질적으로 동시에 그들의 임계 전압 VT를 교차하게 된다.
이러한 것을 통해, 제 1 전력 트랜지스터 ML이 도전 상태로 들어가기 시작하며 제 2 트랜지스터 MH는 도전을 중단하기 시작한다. 비록 이러한 전이가 단지 수 나노초 동안만 지속될지라도, 그것은 동시적인 것이 아니며 짧은 시간 동안 ML은 더욱 더 도전 상태로 되며 반면 MH는 보다 덜 도전 상태로 된다. 그러나, 이 전이 동안에는 어떠한 트랜지스터도 완전한 도전 상태로 되지 않아, 모든 전력 트랜지스터들을 통한 임의의 교차 전류는 크게 방지된다. 모든 전력 트랜지스터들이 실질적으로 동시에 스위칭됨에 따라, 데드 타임이 제거되어, 데드 타임에 의해 야기되는 임의의 왜곡은 방지된다.
본 발명의 엔드 스테이지(10)를 포함하는 증폭기(100)는 펄스폭 변조기(20)와, 레벨 시프터(30)와, 로우 패스 출력 필터(40)을 더 포함한다. 이 증폭기는 도 2에 개략적으로 도시된다.
바람직하게도, 본 발명의 회로는 집적 회로(IC)로 구현된다. 이는 모든 구성요소들이 유사한 물리적 특성과 실질적으로 동일한 온도를 가지도록 하여 설계를 보다 더 간이화한다. 특히, 이러한 것은 제 1 및 제 2 전력 트랜지스터가 실질적으로 동일하게 될 가능성을 제공한다.
위에서 설명되는 바와 같이, 본 발명은 데드 타임이 필요없는 엔드 스테이지를 제공함으로써 전력 엔드 스테이지에서 데드 타임에 의해 야기되는 왜곡을 제거한다. 드라이버 회로는 전력 트랜지스터의 도전 기간의 타이밍을 주의깊게 맞추도록 구성되어, 도전 기간의 오버랩을 방지하면서 데드 타임을 실질적으로 제거한다. 이 드라이버 회로들의 설계는 FET 타입 트랜지스터들의 임계 전압들이 날카로운 스위치 온 혹은 스위치 오프 포인트 보다는 스위치 온 및 스위치 오프 영역을 규정하는 것에 토대를 두고 있다. 게이트 신호들이 반대 부호의 충분한 그래디언트를 가진다면, 모든 게이트 신호들은 실질적으로 동시에 임계 전압에 존재할 수가 있다.
주목할 것은 이 명세서에 사용되는 용어들이 본 발명의 영역을 제한하도록 해석되어서는 안된다는 것이다. 특히, 단어 "포함한다"라는 것은 특정되지 않은 임의의 구성요소를 배제하는 것을 의미하는 것이 아니다. 단일의 구성요소는 다수의 구성요소 혹은 그 등가물로 대치될 수도 있다.
따라서, 당업자라면 본 발명이 도시된 실시예에 국한되는 것이 아니고 첨부되는 청구범위에 규정되는 본 발명의 영역 내에서 다양한 변형이 가해질 수 있다는 것을 이해할 수 있을 것이다.

Claims (8)

  1. 푸시풀 전력 증폭기용 엔드 스테이지 회로에 있어서,
    직렬로 연결되는 제 1 및 제 2 전력 트랜지스터와,
    상기 전력 트랜지스터들의 각각의 제어 단자에 연결되는 제 1 및 제 2 드라이버 회로를 포함하되,
    상기 전력 트랜지스터는 임계 전압을 가지는데, 이 임계 전압을 초과하는 경우에는 상기 전력 트랜지스터는 도전 상태로 되며, 임계 전압 미만으로 되는 경우에는 상기 전력 트랜지스터는 실질적으로 비도전 상태로 되며,
    각각의 드라이버 회로는 입력 신호를 수신하도록 배열되고 상기 입력 신호에 응답하여 각각의 전력 트랜지스터를 제어하도록 배열되며,
    상기 드라이버 회로는 적절한 입력 신호의 수신시에 상기 전력 트랜지스터들이 실질적으로 동시에 그들의 임계 전압을 제각기의 반대 방향으로 교차하도록 배열되는
    엔드 스테이지 회로.
  2. 제 1 항에 있어서,
    상기 제 1 드라이버 회로는 제 1 보조 공급 전압과 제 1 전력 트랜지스터의 제어 단자 사이에 접속되는 제 1 드라이버 트랜지스터와, 상기 제어 단자와 상기제 1 전력 트랜지스터의 메인 단자 사이에 접속되는 제 2 드라이버 트랜지스터를 포함하며,
    상기 제 2 드라이버 회로는 제 2 보조 공급 전압과 상기 제 2 전력 트랜지스터의 제어 단자 사이에 접속되는 제 3 드라이버 트랜지스터와, 상기 제어 단자와 상기 제 2 전력 트랜지스터의 메인 단자 사이에 접속되는 제 4 드라이버 트랜지스터를 포함하는
    엔드 스테이지 회로.
  3. 제 2 항에 있어서,
    상기 제 2 드라이버 트랜지스터의 저항값과 제 2 드라이버 트랜지스터와 제 3 드라이버 트랜지스터의 저항값의 합의 비는 상기 임계 전압과 상기 제 2 보조 공급 전압의 비와 실질적으로 동일한 엔드 스테이지 회로.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제 1 드라이버 트랜지스터의 저항값과 상기 제 1 드라이버 트랜지스터 및 상기 제 4 드라이버 트랜지스터의 저항값의 합의 비는 상기 임계 전압과 상기 제 1 보조 공급 전압의 비와 실질적으로 동일한 엔드 스테이지 회로.
  5. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
    상기 드라이버 회로에 연결되어 상기 입력 단자들에서 실질적으로 동시에 스위칭 신호들을 제공하는 레벨 시프터를 더 포함하는 엔드 스테이지 회로.
  6. 제 1 항 내지 제 5 항 중의 어느 한 항에 있어서,
    집적 회로로 구현되는 엔드 스테이지 회로.
  7. 제 1 항 내지 제 6 항 중의 어느 한 항에 따른 엔드 스테이지 회로를 포함하는 D급 증폭기.
  8. 직렬로 연결된 두개의 전력 트랜지스터를 포함하는 푸시풀 증폭기의 엔드 스테이지를 제어하는 방법에 있어서―상기 전력 트랜지스터는 임계 전압을 갖되, 이 임계 전압을 초과하는 경우에는 도전 상태로 되며, 그 미만인 경우에는 실질적으로 비도전 상태로 됨―,
    상기 전력 트랜지스터들이 실질적으로 동시에 반대의 입력 신호들을 수신할 경우 그 임계 전압들을 각각의 반대 방향으로 실질적으로 동시에 교차시키도록 하는 단계를 포함하는
    푸시풀 증폭기의 엔드 스테이지 제어 방법.
KR10-2004-7018377A 2002-05-16 2003-04-23 푸시풀 전력 증폭기용 엔드 스테이지 회로 및 그를 포함한ｄ급 증폭기와 푸시풀 증폭기의 엔드 스테이지 제어 방법 KR20050000423A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP02076913 2002-05-16
EP02076913.9 2002-05-16
PCT/IB2003/001706 WO2003098796A1 (en) 2002-05-16 2003-04-23 Power amplifier end stage

Publications (1)

Publication Number Publication Date
KR20050000423A true KR20050000423A (ko) 2005-01-03

Family

ID=29433148

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2004-7018377A KR20050000423A (ko) 2002-05-16 2003-04-23 푸시풀 전력 증폭기용 엔드 스테이지 회로 및 그를 포함한ｄ급 증폭기와 푸시풀 증폭기의 엔드 스테이지 제어 방법

Country Status (7)

Country Link
US (1) US7271655B2 (ko)
EP (1) EP1506614A1 (ko)
JP (1) JP2005526440A (ko)
KR (1) KR20050000423A (ko)
CN (1) CN100456633C (ko)
AU (1) AU2003219450A1 (ko)
WO (1) WO2003098796A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7417497B2 (en) 2006-05-13 2008-08-26 Samsung Electronics Co., Ltd. PWM modulator and class-D amplifier having the same

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7719141B2 (en) * 2006-11-16 2010-05-18 Star Rf, Inc. Electronic switch network
CN101569091B (zh) * 2006-11-17 2012-05-02 Nxp股份有限公司 功率放大器
US20100019857A1 (en) * 2008-07-22 2010-01-28 Star Rf, Inc. Hybrid impedance matching
US8098097B2 (en) * 2009-12-23 2012-01-17 Honeywell International Inc. Radio frequency buffer
US8508298B2 (en) * 2011-03-10 2013-08-13 Silicon Laboratories Inc. Amplifier using master-slave control scheme
JP5804812B2 (ja) * 2011-07-15 2015-11-04 トランスフォーム・ジャパン株式会社 駆動回路および半導体集積回路
JP6155733B2 (ja) * 2013-03-22 2017-07-05 セイコーエプソン株式会社 液体吐出装置および容量性負荷駆動回路
EP2800274B1 (en) 2013-04-30 2017-09-13 Nxp B.V. Gate driver circuit
US9231589B2 (en) * 2013-05-21 2016-01-05 Nxp B.V. Slew rate control for multiple voltage domains
GB2539446A (en) * 2015-06-16 2016-12-21 Nordic Semiconductor Asa Start-up circuits
JP7293718B2 (ja) * 2019-02-27 2023-06-20 セイコーエプソン株式会社 駆動回路および液体吐出装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5361041A (en) * 1993-06-17 1994-11-01 Unitrode Corporation Push-pull amplifier
US5410275A (en) * 1993-12-13 1995-04-25 Motorola Inc. Amplifier circuit suitable for use in a radiotelephone
JP3173460B2 (ja) * 1998-04-27 2001-06-04 日本電気株式会社 電力増幅器
US6232833B1 (en) 1998-11-18 2001-05-15 Intersil Corporation Low noise low distortion class D amplifier
US6294954B1 (en) 1999-09-23 2001-09-25 Audiologic, Incorporated Adaptive dead time control for switching circuits
JP2003534693A (ja) * 2000-05-25 2003-11-18 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ カルーセル・ハンドシェイク
EP1293035B1 (en) 2000-05-25 2007-04-11 Koninklijke Philips Electronics N.V. Level shifter for switching power amplifier

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7417497B2 (en) 2006-05-13 2008-08-26 Samsung Electronics Co., Ltd. PWM modulator and class-D amplifier having the same

Also Published As

Publication number Publication date
AU2003219450A1 (en) 2003-12-02
US20050218988A1 (en) 2005-10-06
EP1506614A1 (en) 2005-02-16
US7271655B2 (en) 2007-09-18
CN100456633C (zh) 2009-01-28
WO2003098796A1 (en) 2003-11-27
CN1653684A (zh) 2005-08-10
JP2005526440A (ja) 2005-09-02

Similar Documents

Publication Publication Date Title
US6201429B1 (en) Clamped cascode level shifter circuit
EP0689286A1 (en) Low voltage, switched capacitance circuit employing switched operational amplifiers with maximized voltage swing
US7782135B2 (en) Power amplifier
KR20050000423A (ko) 푸시풀 전력 증폭기용 엔드 스테이지 회로 및 그를 포함한ｄ급 증폭기와 푸시풀 증폭기의 엔드 스테이지 제어 방법
WO2008059452A1 (en) Class-d amplifier
US5994960A (en) High speed switched op-amp for low supply voltage applications
JPH0685641A (ja) マイクロ波スイッチ
KR970005825B1 (ko) 차동 전류원 회로
JP4119062B2 (ja) 終端回路
GB2378066A (en) A zeroed TFT inverter-type comparator with two input capacitors
EP0768762A1 (en) Output circuit
US7501873B2 (en) Digitally controlled threshold adjustment circuit
JP2000164730A (ja) Ｍｏｓ型半導体集積回路
JP3962383B2 (ja) 電圧シフト回路
JP3370169B2 (ja) 出力回路
JP3585461B2 (ja) 差動増幅回路
KR100207546B1 (ko) 모스 부트스트랩 인버터 회로
KR100290460B1 (ko) 차동증폭회로
JPH01228319A (ja) 半導体集積回路
JPH1188136A (ja) 入力増幅器
JP4660975B2 (ja) 高耐圧出力回路
JPH04104608A (ja) アナログスイッチ回路
JPH10322193A (ja) 論理ゲート回路
JPH0834425B2 (ja) スイッチング制御装置
JPH03104415A (ja) 電子開閉段の出力電圧を高めるための回路装置

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application