JP2005526440A

JP2005526440A - 電力増幅器最終段回路

Info

Publication number: JP2005526440A
Application number: JP2004506176A
Authority: JP
Inventors: マルコ、ベルコウト
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2002-05-16
Filing date: 2003-04-23
Publication date: 2005-09-02
Also published as: CN100456633C; AU2003219450A1; US20050218988A1; CN1653684A; WO2003098796A1; EP1506614A1; US7271655B2; KR20050000423A

Abstract

２つの電力トランジスタ（ＭＬ，ＭＨ）が直列に接続された最終段回路（１０）を有するプッシュプル増幅器において、デッドタイムは通常、これらの電力トランジスタが同時に導通しないことを保証するために用いられる。この発明は、前記デッドタイムが省略可能である最終段回路を提供する。これは、切り換えの間に、電力トランジスタの制御電圧（Ｖｇｈ，Ｖｇｌ）がそれらのしきい値レベル（ＶＴ）を略々同時に超えるようにした駆動回路（１１，１２）を必要な大きさに設計することにより達成される。

Description

この発明は、電力増幅器最終段回路に関する。特に、この発明は、プッシュプル型増幅器用の最終段回路に関し、この最終段回路は、直列接続された２つの電力トランジスタおよびこれらのトランジスタのそれぞれの制御端子に結合された駆動回路を備える。

電力増幅器においては、最終段回路を形成するために２つの電力トランジスタを直列に結合することは通例であり、それぞれのトランジスタの１つの端子は増幅器の出力端子に結合されている。駆動回路は、電力トランジスタの制御端子に最適な駆動信号を提供している。クラスＤ増幅器においては、電力トランジスタは本来はスイッチとして動作しており、ＦＥＴ（Field Effect Transistor―電界効果トランジスタ―）型のトランジスタが通常用いられている。電力トランジスタは直列に接続されているので、２つのトランジスタが両方とも同時に導通されることは、これがトランジスタを破壊してしまうかも知れない最終段での過電流の原因となるので、避けられるべきである。そういうわけで、駆動回路は、何れかのトランジスタが導通している間の所謂デッドタイム［dead time―不感時間、不動時間―］を導入するように設計されている。しかしながら、このデッドタイムが出力信号の歪みの原因となることは、気付かれるであろう。

ハーフブリッジの２つのＭＯＳＦＥＴを備えるクラスＤ増幅器は、ヨーロッパ特許出願ＥＰ１００３２７９号に開示されている。前記文献の図１Ａに示された増幅器はさらに、積分器、パルス幅変調器、ゲートドライバ、レベルシフタ、ローパス出力フィルタを備えている。レベルシフタおよびゲートドライバの詳細は、開示されていない。前記文献は、デッドタイムに関する必要性を認識して、このデッドタイムにより原因とされる歪みを最小化するように２つの電力トランジスタのための対称な遅延を提供することを提案している。さらに、デッドタイムに基づいた幾つかの歪みが依然として残っている。

発明の概要

この発明は、この問題および先行技術に関連するその他の問題を解決してデッドタイムの歪みが略々［substantially―実質的に―］発生しない電力増幅器用の最終段回路を提供することを目的とする。

したがって、この発明はプッシュプル電力増幅器用の最終段回路であって、この最終段回路が、
直列に接続された第１および第２の電力トランジスタと、
前記電力トランジスタの個々の制御端子に結合された第１および第２の駆動回路と、を備えるものにおいて、
電力トランジスタが導通されるよりも上で、それらが略々非導通となるよりも下のしきい値電圧を電力トランジスタが有し、
各駆動回路は、入力信号を受信して、前記入力信号に応答して個々の電力トランジスタを制御するために配置され、
前記駆動回路は、最適な入力信号の受信に基づいて前記電力トランジスタにそれぞれ反対の方向に略々同時にそれらのしきい値電圧を超えるように配置されている。

電力トランジスタにそれらのしきい値電圧を略々同時に超えることにより、一方のトランジスタはオンに切り換えられ、他方のトランジスタはオフに切り換えられる。このようにして、電力トランジスタの導通期間の重なりとデッドタイムの発生との両方が避けられる。この発明は、制御電圧（ゲート電圧）がＦＥＴ型トランジスタのしきい値電圧を超えたときに、トランジスタのスイッチオンまたはスイッチオフが同時ではないが（短い）遷移期間を伴っているという洞察に基づいている。両方のトランジスタが同時に導通することを避けねばならない間に、両方のトランジスタがこの遷移の中にあることは許される。これは特に、両方の制御（すなわち、ゲート）電圧が充分に大きいが反対の傾きを有しているときに真正である。

両方の駆動回路が略々同時に、すなわち、数ナノ［１０億分の１］秒の時間区分の範囲内で、反対の入力信号を受信することが好ましい。これは、駆動回路の設計を簡略化している。しかしながら、駆動回路のそれぞれの入力端子に略々同時には到着しない入力信号についての適切な遅延を確立することが可能である。このような状況において、反対の入力信号は、反対の方向のステップまたは傾きを有する、好ましくは、“ハイ［high］”から“ロー［low］”へ切り替わる一方の信号と、“ロー”から“ハイ”へ切り替わる他方の信号とを有する入力信号であるべきものと理解される。

この発明は、デッドタイムがプッシュプルの適正な動作のために本質的であるという先入観を克服していることは注目される。上述したヨーロッパ特許出願でも分かるように、デッドタイムの必要性は、それが例えば信号の歪みの導入のような短所を有するものとして公知であったとしても、一般的には受け入れられている。

好適な実施形態において、第１の駆動回路は、第１の補助供給電圧と第１の電力トランジスタの制御端子との間に接続された第１の駆動トランジスタと、前記第１の電力トランジスタの前記制御端子と主端子との間に接続された第２の駆動トランジスタとを備え、これに対して第２の駆動回路は、第２の補助供給電圧と第２の電力トランジスタの制御端子との間に接続された第３の駆動トランジスタと、前記第２の電力トランジスタの前記制御端子と主端子との間に接続された第４の駆動トランジスタとを備えている。

前記主端子は、好ましくは電力トランジスタのソースであり、前記制御端子はゲートである。この場合、前記供給電圧は、前記電力トランジスタのソースに関連して正極性である。有利なことには、個々の駆動回路において、第１および第２の駆動トランジスタのドレインは接続されており、ゲートは前記入力信号を受信している。

この発明の重要な特徴［aspect―アスペクト―］によれば、第２の駆動トランジスタの抵抗と第３の駆動トランジスタの抵抗の合計と、第２の駆動トランジスタの抵抗との比率は、しきい値電圧と第２の補助供給電圧との比率に略々等しくなっている。この点で用語“抵抗”は、トランジスタが導通しているときのトランジスタのドレイン−ソース抵抗であり、これに対して、用語“第２の補助供給電圧”は、第２の駆動回路の補助供給電圧を引用している。しかし、両方の第１および第２の補助供給電圧は、電力トランジスタの一方の供給電圧に等しくなるべき必要はない。

同様に、第１の駆動トランジスタの抵抗と第４の駆動トランジスタの抵抗の合計と第１の駆動トランジスタの抵抗との比率は、しきい値電圧と第１の補助供給電圧との比率に略々等しくなっている。後でより詳細に説明するこれらの比率は、駆動回路によって電力トランジスタに供給される制御電圧の適正なタイミングを提供する。

有利なことには、この発明による最終段回路はさらに、前記駆動回路に結合されて入力端子に略々同時にスイッチング用信号を供給するレベルシフタを備えている。この発明に用いられるのに特に適しているレベルシフタは、国際特許出願ＷＯ０１／９１２８１（フィリップス社）に開示されており、この内容の全ては参考としてこの明細書中に組み入れられる。前記レベルシフタは高速であるので、駆動回路に対して適切な入力信号を提供できる。

この発明はまた、上述のように定義される最終段回路を備えるクラスＤ増幅器を提供している。

この発明はさらに、直列に接続された２つの電力トランジスタであって、それらが導通するよりも上で、それらが略々非導通となるよりも下のしきい値電圧を有する電力トランジスタを備えるプッシュプル増幅器の最終段回路を制御する方法において、前記電力トランジスタに対して、反対の入力信号を略々同時に受信しているときに、それぞれの反対の方向で略々同時にそれらのしきい値電圧を超えさせるステップを備えている方法を提供している。

発明の詳細な説明

この発明は、添付図面に図解された例示的な実施形態にしたがって、より詳細に以下に説明される。

図１にこの発明を非限定とする実施例により単に示された、電力増幅器最終段回路１０は、第１の電力トランジスタＭ_Ｌと、第２の電力トランジスタＭ_Ｈと、第１の駆動回路１１と、および、第２の駆動回路１２とを備えている。これら電力トランジスタは、直列に接続されており、第１（“ローサイド［low side―低い側―］”）の電力トランジスタＭ_Ｌのドレイン（ｄ）は、第２（“ハイサイド［high side―高い側―］”）の電力トランジスタＭ_Ｈのソース（ｓ）に接続されている。これらの２つの電力トランジスタの接続は、出力電圧Ｖ_ｏｕｔが供給される最終段回路の出力端子を構成している。出力電流Ｉ_ｏｕｔは、最終段に流れ込むように示されている。第１の電力トランジスタＭ_Ｌのソースは、第１（負）の供給電圧Ｖ_ｓｓｐに接続され、その上、第２の電力トランジスタＭ_Ｈのドレインは、第２（正）の供給電圧Ｖ_ｄｄｐに接続されている。

個々の駆動回路１１、１２は、トランジスタＭ_１，Ｍ_２の対と、トランジスタＭ_３，Ｍ_４の対とを、それぞれ備えている。個々の対のゲートは、入力端子に接続されて、ローレベル［inlow］とハイレベル［inhigh］入力信号をそれぞれ受入れており、また、個々の対のドレインはそれぞれの電力トランジスタのゲート（ｇ）に接続されている。個々の駆動回路の第１の駆動トランジスタＭ_１，Ｍ_３のソースは、補助供給電圧Ｖ_ｄｄｄ，Ｖ_ｂｏｏｔにそれぞれ接続されている。個々の駆動回路の第２の駆動トランジスタＭ_２，Ｍ_４のソースは、対応する電力トランジスタＭ_Ｌ，Ｍ_Ｈのソースに接続されている。

キャパシタンスＣ_ｇｄｌおよびＣ_ｇｄｈは、第１および第２の電力トランジスタのゲートとドレインとの間にそれぞれ現れる。同様に、キャパシタンスＣ_ｇｓｌおよびＣ_ｇｓｈは、第１および第２の電力トランジスタのゲートとソースとの間にそれぞれ現れる。これらのキャパシタンスは、それらが設計によっては出現しないが、トランジスタの物理的な特性を原因とする“寄生的な［parasitic］”ものである。

最終段回路１０は、以下のように動作する。第１の電力トランジスタＭ_Ｌが導通しているものと仮定する。これは、出力電圧Ｖ_ｏｕｔをローにさせる。出力電流Ｉ_ｏｕｔがゼロであり、ローレベルの第１の入力信号が“ロー”から“ハイ”に、ハイレベルの第２の入力信号が“ハイ”から“ロー”へと入力信号が同時に変化するものと仮定する。したがって、第１の電力トランジスタＭ_Ｌのゲートは第２の駆動トランジスタＭ_２を介して放電されており、また、第２の電力トランジスタＭ_Ｈのゲートは第３の駆動トランジスタＭ_３を介して充電されている。第１の電力トランジスタＭ_Ｌのゲート電圧Ｖ_ｇｌが最初はＶ_ｄｄｄに大体等しくなっており、次にはＶ_ｓｓｐに大体等しくなっていることは注目される。

この発明の重要な特徴［aspect］によれば、第２の駆動トランジスタＭ_２の抵抗Ｒ_ｏｎ２とこの第２の駆動トランジスタＭ_２の抵抗Ｒ_ｏｎ２と第３のトランジスタＭ_３の抵抗Ｒ_ｏｎ３との合計との比率は、しきい値電圧Ｖ_Ｔと第２の補助供給電圧Ｖ_ｂｏｏｔとの比率と略々等しく：

この点で用語“抵抗”は、トランジスタが導通またはオンとなったときのトランジスタのドレイン−ソース抵抗であり、したがって、これはＲ_ｏｎである。

同様に、第１の駆動トランジスタＭ_１の抵抗Ｒ_ｏｎ１とこの第１の駆動トランジスタＭ_１の抵抗Ｒ_ｏｎ１と第４のトランジスタＭ_４の抵抗Ｒ_ｏｎ４との合計との比率は、しきい値電圧Ｖ_Ｔと第１の補助供給電圧Ｖ_ｄｄｄとの比率と略々等しく：

これらの比率に基づいて、Ｍ_Ｌのゲートの放電がＭ_Ｈのゲートの充電よりも、より高速で行なわれる。その結果、電力トランジスタのＭ_ＬとＭ_Ｈのゲート−ソース電圧は、略々同一の瞬間にそれらのしきい値電圧Ｖ_Ｔ（およそ２．５Ｖ）を超える。

このことは、第１の電力トランジスタＭ_Ｌに導通を開始させると共に、第２の電力トランジスタＭ_Ｈに導通を停止させるであろう。この遷移は、たったの数ナノ［１０億分の１］秒（ｎｓ）続くだけであるけれども、これは瞬間ではなく、短い時間区分の間にＭ_Ｌはより導電性を高くし、これに対して、Ｍ_Ｈはより導電性を低くするであろう。しかしながら、何れのトランジスタもこの遷移期間の間に完全には導通しないであろうし、これにより両方の電力トランジスタを介して流れる何れかの交差電流を避けることができる。垂直方向に同一の瞬間に両方の電力トランジスタが切り替わるので、デッドタイムは消去されて、これによりこのようなデッドタイムを原因とする何れかの歪みを避けることができる。

この発明の最終段回路１０を備える増幅器１００は、パルス幅変調器２０、レベルシフタ３０、およびローパスフィルタ４０をさらに備えていても良い。このような増幅器は、図２に概略的に示されている。

有利なことに、この発明の回路は、集積回路（ＩＣ―Integrated Circuit―）に組み込まれる。このことは、全ての構成要素に同様の物理的な特性を有させると共に略々同一の温度を有させるであろうし、これにより設計をより単純にすることができる。特に、これは、第１および第２の電力トランジスタを垂直方向に同一にする可能性を提供するであろう。

上述したように、この発明は、デッドタイムを必要としない最終段回路を提供することにより、電力最終段回路におけるデッドタイムを原因とする歪みを除去している。駆動回路は、電力トランジスタの導通期間について慎重に時刻を決めるように構成されており、デッドタイムを略々除去している間にこれらの期間の重複を避けるようにしている。駆動回路の設計は、ＦＥＴ型トランジスタのしきい値電圧が急激なスイッチオンまたはスイッチオフ点よりもむしろスイッチオンまたはスイッチオフ領域を定義するという洞察に基づいている。ゲート信号が反対の極性の充分な傾きを提供していたならば、両方のゲート信号は、略々同一の時間でしきい値電圧となることができる。

この明細書で用いられた何れかの用語がこの発明の範囲を制限するように解釈されるべきでないことは、注目される。特に、用語“備える［comprise(s)］”および“備えている［comprising］”は、特別に述べられていない何れかの構成要素を排除することを意味するものではない。単一の（回路）素子は、多数の（回路）素子またはそれらと均等なもの賭して構成されても良い。

したがって、この発明は上述した実施形態に限定されることがなく、特許請求の範囲に定義されたようなこの発明の範囲を逸脱することなく多くの変更例や追加例がなされるであろうことは、この技術分野の熟練者により理解されるであろう。

この発明による最終段回路を概略的に示す回路図である。この発明によるクラスＤ増幅器を概略的に示すブロック図である。

Claims

プッシュプル電力増幅器用の最終段回路であって、この最終段回路が、
− 直列に接続された第１および第２の電力トランジスタと、
− 前記電力トランジスタの個々の制御端子に結合された第１および第２の駆動回路と、を備えるものにおいて、
前記電力トランジスタは、前記電力トランジスタが導通されるよりも上で、それらが略々非導通となるよりも下のしきい値電圧を有し、
各駆動回路は、入力信号を受信して、前記入力信号に応答して個々の電力トランジスタを制御するために配置され、
前記駆動回路は、最適な入力信号の受信に基づいて前記電力トランジスタにそれぞれ反対の方向に略々同時にそれらのしきい値電圧を超えるように配置されている最終段回路。
前記第１の駆動回路は、第１の補助供給電圧と第１の電力トランジスタの制御端子との間に接続された第１の駆動トランジスタと、前記第１の電力トランジスタの前記制御端子と主端子との間に接続された第２の駆動トランジスタとを備え、前記第２の駆動回路は、第２の補助供給電圧と第２の電力トランジスタの制御端子との間に接続された第３の駆動トランジスタと、前記第２の電力トランジスタの前記制御端子と主端子との間に接続された第４の駆動トランジスタとを備えている請求項１に記載の最終段回路。
前記第２の駆動トランジスタの抵抗と前記第３の駆動トランジスタの抵抗の合計と前記第２の駆動トランジスタの抵抗との比率は、前記しきい値電圧と前記第２の補助供給電圧との比率に略々等しくなっている請求項２に記載の最終段回路。
前記第１の駆動トランジスタの抵抗と前記第４の駆動トランジスタの抵抗の合計と前記第１の駆動トランジスタの抵抗との比率は、前記しきい値電圧と前記第１の補助供給電圧との比率に略々等しくなっている請求項２または請求項３の何れかに記載の最終段回路。
前記駆動回路に結合されて入力端子に略々同時にスイッチング用信号を供給するレベルシフタをさらに備えている請求項１ないし請求項４の何れかに記載の最終段回路。
集積回路により実現される請求項１ないし請求項５の何れかに記載の最終段回路。
請求項１ないし請求項６の何れかに記載の最終段回路を備えるクラスＤ増幅器。
直列に接続された２つの電力トランジスタであり、それらが導通するよりも上で、それらが略々非導通となるよりも下のしきい値電圧を有する電力トランジスタを備えるプッシュプル増幅器の最終段回路を制御する方法において、
− 前記電力トランジスタに対して、反対の入力信号を略々同時に受信しているときに、それぞれの反対の方向で略々同時にそれらのしきい値電圧を超えさせるステップを備えている方法。