JP2000228622A - インバ―タ回路 - Google Patents
インバ―タ回路Info
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- JP2000228622A JP2000228622A JP11289841A JP28984199A JP2000228622A JP 2000228622 A JP2000228622 A JP 2000228622A JP 11289841 A JP11289841 A JP 11289841A JP 28984199 A JP28984199 A JP 28984199A JP 2000228622 A JP2000228622 A JP 2000228622A
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Abstract
(57)【要約】
【課題】デューティサイクルの制御が可能なインバータ
回路を提供すること。 【解決手段】 本発明のデューティサイクルを調整可能
なするインバータ回路は、第１極性の第１トランジスタ
と、第２極性の第２トランジスタと、出力信号のデュー
ティサイクルを制御するデューティサイクルコントロー
ラと、からなり、前記デューティサイクルコントローラ
は、前記ドレイン端末と前記第１と第２のバックゲート
端末の一方の端末との間に接続され、出力信号のフィー
ドバックを前記一方のゲート端末に与えて、前記バック
ゲート端末の一方の端末のトランジスタのしきい値電圧
値を操作することを特徴とする。
回路を提供すること。 【解決手段】 本発明のデューティサイクルを調整可能
なするインバータ回路は、第１極性の第１トランジスタ
と、第２極性の第２トランジスタと、出力信号のデュー
ティサイクルを制御するデューティサイクルコントロー
ラと、からなり、前記デューティサイクルコントローラ
は、前記ドレイン端末と前記第１と第２のバックゲート
端末の一方の端末との間に接続され、出力信号のフィー
ドバックを前記一方のゲート端末に与えて、前記バック
ゲート端末の一方の端末のトランジスタのしきい値電圧
値を操作することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、インバータ回路に
関し、特にインバータ回路のデューティサイクルを制御
するＣＭＯＳインバータ回路に関する。
関し、特にインバータ回路のデューティサイクルを制御
するＣＭＯＳインバータ回路に関する。
【０００２】
【従来の技術】インバータ回路、特にＣＭＯＳインバー
タ回路は、デジタル回路の必要構成要素である。インバ
ータ回路の考慮すべき重要点は、デューティサイクルで
ある。デューティサイクルを正確に制御することは、回
路の性能に大きな影響を及ぼす。図１と図２に示す従来
のＣＭＯＳインバータ１０は、ＣＭＯＳトランジスタＱ
1，Ｑ2の対から構成され、Ｑ1はＰＭＯＳトランジスタ
であり、Ｑ2はＮＭＯＳトランジスタである。
タ回路は、デジタル回路の必要構成要素である。インバ
ータ回路の考慮すべき重要点は、デューティサイクルで
ある。デューティサイクルを正確に制御することは、回
路の性能に大きな影響を及ぼす。図１と図２に示す従来
のＣＭＯＳインバータ１０は、ＣＭＯＳトランジスタＱ
1，Ｑ2の対から構成され、Ｑ1はＰＭＯＳトランジスタ
であり、Ｑ2はＮＭＯＳトランジスタである。
【０００３】共通の入力信号ＶiがトランジスタＱ1とＱ
2のゲート端末に加えられ、出力信号Ｖ0がドレイン端末
から生成される。理想的なＣＭＯＳインバータ回路にお
いては、低周波の入力信号Ｖiは、図３（ａ）に示すよ
うな等しい、即ちバランスのとれたデューティサイクル
を有する出力信号Ｖ0を生成するが、高周波の入力信号
に対しては、バランスのとれた高周波デューティサイク
ルが図３（ｂ）に示すように生成される。
2のゲート端末に加えられ、出力信号Ｖ0がドレイン端末
から生成される。理想的なＣＭＯＳインバータ回路にお
いては、低周波の入力信号Ｖiは、図３（ａ）に示すよ
うな等しい、即ちバランスのとれたデューティサイクル
を有する出力信号Ｖ0を生成するが、高周波の入力信号
に対しては、バランスのとれた高周波デューティサイク
ルが図３（ｂ）に示すように生成される。
【０００４】しかし、ＣＭＯＳトランジスタを生成する
際の製造プロセスの変動に起因して、出力信号の損失が
発生する、例えば低周波入力信号に対しては、図３
（ｃ）に示すような信号が生成され、高周波入力信号に
対する出力信号の損失が図３（ｄ）に示すように増加す
る。ＣＭＯＳインバータのデューティサイクルを調整す
るために様々な技術が存在するが、そのような従来技術
はそれを実現することが困難であったり、高価となるこ
とがある。
際の製造プロセスの変動に起因して、出力信号の損失が
発生する、例えば低周波入力信号に対しては、図３
（ｃ）に示すような信号が生成され、高周波入力信号に
対する出力信号の損失が図３（ｄ）に示すように増加す
る。ＣＭＯＳインバータのデューティサイクルを調整す
るために様々な技術が存在するが、そのような従来技術
はそれを実現することが困難であったり、高価となるこ
とがある。
【０００５】
【発明が解決しようとする課題】本発明の目的は、デュ
ーティサイクルの制御が可能なインバータ回路を提供す
ることである。
ーティサイクルの制御が可能なインバータ回路を提供す
ることである。
【０００６】
【課題を解決するための手段】本発明のインバータ回路
は、ＣＭＯＳトランジスタ、特にＰＭＯＳトランジスタ
とＮＭＯＳトランジスタから構成される。各トランジス
タは、ゲートとソースと、ドレインとバックゲート端末
とを有する。これらのトランジスタは、共通の入力信号
がトランジスタのゲート端末に加えられ、一定の値と変
動する値を有する出力信号がドレイン端末間に形成され
た出力ノードから生成されるよう構成される。電圧制御
回路が出力ノードとトランジスタのバックゲート端末の
一方との間に配置され、出力信号の一定値で負のフィー
ドバックがバックゲート端末に加えられる。このように
してフィードバック信号を受信するトランジスタのしき
い値電圧を調整し、これにより回路のデューティサイク
ルを調整している。
は、ＣＭＯＳトランジスタ、特にＰＭＯＳトランジスタ
とＮＭＯＳトランジスタから構成される。各トランジス
タは、ゲートとソースと、ドレインとバックゲート端末
とを有する。これらのトランジスタは、共通の入力信号
がトランジスタのゲート端末に加えられ、一定の値と変
動する値を有する出力信号がドレイン端末間に形成され
た出力ノードから生成されるよう構成される。電圧制御
回路が出力ノードとトランジスタのバックゲート端末の
一方との間に配置され、出力信号の一定値で負のフィー
ドバックがバックゲート端末に加えられる。このように
してフィードバック信号を受信するトランジスタのしき
い値電圧を調整し、これにより回路のデューティサイク
ルを調整している。
【０００７】本発明の一実施例においては、電圧制御回
路はその正端末で出力信号を、その負端末で基準電圧を
受信する演算増幅器である。
路はその正端末で出力信号を、その負端末で基準電圧を
受信する演算増幅器である。
【０００８】
【発明の実施の形態】本発明によるインバータ回路１０
０の回路図を図４に示す。同図において、インバータ回
路１００は一対のトランジスタＱ1とＱ2からなり、これ
らは好ましくはＣＭＯＳトランジスタであり、Ｑ1はＰ
ＭＯＳトランジスタ、Ｑ2はＮＭＯＳトランジスタであ
る。インバータ回路１００は、逆の極性を有するトラン
ジスタを用いて設計することも可能である（例えば、Ｑ
1をＮＭＯＳトランジスタ、Ｑ2をＰＭＯＳトランジスタ
として）。
０の回路図を図４に示す。同図において、インバータ回
路１００は一対のトランジスタＱ1とＱ2からなり、これ
らは好ましくはＣＭＯＳトランジスタであり、Ｑ1はＰ
ＭＯＳトランジスタ、Ｑ2はＮＭＯＳトランジスタであ
る。インバータ回路１００は、逆の極性を有するトラン
ジスタを用いて設計することも可能である（例えば、Ｑ
1をＮＭＯＳトランジスタ、Ｑ2をＰＭＯＳトランジスタ
として）。
【０００９】各トランジスタは、ゲート端末（ｇ）とド
レイン端末（ｄ）とソース端末（ｓ）とバックゲート端
末（ｂｇ）とを有する。ゲート端末は、共通入力信号Ｖ
iを受信する。Ｑ1のソース端末はＶddに接続され、Ｑ2
のソース端末は接地されている。各トランジスタは、し
きい値電圧（ＶT）を有し、ゲート端末とソース端末と
の間の電圧（Ｖgs）がＶTを越えたときに「ｏｎ」状
態、即ち導通する。かくしてトランジスタＱ1とＱ2が逆
の極性を有し（Ｑ1はＰＭＯＳデバイス、Ｑ2はＮＭＯＳ
デバイス）、一方のトランジスタが「ｏｎ」状態のとき
には他方のトランジスタは、「ｏｆｆ」状態となり、こ
れによりデューティサイクルを有する出力信号Ｖ0を生
成する。
レイン端末（ｄ）とソース端末（ｓ）とバックゲート端
末（ｂｇ）とを有する。ゲート端末は、共通入力信号Ｖ
iを受信する。Ｑ1のソース端末はＶddに接続され、Ｑ2
のソース端末は接地されている。各トランジスタは、し
きい値電圧（ＶT）を有し、ゲート端末とソース端末と
の間の電圧（Ｖgs）がＶTを越えたときに「ｏｎ」状
態、即ち導通する。かくしてトランジスタＱ1とＱ2が逆
の極性を有し（Ｑ1はＰＭＯＳデバイス、Ｑ2はＮＭＯＳ
デバイス）、一方のトランジスタが「ｏｎ」状態のとき
には他方のトランジスタは、「ｏｆｆ」状態となり、こ
れによりデューティサイクルを有する出力信号Ｖ0を生
成する。
【００１０】ＭＯＳＦＥＴトランジスタ、特にＣＭＯＳ
トランジスタのしきい値電圧は、しきい値電圧を変動さ
せても（即ち、ターンオンを阻止するために上昇させる
かあるいはターンオンを早く行うために低下させて
も）、適宜の電圧をバックゲート端末に加えることによ
り一定電圧に維持されている。ＭＯＳＦＥＴトランジス
タ例えばＣＭＯＳトランジスタは、ターンオン電圧に依
存するインピーダンス値を有する。
トランジスタのしきい値電圧は、しきい値電圧を変動さ
せても（即ち、ターンオンを阻止するために上昇させる
かあるいはターンオンを早く行うために低下させて
も）、適宜の電圧をバックゲート端末に加えることによ
り一定電圧に維持されている。ＭＯＳＦＥＴトランジス
タ例えばＣＭＯＳトランジスタは、ターンオン電圧に依
存するインピーダンス値を有する。
【００１１】インバータ回路１００は、トランジスタＱ
1，Ｑ2のドレイン端末からトランジスタのインピーダン
ス値に依存する一定電圧値を検出する出力ノードＮを有
する。トランジスタのインピーダンス値が等しい場合に
はインバータは５０％のデューティサイクルを有し、出
力信号の一定値は、供給電圧の１／２（例、Ｖ0＝Ｖd d
／２）となる。本発明によりデューティサイクルを制御
するために、トランジスタのインピーダンス値をターン
オン電圧を変動させることにより変化させ、そしてフィ
ードバック信号をトランジスタの一方または両方のバッ
クゲート端末に加えることにより行われる手順を調整す
る。
1，Ｑ2のドレイン端末からトランジスタのインピーダン
ス値に依存する一定電圧値を検出する出力ノードＮを有
する。トランジスタのインピーダンス値が等しい場合に
はインバータは５０％のデューティサイクルを有し、出
力信号の一定値は、供給電圧の１／２（例、Ｖ0＝Ｖd d
／２）となる。本発明によりデューティサイクルを制御
するために、トランジスタのインピーダンス値をターン
オン電圧を変動させることにより変化させ、そしてフィ
ードバック信号をトランジスタの一方または両方のバッ
クゲート端末に加えることにより行われる手順を調整す
る。
【００１２】これを実行するために、電圧制御回路１２
０が、出力ノードＮとトランジスタのバックゲート端末
の一方（例、Ｑ1のバックゲート端末）の間に配置され
る。デューティサイクルを制御する電圧制御回路１２０
は、出力ノードＮに切り換え可能に接続されて、出力電
圧Ｖ0の負のフィードバックをバックゲート端末に与
え、これによりＱ1のしきい値電圧を制御し、その結果
Ｖ0のデューティサイクルを調整する。フィードバック
電圧（Ｖ0′）は、出力信号Ｖ0の一定値であり、出力信
号の変動状態のものではない。
０が、出力ノードＮとトランジスタのバックゲート端末
の一方（例、Ｑ1のバックゲート端末）の間に配置され
る。デューティサイクルを制御する電圧制御回路１２０
は、出力ノードＮに切り換え可能に接続されて、出力電
圧Ｖ0の負のフィードバックをバックゲート端末に与
え、これによりＱ1のしきい値電圧を制御し、その結果
Ｖ0のデューティサイクルを調整する。フィードバック
電圧（Ｖ0′）は、出力信号Ｖ0の一定値であり、出力信
号の変動状態のものではない。
【００１３】図４において、電圧制御回路１２０は出力
ノードＮに切り換えられる即ち接続されると、電圧制御
回路１２０はその正端末で一定信号Ｖ0′を受領し、そ
の負端末で基準電圧Ｖrefを受信する演算増幅器で実現
される。演算増幅器の出力は、トランジスタＱ1のバッ
クゲート端末に加えられる。電圧制御回路１２０が出力
ノードＮから切り離されると、例えばデューティサイク
ルが校正され、インバータが対称入力信号Ｖiを受信し
なくなったときには、電圧制御回路１２０はデューティ
サイクルの校正を行うために、Ｑ1のバックゲート端末
を適宜の電圧に維持するするようなサンプル／ホールド
回路として機能する。これは電圧制御回路１２０の一実
施例であるが、他のフィードバック回路も本発明に適用
できる。
ノードＮに切り換えられる即ち接続されると、電圧制御
回路１２０はその正端末で一定信号Ｖ0′を受領し、そ
の負端末で基準電圧Ｖrefを受信する演算増幅器で実現
される。演算増幅器の出力は、トランジスタＱ1のバッ
クゲート端末に加えられる。電圧制御回路１２０が出力
ノードＮから切り離されると、例えばデューティサイク
ルが校正され、インバータが対称入力信号Ｖiを受信し
なくなったときには、電圧制御回路１２０はデューティ
サイクルの校正を行うために、Ｑ1のバックゲート端末
を適宜の電圧に維持するするようなサンプル／ホールド
回路として機能する。これは電圧制御回路１２０の一実
施例であるが、他のフィードバック回路も本発明に適用
できる。
【００１４】次に本発明のインバータ回路１００の動作
を説明する。インバータ回路は、クロック信号のような
対称入力信号と非対称入力信号とを受信する。対称入力
信号においては、出力電圧Ｖ0が電圧制御回路１２０に
加えられる基準電圧Ｖrefより大きい場合には、電圧制
御回路１２０の出力はその最初の状態以上の値に増加す
る。かくしてトランジスタＱ1のしきい値電圧が増加し
て、トランジスタＱ1のターンオン抵抗を増加させ、か
くしてＶ0の値をＶ0がＶrefの値に達するまで低下させ
る。逆の場合に出力電圧Ｖ0が基準電圧以下のときには
電圧制御回路１２０の出力は、前の値から低下してこれ
によりトランジスタＱ1のしきい値電圧が減少し、この
ためＱ1のターンオン抵抗が減少して出力電圧を基準電
圧Ｖrefに達するまで増加させる。
を説明する。インバータ回路は、クロック信号のような
対称入力信号と非対称入力信号とを受信する。対称入力
信号においては、出力電圧Ｖ0が電圧制御回路１２０に
加えられる基準電圧Ｖrefより大きい場合には、電圧制
御回路１２０の出力はその最初の状態以上の値に増加す
る。かくしてトランジスタＱ1のしきい値電圧が増加し
て、トランジスタＱ1のターンオン抵抗を増加させ、か
くしてＶ0の値をＶ0がＶrefの値に達するまで低下させ
る。逆の場合に出力電圧Ｖ0が基準電圧以下のときには
電圧制御回路１２０の出力は、前の値から低下してこれ
によりトランジスタＱ1のしきい値電圧が減少し、この
ためＱ1のターンオン抵抗が減少して出力電圧を基準電
圧Ｖrefに達するまで増加させる。
【００１５】インバータ回路が非対称入力信号を受信す
ると、テスト信号がまず加えられてデューティサイクル
の校正を可能とする。これはテスト信号、例えばクロッ
ク信号あるいは他の対称信号を入力電圧Ｖ0として与
え、電圧制御回路１２０をデューティサイクルを調整す
るためにＮに接続するよう切り換えることにより行われ
る。デューティサイクルの調整が行われると、電圧制御
回路１２０はノードＮとは切り離された状態に切り換え
られ、制御電圧はＱ1のバックゲート電圧に加えられデ
ューティサイクルの校正を行いこれにより所望の非対称
入力信号が得られる。
ると、テスト信号がまず加えられてデューティサイクル
の校正を可能とする。これはテスト信号、例えばクロッ
ク信号あるいは他の対称信号を入力電圧Ｖ0として与
え、電圧制御回路１２０をデューティサイクルを調整す
るためにＮに接続するよう切り換えることにより行われ
る。デューティサイクルの調整が行われると、電圧制御
回路１２０はノードＮとは切り離された状態に切り換え
られ、制御電圧はＱ1のバックゲート電圧に加えられデ
ューティサイクルの校正を行いこれにより所望の非対称
入力信号が得られる。
【図１】従来技術のインバータを表す図
【図２】図１の従来技術のインバータを構成する回路ブ
ロック図
ロック図
【図３】（ａ）−（ｄ）は、低周波出力信号と高周波出
力信号の出力信号デューティサイクルを表すグラフ
力信号の出力信号デューティサイクルを表すグラフ
【図４】本発明によりデューティサイクルを制御するイ
ンバータ回路を表す図
ンバータ回路を表す図
【符号の説明】 １０ ＣＭＯＳインバータ １００ インバータ回路 １２０ 電圧制御回路 Ｑ1，Ｑ2 トランジスタ
フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ.
Claims (7)
- 【請求項１】 デューティサイクルを有する変動出力信
号を生成しこのデューティサイクルを調整するインバー
タ回路において、 第１極性と第１しきい値電圧と第１ゲート端末と第１ド
レイン端末と第１ソース端末と第１バックゲート端末と
を有する第１トランジスタ（Ｑ1）と、 第１極性とは反対の第２極性と第２しきい値電圧と第２
ゲート端末と第２ドレイン端末と第２ソース端末と第２
バックゲート端末とを有する第２トランジスタ（Ｑ2）
と、 前記第１と第２のトランジスタは、前記第１と第２のゲ
ート端末は共通の入力信号（Ｖi）を受信し、前記第１
と第２のドレイン端末は、デューティサイクルを有する
出力信号（Ｖ0）を出力し、 前記出力信号のデューティサイクルを制御するデューテ
ィサイクルコントローラ（１２０）とを有し、 前記デューティサイクルコントローラは、前記ドレイン
端末と前記第１と第２のバックゲート端末の一方の端末
との間に接続され、出力信号のフィードバックを前記一
方のゲート端末に与えて、前記バックゲート端末の一方
の端末のトランジスタのしきい値電圧値を操作すること
を特徴とするインバータ回路。 - 【請求項２】 前記第１トランジスタは、ＰＭＯＳトラ
ンジスタであり、前記第２トランジスタは、ＮＭＯＳト
ランジスタであることを特徴とする請求項１記載のイン
バータ回路。 - 【請求項３】 前記デューティサイクルコントローラ
は、前記第１トランジスタの第１バックゲート端末に接
続されることを特徴とする請求項２記載のインバータ回
路。 - 【請求項４】 前記デューティサイクルコントローラ
は、演算増幅器を含むことを特徴とする請求項１記載の
インバータ回路。 - 【請求項５】 前記演算増幅器は、正端子と負端子と出
力端子とを有し、 前記正端子は、前記第１と第２のドレイン端末に接続さ
れ、 前記負端子は、基準電圧に接続され、 前記出力端子は、前記第１トランジスタの第１バックゲ
ート端末に接続されることを特徴とする請求項４記載の
インバータ回路。 - 【請求項６】 前記デューティサイクルコントローラ
は、前記ドレイン端末に切り換え可能に接続されること
を特徴とする請求項１記載のインバータ回路。 - 【請求項７】 前記デューティサイクルコントローラ
は、前記コントローラが前記ドレイン端末から切り離さ
れたときに校正信号を前記第１バックゲート端末に与え
るサンプル／ホールド手段を含むことを特徴とする請求
項６記載のインバータ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17228198A | 1998-10-14 | 1998-10-14 | |
| US09/172281 | 1998-10-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000228622A true JP2000228622A (ja) | 2000-08-15 |
Family
ID=22627045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11289841A Pending JP2000228622A (ja) | 1998-10-14 | 1999-10-12 | インバ―タ回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0994564A1 (ja) |
| JP (1) | JP2000228622A (ja) |
| KR (1) | KR20000029074A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1708365A1 (en) | 2005-03-29 | 2006-10-04 | Fujitsu Limited | Voltage tolerant input circuit |
| JP2013157660A (ja) * | 2012-01-26 | 2013-08-15 | Fujitsu Ltd | 通信装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004055036B3 (de) * | 2004-11-15 | 2005-12-29 | Infineon Technologies Ag | Verstärkerschaltung und Verfahren zur Korrektur des Tastverhältnisses eines differentiellen Taktsignals |
| WO2008105663A1 (en) | 2007-03-01 | 2008-09-04 | Bioneedle Technologies Group B.V. | Implant containing destructurized starch |
| KR102126227B1 (ko) | 2018-06-15 | 2020-06-24 | 건국대학교 산학협력단 | 알칼리로 표면 개질된 석탄 연소 부산물을 지지체로 이용한 영가철 촉매 및 이의 제조방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0756931B2 (ja) * | 1988-04-18 | 1995-06-14 | 三菱電機株式会社 | 閾値制御型電子装置およびそれを用いた比較器 |
| US4959557A (en) * | 1989-05-18 | 1990-09-25 | Compaq Computer Corporation | Negative feedback circuit to control the duty cycle of a logic system clock |
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| WO1992016999A1 (en) * | 1991-03-13 | 1992-10-01 | Vlsi Vision Limited | Apparatus for compensating manufacturing process variation |
| FR2717918B1 (fr) * | 1994-03-25 | 1996-05-24 | Suisse Electronique Microtech | Circuit pour contrôler les tensions entre caisson et sources des transistors mos et système d'asservissement du rapport entre les courants dynamique et statique d'un circuit logique mos. |
-
1999
- 1999-10-05 EP EP99307834A patent/EP0994564A1/en not_active Withdrawn
- 1999-10-12 JP JP11289841A patent/JP2000228622A/ja active Pending
- 1999-10-14 KR KR1019990044526A patent/KR20000029074A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1708365A1 (en) | 2005-03-29 | 2006-10-04 | Fujitsu Limited | Voltage tolerant input circuit |
| US7501852B2 (en) | 2005-03-29 | 2009-03-10 | Fujitsu Microelectronics Limited | Tolerant input circuit |
| JP2013157660A (ja) * | 2012-01-26 | 2013-08-15 | Fujitsu Ltd | 通信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0994564A1 (en) | 2000-04-19 |
| KR20000029074A (ko) | 2000-05-25 |
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