KR20000029074A - 듀티 사이클 제어 특성을 갖는 인버터 회로 - Google Patents

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Abstract

인버터 회로가 출력 신호의 듀티 사이클을 조정하는 듀티 사이클 제어 특성을 갖는다. 인버터 회로는 트랜지스터 게이트 단자들에 제공되는 공통 입력 신호를 공유하는 한 쌍의 트랜지스터들을 포함하고 트랜지스터 게이트 단자들은 트랜지스터 드레인 단자들로부터 듀티 사이클을 갖는 출력 신호를 발생한다. 제어 회로는 트랜지스터 드레인 단자들과 트랜지스터 백게이트 단자들의 최소 하나의 사이에 연결되어, 백게이트(backgate) 단자로 부궤환을 제공함으로써 백게이트 단자는 부궤환을 수신하는 트랜지스터의 스레스홀드 전압을 조정한다.

Description

듀티 사이클 제어 특성을 갖는 인버터 회로{Inverter circuit with duty cycle control}
본 발명은 인버터 회로에 대한 것이고 특히 회로의 듀티 사이클을 제어하는 특성을 갖는 CMOS 인버터 회로에 대한 것이다.
인버터 회로들, 특히, CMOS 인버터 회로들은 디지털 회로의 필수적인 구성 요소들이다. 인버터 회로의 중요한 고려 사항은 회로의 듀티 사이클이다. 정확한 듀티 사이클 제어는 회로 성능에 크게 영향을 미친다. 종래 기술의 CMOS 인버터(10)는 도 1에서는 부호로 도시되며, 개략적으로 도 2에서, CMOS 트랜지스터들 Q1및 Q2의 한 쌍으로 이루어지고, Q1은 PMOS 트랜지스터이고 Q2는 NMOS 트랜지스터이다. 공통 입력 신호 Vi는 Q1및 Q2의 게이트 단자에 인가되고 출력 신호 V0는 드레인 단자에서 생성된다. 이상적인 CMOS 인버터 회로의 경우, 저주파 입력 신호 Vi는 출력 신호 V0을 생성하고, V0는 도 3(a)에서 도시된 것처럼 동일한 듀티 사이클 또는 밸런스 듀티 사이클을 갖는다. 고주파 입력 신호의 경우는, 도 3(b)에서 도시된 바와 같은, 밸런스 고주파 듀티 사이클이 생성된다.
CMOS 트랜지스터들을 생산하기 위하여 사용되는 제조 처리들에서의 다양함들때문에, 출력 신호에서의 손실, 예를 들어, 저주파 입력 신호에 대해서는 도 3(c)에서 도시된것처럼, 고주파 입력 신호에 대해서는 도 3(d)에서 도시된 것처럼 증가된 출력 신호 손실들의 증가를 야기한다. CMOS 인버터의 듀티 사이클을 조정하거나 수정하는 다양한 기술들이 존재함에도 불구하고, 그러한 기술들은 구현하기가 어렵고 비싸다.
도 1은 종래 기술의 인버터를 도시하는 도.
도 2는 도 1의 종래 기술의 인버터의 개략도.
도 3(a)-(d)는 저주파 및 고주파 출력 신호들을 위한 출력 신호 듀티 사이클들의 그래픽도.
도 4는 본 발명에 따른 듀티 사이클 제어 특성을 갖는 인버터 회로.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 인버터 120 : 듀티 사이클 제어 회로
100 : 인버터 회로
본 발명에 따르면, 듀티 사이클 제어 특성을 갖는 인버터 회로가 개시된다. 인버터 회로는 CMOS 트랜지스터들 특히 PMOS 트랜지스터 및 NMOS 트랜지스터로 이루어진다. 각 트랜지스터는 게이트,소스,드레인 및 백게이트(backgate) 단자를 갖는다. 공통 입력 신호가 트랜지스터 게이트 단자들에 인가되고 정지값과 동적값을 갖는 출력 신호는 드레인 단자들 사이의 출력 노드로부터 생성되도록 트랜지스터들이 구성된다. 전압 제어 회로는 출력 신호의 정지값의 구성에서 백게이트 단자로 부궤환을 제공하기 위하여 출력 노드와 트랜지스터 백게이트 단자들의 하나 사이에 배치된다. 이 회로는 궤환 신호를 수신하는 트랜지스터의 스레스홀드(threshold) 전압을 조정함으로써, 회로의 듀티 사이클을 조정한다.
양호한 실시예에서, 전압 제어 회로는 양의 단자에서 출력 신호를, 음의 단자에서 기준 전압을 수신하는 연산 증폭기이다.
본 발명의 다른 목적들과 특성들은 첨부된 도면들과 관련하여 다음의 상세한 서술로부터 명확해질 것이다. 그러나, 도면들은 단지 도시의 목적으로 설계된 것이지, 본 발명이 이들에만 제한된 것은 아니라는 것이 인지되어야 하고, 본 발명의 제한점들은 첨부된 청구항들을 참조해야 한다.
본 발명의 양호한 실시예에 따라 인버터 회로(100)의 개략도는 도 4에서 도시된다. 회로(100)는 한 쌍의 트랜지스터들 Q1및 Q2를 포함하며, 이들은 CMOS 트랜지스터인 것이 바람직하고, 그중에 Q1은 PMOS 트랜지스터이고, Q2는 NMOS 트랜지스터인 것이 바람직하다. 회로(100)가 대안적으로 반대 극성의 트랜지스터들을(예로, Q1은 NMOS이고, Q2는 PMOS인) 사용하여 설계될 수 있다는 것은 당업자에 의해 인식될 것이다.
각 트랜지스터는 게이트 단자(g), 드레인 단자(d),소스 단자(s) 및 백게이트 단자(bg)를 갖는다. 게이트 단자들은 공통 입력 신호 Vi를 수신한다. Q1의 소스단자는 Vdd에 의해 DC전압이 인가되고, Q2의 소스 단자는 접지된다. 알려진 것처럼, 게이트 단자와 소스 단자 사이의 전압(Vgs)이 VT를 초과할 때, 각 트랜지스터는 스레스홀드 전압(VT)을 갖고, "온(ON)" 된다, 즉, 동작된다. 따라서, Q1과Q2가 반대극성이기에(Q1은 PMOS 장치이고, Q2는 NMOS 장치인), 다른 트랜지스터가 "오프(off)" 상태일 때, 한 트랜지스터는 "온(on)" 상태이므로, 따라서 듀티 사이클을 갖는 출력 신호 V0를 생성한다.
MOSFET 트랜지스터의 특히, CMOS 트랜지스터에서 스레스홀드 전압은 백게이트 단자가 고정 전압으로 고정되어 있을 때 고정 값이고, 그러나 그 스레스홀드 전압은 변경될 수 있다는 것, 즉, 백게이트 단자에 적당한 전압을 인가함으로써 "온" 상태로 만들기 위하여 낮아지거나, "온" 상태를 막기 위하여 높아질 수 있다는 것은 널리 알려져 있다. CMOS 트랜지스터들과 같이 MOSFET 트랜지스터들은 연산전압들에 종속적인 임피던스 값들을 갖는다는 것 또한 알려져 있다.
이런 원리를 인지하고서, 인버터(100)은 출력 노드(N)를 갖고, 그 출력 노드는 Q1및 Q2의 드레인 단자들로부터 고정 전압 값을 감지하며, 그 드레인 단자들은 트랜지스터들의 임피던스 값들에 종속적이다. 트랜지스터들의 임피던스 값들이 동일하다면, 인버터는 50%의 듀티 사이클을 갖고 출력 신호의 고정 값은 공급 전압의 2분의 1이다(예,V0=Vdd/2). 본 발명에 따라 듀티 사이클을 제어하기 위하여, 트랜지스터들의 임피던스 값들은 트랜지스터들의 둘다 또는 하나의 백게이트 단자에 궤환 신호를 인가함으로써 수행되는 과정인 동작 전압들을 조정함으로써 변화된다. 이것을 실현하기 위하여, 전압 제어 회로(120)는 출력 노드(N)과 트랜지스터들의 백게이트 단자들의(Q1의 백게이트 단자) 하나 사이에 배치된다. 전압 제어 회로(120)는 출력 노드(N)과 스위치로 연결될 수 있고 백게이트 단자에 출력 전압 V0의 부궤환을 제공함으로서, 차례로 V0의 듀티 사이클을 조정하는 Q1의 스레스홀드 전압을 제어한다. 궤환 전압(V0'으로 도시된)이 출력 신호 V0의 고정 값이고 출력 신호의 동적 상태가 아니라는 것이 지적되어야 한다.
도 4 에 대해서, 제어 회로(120)가 출력 노드(N)으로 스위치되거나 또는 연결될 때, 회로(120)는 연산 증폭기가 증폭기의 양의 단자에서 고정 신호 V0' 를 수신하고, 증폭기의 부의 단자에서 기준 전압 VREF을 수신함으로써 실행된다. 연산 증폭기의 출력은 그때에 트랜지스터 Q1의 백게이트 단자로 제공된다. 듀티 사이클이 캘리브레이트(calibrate)되고 인버터가 더이상 대칭 입력 신호 Vi를 수신하지 않는 것처럼 제어 회로(120)가 출력 노드(N)로부터 단절될 때, 회로(120)는 듀티 사이클 캘리브레이션을 보장하기 위하여 Q1의 백게이트 단자를 적당한 전압으로 유지시키는 샘플 앤드 홀드(hold)장치로써 기능한다. 이것이 제어 회로(120)의 양호한 실시예임에도 불구하고, 본 발명의 범위에서 일탈없이 다른 궤환 회로들이 쉽게 사용될 수 있다는 것이 당업자에 의해서 인식될 것이다.
인버터 회로(100)의 구성요소들이 지금까지 서술되어왔고, 지금부터는 그 회로의 동작에 대해 설명될 것이다. 인버터 회로는 클럭 신호와 같은 대칭 입력 신호 뿐만이 아니라 비대칭 입력 신호도 수신할 수 있다. 대칭 신호에 있어서, 출력 전압 V0이 제어 회로(120)에 인가되는 기준 전압 VREF보다 크다면, (120)의 출력은 종래의 상태의 값 이상으로 증가한다. 이것이 차례로 트랜지스터 Q1의 스레스홀드 전압이 트랜지스터 Q1의 동작 저항을 증가시키도록 하고 따라서, V0가 VREF의 값에 도달할 때까지 출력 전압 V0의 값을 낮춘다. 대안적으로, 출력 전압 V0이 기준 전압보다 낮을 때, 제어 회로(120)의 출력은 종전의 값에서 축소되고, 트랜지스터 Q1의 스레스홀드 전압이 감소되도록 하고, 따라서, Q1의 작동 저항을 감소되도록 하고 기준 전압 값 VREF에 도달할 때까지 출력 전압 값을 올린다.
인버터 회로가 비-대칭인 입력 신호를 수신하면, 듀티 사이클 캘리브레이션이 가능하도록 테스트 신호는 우선 인가될 수 있다. 이것은 클럭 또는 다른 대칭 신호와 같은 테스트 신호를 입력 전압 Vi로써 제공하고 전술된 것처럼 제어 회로(120)를 듀티 사이클 조정을 위해 출력 노드(N)에 접속하여 스위칭함으로써 이루어진다. 일단 듀티 사이클의 조정이 이루어지면, 제어 회로(120)는 노드(N)와 관련없는 위치로 스위치되고, 제어 전압은 듀티 사이클 캘리브레이션을 유지하기 위하여 Q1의 백게이트 단자에 인가될 것이고, 여기서, 원하는 비대칭 입력 신호가 제공될 수 있다.
본 발명의 양호한 실시예로 적용된 것처럼 중요한 새로운 특성들이 도시되고 서술되고 지적되어 온 동안, 서술된 방법과 도시된 장치들의 형식과 상세한 것들 및 그것들의 동작에서 다양한 생략들과 보충들과 변경들이 본 발명의 정신에 일탈없이 당업자에의해서 행해질 수 있다. 예를 들어, 동일한 결과들을 얻기 위하여 거의 동일한 방법으로 거의 동일한 기능을 수행하는 요소들의 모든 조합들은 본 발명의 범의내에 존재한다는 것을 명백하게 의미한다. 또한 도면들은 꼭 실측도로 도시될 필요는 없고 도면들은 단순히 개념적이라는 것이 인지되어야 할 것 이다. 본 명세서에 첨부된 청구항들의 범위에 의해 지시된 것만큼만 제한되는 것이 목적이다.
본 발명에 따르면, 인버터 회로에서 듀티 사이클 제어를 할 수 있다.

Claims (7)

  1. 듀티 사이클을 갖는 가변 출력 신호를 발생하여 듀티 사이클(duty cycle)을 조정하기 위한 인버터(inverter) 회로로서,
    제 1 극성과, 제 1 스레스홀드(threshold) 전압값과, 제 1 게이트 단자와, 제 1 드레인 단자와, 제 1 소스 단자 및 제 1 백게이트(backgate) 단자를 갖는 제 1 트랜지스터와,
    상기 제 1 극성과 반대인 제 2 극성과, 제 2 스레스홀드 전압값과, 제 2 게이트 단자와, 제 2 드레인 단자와, 제 2 소스 단자와 제 2 백게이트 단자를 갖는 제 2 트랜지스터로서, 상기 제 1 및 제 2 트랜지스터들은 제 1 및 제 2 게이트 단자들이 공통 입력 신호를 수신하고 제 1 및 제 2 드레인 단자들은 듀티 사이클을 갖는 출력 신호를 출력하도록 구성되는 상기 제 2 트랜지스터와,
    출력 신호의 듀티 사이클을 제어하는 듀티 사이클 제어기를 구비하며, 상기 듀티 사이클 제어기는 상기 드레인 단자들과 상기 제 1 및 제 2 백게이트 단자들의 하나 사이에 연결되어 상기 백게이트 단자들중의 하나의 트랜지스터의 스레스홀드 전압 값을 조종하는 상기 하나의 백게이트 단자에 출력 신호의 궤환 부분을 공급하기 위한 인버터 회로.
  2. 제 1 항에 있어서, 상기 제 1 트랜지스터는 PMOS 트랜지스터를 포함하고, 상기 제 2 트랜지스터는 NMOS 트랜지스터를 포함하는 인버터 회로.
  3. 제 2 항에 있어서, 듀티 사이클 제어기는 상기 제 1 트랜지스터의 상기 제 1 백게이트 단자에 연결되는 인버터 회로.
  4. 제 1 항에 있어서, 상기 듀티 사이클 제어기는 연산 증폭기를 포함하는 인버터 회로.
  5. 제 4 항에 있어서, 상기 연산 증폭기는 정의 단자와 부의 단자와 출력 단자를 포함하고, 상기 정의 단자는 상기 제 1 및 제 2 드레인 단자들에 연결되고, 상기 부의 단자는 기준 전압에 연결되고, 상기 출력 단자는 상기 제 1 트랜지스터의 상기 제 1 백게이트 단자에 연결되는 인버터 회로.
  6. 제 1 항에 있어서, 상기 듀티 사이클 제어기는 상기 드레인 단자들에 스위치로 연결되는 인버터 회로.
  7. 제 6 항에 있어서, 상기 듀티 사이클 제어기는 상기 제어기가 상기 드레인 단자들로부터 연결이 끊어질 때 상기 하나의 백게이트 단자로 캘리브레이션(calibration) 신호를 제공하는 샘플(sample) 앤드 홀드(hold) 수단을 더 포함하는 인버터 회로.
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