JPH08316798A - コンパレータ - Google Patents
コンパレータInfo
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- JPH08316798A JPH08316798A JP7122644A JP12264495A JPH08316798A JP H08316798 A JPH08316798 A JP H08316798A JP 7122644 A JP7122644 A JP 7122644A JP 12264495 A JP12264495 A JP 12264495A JP H08316798 A JPH08316798 A JP H08316798A
- Authority
- JP
- Japan
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- mos transistor
- switch
- gate
- voltage
- comparator
- Prior art date
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- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 １つの基準電圧で２種類以上の論理しきい値
電圧を有するコンパレータを提供する。 【構成】 差動動作を行なう一対のＭＯＳトランジスタ
とＭＯＳトランジスタからなるカレントミラー回路と出
力回路とを備えたコンパレータにおいて、一方の差動Ｍ
ＯＳトランジスタまたはカレントミラー回路の一方のＭ
ＯＳトランジスタと並列にＭＯＳトランジスタを接続し
て見かけ上のゲート幅／ゲート長比を可変できるように
した。 【効果】 差動回路に任意のオフセット電圧を生成する
ことができ、これにより基準電圧とは異なる論理しきい
値電圧で入力信号を比較することが可能となり、一つの
基準電圧でヒステリシス特性を実現できるようになる。
電圧を有するコンパレータを提供する。 【構成】 差動動作を行なう一対のＭＯＳトランジスタ
とＭＯＳトランジスタからなるカレントミラー回路と出
力回路とを備えたコンパレータにおいて、一方の差動Ｍ
ＯＳトランジスタまたはカレントミラー回路の一方のＭ
ＯＳトランジスタと並列にＭＯＳトランジスタを接続し
て見かけ上のゲート幅／ゲート長比を可変できるように
した。 【効果】 差動回路に任意のオフセット電圧を生成する
ことができ、これにより基準電圧とは異なる論理しきい
値電圧で入力信号を比較することが可能となり、一つの
基準電圧でヒステリシス特性を実現できるようになる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路さらに
はＭＯＳトランジスタからなる差動回路に適用して有効
な技術に関し、特にヒステリシス特性を有するコンパレ
ータに利用して有効な技術に関する。
はＭＯＳトランジスタからなる差動回路に適用して有効
な技術に関し、特にヒステリシス特性を有するコンパレ
ータに利用して有効な技術に関する。
【０００２】
【従来の技術】従来、入力電圧としきい値電圧とを比較
して出力するコンパレータとしてヒステリシス特性を有
するものがある。従来のヒステリシス特性を有する回路
としては、特開昭６２−１２２号に示されるように、差
動回路の参照側入力端子に供給すべき２つの論理しきい
値電圧に対応して２つの基準電圧源を用意し、入力信号
がハイレベルからロウレベルに変化するときに低い論理
しきい値を、また入力信号がロウレベルからハイレベル
に変化するときには高い論理しきい値を有するように、
前記基準電圧をスイッチ素子で切り替えることによりヒ
ステリシス特性を持たせるようにしたものが知られてい
る。
して出力するコンパレータとしてヒステリシス特性を有
するものがある。従来のヒステリシス特性を有する回路
としては、特開昭６２−１２２号に示されるように、差
動回路の参照側入力端子に供給すべき２つの論理しきい
値電圧に対応して２つの基準電圧源を用意し、入力信号
がハイレベルからロウレベルに変化するときに低い論理
しきい値を、また入力信号がロウレベルからハイレベル
に変化するときには高い論理しきい値を有するように、
前記基準電圧をスイッチ素子で切り替えることによりヒ
ステリシス特性を持たせるようにしたものが知られてい
る。
【０００３】
【発明が解決しようとする課題】上記従来技術では、２
つの論理しきい値電圧に対応して２つの基準電圧源をコ
ンパレータが形成された半導体集積回路内に設ける必要
があり、半導体集積回路のチップサイズが増大するとい
う不都合がある。また、半導体集積回路内に基準電圧源
が存在しない場合には、２つの基準電圧を外部から供給
する必要があり、半導体集積回路を使用したシステムの
実装密度が低下するという問題点がある。
つの論理しきい値電圧に対応して２つの基準電圧源をコ
ンパレータが形成された半導体集積回路内に設ける必要
があり、半導体集積回路のチップサイズが増大するとい
う不都合がある。また、半導体集積回路内に基準電圧源
が存在しない場合には、２つの基準電圧を外部から供給
する必要があり、半導体集積回路を使用したシステムの
実装密度が低下するという問題点がある。
【０００４】本発明の目的は、１つの基準電圧で２種類
以上の論理しきい値電圧を形成してヒステリシス特性を
有するようにしたコンパレータを実現し、これによって
チップサイズを低減もしくはシステムの実装密度を向上
させることが可能な半導体集積回路を提供することにあ
る。
以上の論理しきい値電圧を形成してヒステリシス特性を
有するようにしたコンパレータを実現し、これによって
チップサイズを低減もしくはシステムの実装密度を向上
させることが可能な半導体集積回路を提供することにあ
る。
【０００５】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００７】すなわち、ソースを共通に接続した一対の
差動ＭＯＳトランジスタを有するコンパレータにおい
て、任意のオフセット電圧を発生できるように前記差動
ＭＯＳトランジスタ対の一方のＭＯＳトランジスタのゲ
ート幅／ゲート長比を見かけ上可変できるように構成し
たものである。
差動ＭＯＳトランジスタを有するコンパレータにおい
て、任意のオフセット電圧を発生できるように前記差動
ＭＯＳトランジスタ対の一方のＭＯＳトランジスタのゲ
ート幅／ゲート長比を見かけ上可変できるように構成し
たものである。
【０００８】前記差動ＭＯＳトランジスタのゲート幅／
ゲート長比を可変とする代わりに、前記差動ＭＯＳトラ
ンジスタ回路のドレインに接続されるカレントミラー回
路の見かけ上の電流比を変更できるように構成しても良
い。
ゲート長比を可変とする代わりに、前記差動ＭＯＳトラ
ンジスタ回路のドレインに接続されるカレントミラー回
路の見かけ上の電流比を変更できるように構成しても良
い。
【０００９】
【作用】上記した手段によれば、差動回路において発生
するオフセット電圧を切り替えることにより基準電圧源
を複数用意しなくても、１種類の基準電圧によってコン
パレータの論理しきい値電圧を切り替えてヒステリシス
特性を持たせることが可能となる。また、最初からオフ
セット電圧を発生させておくことにより、基準電圧と異
なるしきい値電圧に対してヒステリシス特性を奏するコ
ンパレータ動作が可能となる。
するオフセット電圧を切り替えることにより基準電圧源
を複数用意しなくても、１種類の基準電圧によってコン
パレータの論理しきい値電圧を切り替えてヒステリシス
特性を持たせることが可能となる。また、最初からオフ
セット電圧を発生させておくことにより、基準電圧と異
なるしきい値電圧に対してヒステリシス特性を奏するコ
ンパレータ動作が可能となる。
【００１０】
【実施例】以下、本発明に係るコンパレータの一実施例
を図１を用いて説明する。図において、Ｍ1，Ｍ2は、差
動動作を行なうようにソースが共通に接続されたＮチャ
ネル型ＭＯＳトランジスタ対であり、これらの差動ＭＯ
ＳトランジスタＭ1とＭ2のゲートが入力端子１と２にそ
れぞれ接続されている。Ｍ3，Ｍ4は、ＭＯＳトランジス
タＭ1，Ｍ2のドレインに接続されたＰチャネル型の負荷
ＭＯＳトランジスタであり、Ｍ3，Ｍ4は互いにゲートが
共通接続されておりカレントミラー回路を構成してい
る。Ｍ5は、前記ＭＯＳトランジスタＭ2とソース，ドレ
インが共通になるように並列接続されたＭＯＳトランジ
スタである。
を図１を用いて説明する。図において、Ｍ1，Ｍ2は、差
動動作を行なうようにソースが共通に接続されたＮチャ
ネル型ＭＯＳトランジスタ対であり、これらの差動ＭＯ
ＳトランジスタＭ1とＭ2のゲートが入力端子１と２にそ
れぞれ接続されている。Ｍ3，Ｍ4は、ＭＯＳトランジス
タＭ1，Ｍ2のドレインに接続されたＰチャネル型の負荷
ＭＯＳトランジスタであり、Ｍ3，Ｍ4は互いにゲートが
共通接続されておりカレントミラー回路を構成してい
る。Ｍ5は、前記ＭＯＳトランジスタＭ2とソース，ドレ
インが共通になるように並列接続されたＭＯＳトランジ
スタである。
【００１１】Ｉ0は、前記差動ＭＯＳトランジスタＭ1，
Ｍ2の共通ソースに接続された定電流源であり、本図で
は、ＭＯＳトランジスタＭ0とバイアス電圧源Ｖbiasに
よる一構成例を示し、ＭＯＳトランジスタＭ0のゲート
・ソース間にバイアス電圧Ｖbiasが印加されることによ
り定電流源として動作する。この実施例では、前記入力
端子１に入力電圧Ｖinが、また入力端子２に基準電圧Ｖ
refが供給される。
Ｍ2の共通ソースに接続された定電流源であり、本図で
は、ＭＯＳトランジスタＭ0とバイアス電圧源Ｖbiasに
よる一構成例を示し、ＭＯＳトランジスタＭ0のゲート
・ソース間にバイアス電圧Ｖbiasが印加されることによ
り定電流源として動作する。この実施例では、前記入力
端子１に入力電圧Ｖinが、また入力端子２に基準電圧Ｖ
refが供給される。
【００１２】Ｓ1は、入力端子２とＭＯＳトランジスタ
Ｍ5のゲートとの間に接続された第１のスイッチであ
り、本実施例ではＰチャネル型ＭＯＳトランジスタＭ9
とＮ型チャネルＭＯＳトランジスタＭ10とが並列に接続
されてなるトランスミッションゲートにより構成され、
制御端子４に入力される制御信号によりオン、オフ動作
されて、オン状態ではＭＯＳトランジスタＭ2とＭ5のゲ
ート・ソース間を同電圧にするように作用する。Ｓ2
は、前記ＭＯＳトランジスタＭ5のゲートと接地点との
間に接続された第２のスイッチであり、Ｎチャネル型Ｍ
ＯＳトランジスタＭ11により構成され、制御端子４に入
力される制御信号の反転信号によりオン、オフ動作され
て、オン状態では、前記ＭＯＳトランジスタＭ5のゲ−
トに接地電圧を供給してこれを非動作状態にする。
Ｍ5のゲートとの間に接続された第１のスイッチであ
り、本実施例ではＰチャネル型ＭＯＳトランジスタＭ9
とＮ型チャネルＭＯＳトランジスタＭ10とが並列に接続
されてなるトランスミッションゲートにより構成され、
制御端子４に入力される制御信号によりオン、オフ動作
されて、オン状態ではＭＯＳトランジスタＭ2とＭ5のゲ
ート・ソース間を同電圧にするように作用する。Ｓ2
は、前記ＭＯＳトランジスタＭ5のゲートと接地点との
間に接続された第２のスイッチであり、Ｎチャネル型Ｍ
ＯＳトランジスタＭ11により構成され、制御端子４に入
力される制御信号の反転信号によりオン、オフ動作され
て、オン状態では、前記ＭＯＳトランジスタＭ5のゲ−
トに接地電圧を供給してこれを非動作状態にする。
【００１３】２０は、ＣＭＯＳインバータ回路ＩＮＶ2
からなるスイッチ制御回路であり、制御端子４に入力さ
れる制御信号により前記スイッチＳ1とＳ2とが相補的に
オン／オフ動作するように制御する。１０は出力回路で
あり、図１の実施例では、一例として、電源電圧端子６
と接地点との直列接続されたＭＯＳトランジスタＭ7，
Ｍ8とその共通ドレインに接続されたインバータＩＮＶ1
とから構成されている。本実施例では、この出力回路１
０の出力電圧が前記制御端子４に制御電圧として帰還さ
れるように構成されている。
からなるスイッチ制御回路であり、制御端子４に入力さ
れる制御信号により前記スイッチＳ1とＳ2とが相補的に
オン／オフ動作するように制御する。１０は出力回路で
あり、図１の実施例では、一例として、電源電圧端子６
と接地点との直列接続されたＭＯＳトランジスタＭ7，
Ｍ8とその共通ドレインに接続されたインバータＩＮＶ1
とから構成されている。本実施例では、この出力回路１
０の出力電圧が前記制御端子４に制御電圧として帰還さ
れるように構成されている。
【００１４】次に本実施例のコンパレータの動作を説明
する。説明を簡単にするために、ＭＯＳトランジスタＭ
3，Ｍ4のゲート幅とゲート長との比が等しくドレイン電
流ＩD3，ＩD4が等しいとする。このときの出力端子３の
レベルは、前記ＭＯＳトランジスタＭ1，Ｍ2，Ｍ5のド
レイン電流ＩD1，ＩD2，ＩD5により制御され、ＩD1＞Ｉ
D2＋ＩD5の時は出力端子３がハイレベル（高電位）に、
またＩD1＜ＩD2＋ＩD5の時は出力端子３がロウレベル
（低電位）になる。
する。説明を簡単にするために、ＭＯＳトランジスタＭ
3，Ｍ4のゲート幅とゲート長との比が等しくドレイン電
流ＩD3，ＩD4が等しいとする。このときの出力端子３の
レベルは、前記ＭＯＳトランジスタＭ1，Ｍ2，Ｍ5のド
レイン電流ＩD1，ＩD2，ＩD5により制御され、ＩD1＞Ｉ
D2＋ＩD5の時は出力端子３がハイレベル（高電位）に、
またＩD1＜ＩD2＋ＩD5の時は出力端子３がロウレベル
（低電位）になる。
【００１５】まず、入力信号Ｖinがロウレベルにされる
ことにより制御端子４へ帰還される制御信号の電位がロ
ウレベル（低電位）になっている場合を考える。このと
き、スイッチＳ1はオフ、またスイッチＳ2はオンとな
り、ＭＯＳトランジスタＭ5のゲート電位は接地電位と
なる。したがって、ＭＯＳトランジスタＭ5は、オフ状
態（ＩD5＝０）となり、定電流源Ｉ0に接続されたＭＯ
ＳトランジスタＭ1，Ｍ2のみが差動動作を行なう。この
ときコンパレータの出力端子３のレベルが反転するとき
の入力電圧Ｖinを論理しきい値電圧ＶTHとすると、論理
しきい値電圧ＶTHは以下のように求まる。
ことにより制御端子４へ帰還される制御信号の電位がロ
ウレベル（低電位）になっている場合を考える。このと
き、スイッチＳ1はオフ、またスイッチＳ2はオンとな
り、ＭＯＳトランジスタＭ5のゲート電位は接地電位と
なる。したがって、ＭＯＳトランジスタＭ5は、オフ状
態（ＩD5＝０）となり、定電流源Ｉ0に接続されたＭＯ
ＳトランジスタＭ1，Ｍ2のみが差動動作を行なう。この
ときコンパレータの出力端子３のレベルが反転するとき
の入力電圧Ｖinを論理しきい値電圧ＶTHとすると、論理
しきい値電圧ＶTHは以下のように求まる。
【００１６】すなわち、前記ＭＯＳトランジスタＭ1，
Ｍ2，Ｍ5のゲート幅とゲート長との比をそれぞれＷ1／
Ｌ1，Ｗ2／Ｌ2，Ｗ5／Ｌ5、またＭＯＳトランジスタＭ
1，Ｍ2のゲート・ソース間電圧をＶGS1，ＶGS2とする
と、ＭＯＳトランジスタＭ1，Ｍ2のドレイン電流ＩD1，
ＩD2は、次に示す数１，数２で表される。
Ｍ2，Ｍ5のゲート幅とゲート長との比をそれぞれＷ1／
Ｌ1，Ｗ2／Ｌ2，Ｗ5／Ｌ5、またＭＯＳトランジスタＭ
1，Ｍ2のゲート・ソース間電圧をＶGS1，ＶGS2とする
と、ＭＯＳトランジスタＭ1，Ｍ2のドレイン電流ＩD1，
ＩD2は、次に示す数１，数２で表される。
【００１７】
【数１】
【００１８】
【数２】
【００１９】ここで、μn，ＣOX，ＶTNは、それぞれＭ
ＯＳトランジスタＭ1，Ｍ2（Ｍ3も同じ）の半導体プロ
セスにより決まるチャネルの平均キャリヤ（この場合、
電子）移動度，単位酸化膜容量，しきい値電圧である。
ＯＳトランジスタＭ1，Ｍ2（Ｍ3も同じ）の半導体プロ
セスにより決まるチャネルの平均キャリヤ（この場合、
電子）移動度，単位酸化膜容量，しきい値電圧である。
【００２０】ＭＯＳトランジスタＭ3，Ｍ4のドレイン電
流は等しいので出力端子３のレベルが反転するときに
は、数３が成立する。
流は等しいので出力端子３のレベルが反転するときに
は、数３が成立する。
【００２１】
【数３】
【００２２】また、ＭＯＳトランジスタＭ1，Ｍ2のソー
ス電位をＶCとすると、入力電圧Ｖinと基準電圧Ｖrefと
の関係は、数４，数５のようになる。
ス電位をＶCとすると、入力電圧Ｖinと基準電圧Ｖrefと
の関係は、数４，数５のようになる。
【００２３】
【数４】
【００２４】
【数５】
【００２５】前述の数１〜数５より、論理しきい値電圧
ＶTH（＝Ｖin）を求めると数６のようになる。
ＶTH（＝Ｖin）を求めると数６のようになる。
【００２６】
【数６】
【００２７】数６の第２項は、オフセット電圧に相当
し、コンパレータのしきい値電圧ＶTHは、ＭＯＳトラン
ジスタＭ1，Ｍ2のゲート幅／ゲート長比を可変すること
により、基準電圧Ｖrefとはオフセット電圧分だけ異な
る電位に設定可能であることが判る。従って、ＭＯＳト
ランジスタＭ1，Ｍ2のゲート幅／ゲート長比の差を数７
に示すようにΔＷ／Ｌとすると、
し、コンパレータのしきい値電圧ＶTHは、ＭＯＳトラン
ジスタＭ1，Ｍ2のゲート幅／ゲート長比を可変すること
により、基準電圧Ｖrefとはオフセット電圧分だけ異な
る電位に設定可能であることが判る。従って、ＭＯＳト
ランジスタＭ1，Ｍ2のゲート幅／ゲート長比の差を数７
に示すようにΔＷ／Ｌとすると、
【００２８】
【数７】
【００２９】コンパレータの入力電圧Ｖinに対する出力
特性は、図２のようになり、ΔＷ／Ｌ＜０と設定すると
基準電圧Ｖrefより高い電位に論理しきい値電圧に、逆
にΔＷ／Ｌ＞０と設定すると基準電圧Ｖrefより低い電
位に論理しきい値電圧を設定可能となる。これはΔＷ／
Ｌの設定、つまり、Ｗ1／Ｌ1，Ｗ2／Ｌ2を適当な値に設
定しておくことにより、基準電圧Ｖrefと異なる論理し
きい値電圧でコンパレータ動作が可能であることを意味
している。
特性は、図２のようになり、ΔＷ／Ｌ＜０と設定すると
基準電圧Ｖrefより高い電位に論理しきい値電圧に、逆
にΔＷ／Ｌ＞０と設定すると基準電圧Ｖrefより低い電
位に論理しきい値電圧を設定可能となる。これはΔＷ／
Ｌの設定、つまり、Ｗ1／Ｌ1，Ｗ2／Ｌ2を適当な値に設
定しておくことにより、基準電圧Ｖrefと異なる論理し
きい値電圧でコンパレータ動作が可能であることを意味
している。
【００３０】この実施例では、ΔＷ／Ｌ＜０すなわちＭ
ＯＳトランジスタＭ1のＷ／ＬよりもＭ2のＷ／Ｌを大き
く設定して入力信号Ｖinがロウレベルからハイレベルに
変化するとき（このときＭＯＳトランジスタＭ5はオ
フ）のコンパレータの論理しきい値ＶTHHが基準電圧Ｖr
efよりも高くなるようにしている。
ＯＳトランジスタＭ1のＷ／ＬよりもＭ2のＷ／Ｌを大き
く設定して入力信号Ｖinがロウレベルからハイレベルに
変化するとき（このときＭＯＳトランジスタＭ5はオ
フ）のコンパレータの論理しきい値ＶTHHが基準電圧Ｖr
efよりも高くなるようにしている。
【００３１】次に、入力信号Ｖinがハイレベルにされる
ことによって制御端子４へ入力される制御信号の電位が
ハイレベル（高電位）になっている場合を考える。この
場合、図１のコンパレータのスイッチＳ1はオン、スイ
ッチＳ2はオフとなり、ＭＯＳトランジスタＭ5のゲート
電位はＭＯＳトランジスタＭ2のゲート電位と等しくな
る。したがって、定電流源Ｉ0に接続されたＭＯＳトラ
ンジスタＭ1，Ｍ2，Ｍ5が差動動作を行ない、この場合
の論理しきい値電圧ＶTHは、以下のように求まる。
ことによって制御端子４へ入力される制御信号の電位が
ハイレベル（高電位）になっている場合を考える。この
場合、図１のコンパレータのスイッチＳ1はオン、スイ
ッチＳ2はオフとなり、ＭＯＳトランジスタＭ5のゲート
電位はＭＯＳトランジスタＭ2のゲート電位と等しくな
る。したがって、定電流源Ｉ0に接続されたＭＯＳトラ
ンジスタＭ1，Ｍ2，Ｍ5が差動動作を行ない、この場合
の論理しきい値電圧ＶTHは、以下のように求まる。
【００３２】前記ＭＯＳトランジスタＭ1，Ｍ2，Ｍ5の
ゲート幅とゲート長との比をそれぞれＷ1／Ｌ1，Ｗ2／
Ｌ2，Ｗ5／Ｌ5、またゲート・ソース間電圧をＶGS1，Ｖ
GS2，ＶGS5とすると、ＭＯＳトランジスタＭ1，Ｍ2のド
レイン電流ＩD1，ＩD2は、前記数１，数２で表され、Ｍ
5のドレイン電流ＩD5は、次式数８で表される。
ゲート幅とゲート長との比をそれぞれＷ1／Ｌ1，Ｗ2／
Ｌ2，Ｗ5／Ｌ5、またゲート・ソース間電圧をＶGS1，Ｖ
GS2，ＶGS5とすると、ＭＯＳトランジスタＭ1，Ｍ2のド
レイン電流ＩD1，ＩD2は、前記数１，数２で表され、Ｍ
5のドレイン電流ＩD5は、次式数８で表される。
【００３３】
【数８】
【００３４】前記ＭＯＳトランジスタＭ3，Ｍ4のドレイ
ン電流が等しいときに出力端子３のレベルが反転するの
で、入力信号が論理しきい値電圧と等しいときには数９
が成立する。
ン電流が等しいときに出力端子３のレベルが反転するの
で、入力信号が論理しきい値電圧と等しいときには数９
が成立する。
【００３５】
【数９】
【００３６】これより、論理しきい値電圧ＶTHを求める
と次に示す数１０のようになる。
と次に示す数１０のようになる。
【００３７】
【数１０】
【００３８】数１０の第２項は、数６の第２項に示され
るオフセット電圧と異なり、別のオフセット電圧である
ことを示している。すなわち、この実施例のコンパレー
タにおいては、ＭＯＳトランジスタＭ5がオンされるこ
とによってオンされる前とは異なる論理しきい値電圧を
持つようになることが分かる。つまり、制御端子４の電
位により差動回路の参照側ＭＯＳトランジスタの見かけ
上のゲート幅／ゲート長比を可変することができる。こ
の実施例では、Ｍ2の見かけ上のＷ／Ｌを増加つまりΔ
Ｗ／Ｌ＞０となるようにすることによって、入力信号が
ハイレベルからロウレベルに変化するときのンパレータ
の論理しきい値ＶTHLが基準電圧Ｖrefよりも低くなるよ
うにしている。
るオフセット電圧と異なり、別のオフセット電圧である
ことを示している。すなわち、この実施例のコンパレー
タにおいては、ＭＯＳトランジスタＭ5がオンされるこ
とによってオンされる前とは異なる論理しきい値電圧を
持つようになることが分かる。つまり、制御端子４の電
位により差動回路の参照側ＭＯＳトランジスタの見かけ
上のゲート幅／ゲート長比を可変することができる。こ
の実施例では、Ｍ2の見かけ上のＷ／Ｌを増加つまりΔ
Ｗ／Ｌ＞０となるようにすることによって、入力信号が
ハイレベルからロウレベルに変化するときのンパレータ
の論理しきい値ＶTHLが基準電圧Ｖrefよりも低くなるよ
うにしている。
【００３９】上記のように、本実施例では、ＭＯＳトラ
ンジスタＭ5がオン、オフすることで異なるオフセット
電圧を差動回路内に発生させることができ、１種類の基
準電圧によって２種類の論理しきい値を持つ図３に示す
ようなヒステリシス特性を有するコンパレータが実現さ
れる。しかも、この実施例では、コンパレータの出力信
号を制御端子４に帰還して制御信号としているので、ス
イッチＳ1，Ｓ2を制御するための信号を形成する回路を
別途に設ける必要もない。
ンジスタＭ5がオン、オフすることで異なるオフセット
電圧を差動回路内に発生させることができ、１種類の基
準電圧によって２種類の論理しきい値を持つ図３に示す
ようなヒステリシス特性を有するコンパレータが実現さ
れる。しかも、この実施例では、コンパレータの出力信
号を制御端子４に帰還して制御信号としているので、ス
イッチＳ1，Ｓ2を制御するための信号を形成する回路を
別途に設ける必要もない。
【００４０】次に本発明に係るコンパレータの第２実施
例を図４を用いて説明する。図４において、Ｍ1，Ｍ2
は、差動動作を行なうようにソースが共通に接続された
ＭＯＳトランジスタであり、簡単のためにゲート幅／ゲ
ート長比は同じとする。入力端子１，２には、それぞれ
前記ＭＯＳトランジスタＭ1，Ｍ2のゲートが接続されて
いる。Ｍ3，Ｍ4は、ＭＯＳトランジスタＭ1，Ｍ2と異な
る導電型のＭＯＳトランジスタであり、Ｍ3，Ｍ4はゲー
トが共通接続されてカレントミラー回路を構成してい
る。Ｍ6は、前記カレントミラー回路の一方のＭＯＳト
ランジスタ（図４では、Ｍ4）とソース，ドレインが共
通になるように並列接続されたＭＯＳトランジスタであ
る。
例を図４を用いて説明する。図４において、Ｍ1，Ｍ2
は、差動動作を行なうようにソースが共通に接続された
ＭＯＳトランジスタであり、簡単のためにゲート幅／ゲ
ート長比は同じとする。入力端子１，２には、それぞれ
前記ＭＯＳトランジスタＭ1，Ｍ2のゲートが接続されて
いる。Ｍ3，Ｍ4は、ＭＯＳトランジスタＭ1，Ｍ2と異な
る導電型のＭＯＳトランジスタであり、Ｍ3，Ｍ4はゲー
トが共通接続されてカレントミラー回路を構成してい
る。Ｍ6は、前記カレントミラー回路の一方のＭＯＳト
ランジスタ（図４では、Ｍ4）とソース，ドレインが共
通になるように並列接続されたＭＯＳトランジスタであ
る。
【００４１】Ｉ0は、前記差動ＭＯＳトランジスタＭ1，
Ｍ2の共通ソースに接続された定電流源であり、本図で
は、ＭＯＳトランジスタＭ0とバイアス電圧源Ｖbiasに
よる一構成例を示し、ＭＯＳトランジスタＭ0のゲート
・ソース間にバイアス電圧Ｖbiasが印加されることによ
り定電流源として動作する。Ｓ3は、ＭＯＳトランジス
タからなる第３のスイッチであり、Ｐチャネル型ＭＯＳ
トランジスタＭ12とＮ型チャネルＭＯＳトランジスタＭ
13とが並列に接続されてなるトランスミッションゲート
により構成され、ＭＯＳトランジスタＭ4とＭＯＳトラ
ンジスタＭ6のゲート・ソース間を同電圧にするように
動作する。Ｓ4は、Ｐチャネル型ＭＯＳトランジスタＭ1
4により構成された第４のスイッチであり、前記第３の
スイッチＳ3がオフ時にオン動作し、ＭＯＳトランジス
タＭ6のゲートにソース電位（電源電圧端子６からの電
源電圧Ｖｃｃ）を供給し、これを非動作状態にする。２
０は、インバータＩＮＶ2からなるスイッチ制御回路で
あり、制御端子４より入力される制御信号に基づいて前
記スイッチＳ3，Ｓ4が相補的にオン、オフ動作するよう
に制御する。
Ｍ2の共通ソースに接続された定電流源であり、本図で
は、ＭＯＳトランジスタＭ0とバイアス電圧源Ｖbiasに
よる一構成例を示し、ＭＯＳトランジスタＭ0のゲート
・ソース間にバイアス電圧Ｖbiasが印加されることによ
り定電流源として動作する。Ｓ3は、ＭＯＳトランジス
タからなる第３のスイッチであり、Ｐチャネル型ＭＯＳ
トランジスタＭ12とＮ型チャネルＭＯＳトランジスタＭ
13とが並列に接続されてなるトランスミッションゲート
により構成され、ＭＯＳトランジスタＭ4とＭＯＳトラ
ンジスタＭ6のゲート・ソース間を同電圧にするように
動作する。Ｓ4は、Ｐチャネル型ＭＯＳトランジスタＭ1
4により構成された第４のスイッチであり、前記第３の
スイッチＳ3がオフ時にオン動作し、ＭＯＳトランジス
タＭ6のゲートにソース電位（電源電圧端子６からの電
源電圧Ｖｃｃ）を供給し、これを非動作状態にする。２
０は、インバータＩＮＶ2からなるスイッチ制御回路で
あり、制御端子４より入力される制御信号に基づいて前
記スイッチＳ3，Ｓ4が相補的にオン、オフ動作するよう
に制御する。
【００４２】１０は出力回路であり、図１の実施例と同
様に一例として、ＭＯＳトランジスタＭ7，Ｍ8及びイン
バータＩＮＶ1による構成例を示す。本実施例では、こ
の出力回路１０の出力電圧が前記制御端子４に制御電圧
として帰還されるように構成されている。そして、前記
入力端子１に入力電圧Ｖinが、また入力端子２に基準電
圧Ｖrefが供給される。
様に一例として、ＭＯＳトランジスタＭ7，Ｍ8及びイン
バータＩＮＶ1による構成例を示す。本実施例では、こ
の出力回路１０の出力電圧が前記制御端子４に制御電圧
として帰還されるように構成されている。そして、前記
入力端子１に入力電圧Ｖinが、また入力端子２に基準電
圧Ｖrefが供給される。
【００４３】出力端子３のレベルは、前記ＭＯＳトラン
ジスタＭ2，Ｍ4，Ｍ6のドレイン電流ＩD2，ＩD4，ＩD6
により制御され、ＩD2＜ＩD4＋ＩD6の時は出力端子３が
ハイレベル（高電位）に、ＩD2＞ＩD4＋ＩD6の時は出力
端子３がロウレベル（低電位）になる。
ジスタＭ2，Ｍ4，Ｍ6のドレイン電流ＩD2，ＩD4，ＩD6
により制御され、ＩD2＜ＩD4＋ＩD6の時は出力端子３が
ハイレベル（高電位）に、ＩD2＞ＩD4＋ＩD6の時は出力
端子３がロウレベル（低電位）になる。
【００４４】制御端子４に入力される制御信号の電位が
ハイレベル（高電位）にされると、スイッチＳ3はオ
フ、スイッチＳ4はオンとなり、ＭＯＳトランジスタＭ6
のゲート電位はソース電位と同じ電位（電源電圧Ｖｃ
ｃ）になる。したがって、ＭＯＳトランジスタＭ6は、
オフ状態（ＩD6＝０）となり、出力端子３のレベルが反
転するときの入力電圧Ｖinを論理しきい値電圧ＶTHとす
ると、この論理しきい値電圧ＶTHは、以下のように求ま
る。
ハイレベル（高電位）にされると、スイッチＳ3はオ
フ、スイッチＳ4はオンとなり、ＭＯＳトランジスタＭ6
のゲート電位はソース電位と同じ電位（電源電圧Ｖｃ
ｃ）になる。したがって、ＭＯＳトランジスタＭ6は、
オフ状態（ＩD6＝０）となり、出力端子３のレベルが反
転するときの入力電圧Ｖinを論理しきい値電圧ＶTHとす
ると、この論理しきい値電圧ＶTHは、以下のように求ま
る。
【００４５】すなわち、ここで、前記ＭＯＳトランジス
タＭ3，Ｍ4，Ｍ6のゲート幅／ゲート長比をそれぞれＷ3
／Ｌ3，Ｗ4／Ｌ4，Ｗ6／Ｌ6、ＭＯＳトランジスタＭ1，
Ｍ2，Ｍ3，Ｍ4のゲート・ソース間電圧をＶGS1，ＶGS
2，ＶGS3，ＶGS4とすると、ドレイン電流ＩD1，ＩD2，
ＩD3，ＩD4は、次式、数１１，数１２，数１３，数１４
で表される。
タＭ3，Ｍ4，Ｍ6のゲート幅／ゲート長比をそれぞれＷ3
／Ｌ3，Ｗ4／Ｌ4，Ｗ6／Ｌ6、ＭＯＳトランジスタＭ1，
Ｍ2，Ｍ3，Ｍ4のゲート・ソース間電圧をＶGS1，ＶGS
2，ＶGS3，ＶGS4とすると、ドレイン電流ＩD1，ＩD2，
ＩD3，ＩD4は、次式、数１１，数１２，数１３，数１４
で表される。
【００４６】
【数１１】
【００４７】
【数１２】
【００４８】
【数１３】
【００４９】
【数１４】
【００５０】ここで、μn，ＣOX，ＶTNは、それぞれＭ
ＯＳトランジスタＭ1，Ｍ2の半導体プロセスにより決ま
るチャネルの平均キャリヤ（この場合、電子）移動度，
単位酸化膜容量，しきい値電圧、μP，ＶTPは、ＭＯＳ
トランジスタＭ4，Ｍ5（Ｍ6も同じ）の半導体プロセス
により決まるチャネルの平均キャリヤ（この場合、ホー
ル）移動度，しきい値電圧である。
ＯＳトランジスタＭ1，Ｍ2の半導体プロセスにより決ま
るチャネルの平均キャリヤ（この場合、電子）移動度，
単位酸化膜容量，しきい値電圧、μP，ＶTPは、ＭＯＳ
トランジスタＭ4，Ｍ5（Ｍ6も同じ）の半導体プロセス
により決まるチャネルの平均キャリヤ（この場合、ホー
ル）移動度，しきい値電圧である。
【００５１】出力端子３のレベルが反転するときは、数
１５が成立する。
１５が成立する。
【００５２】
【数１５】
【００５３】また、ＭＯＳトランジスタＭ1，Ｍ2のソー
ス電位をＶCとすると、入力電圧Ｖinと基準電圧Ｖrefと
の関係は、前述の数４，数５のようになるので、論理し
きい値電圧ＶTHを求めると数１６のようになる。
ス電位をＶCとすると、入力電圧Ｖinと基準電圧Ｖrefと
の関係は、前述の数４，数５のようになるので、論理し
きい値電圧ＶTHを求めると数１６のようになる。
【００５４】
【数１６】
【００５５】数１６の第２項は、数６の第２項と同様に
オフセット電圧に相当し、コンパレータの論理しきい値
電圧ＶTHは、ＭＯＳトランジスタＭ3，Ｍ4のゲート幅と
ゲート長との比Ｗ／Ｌを可変にすることにより、基準電
圧Ｖrefとオフセット電圧分だけ異なる電位に設定可能
であることが判る。
オフセット電圧に相当し、コンパレータの論理しきい値
電圧ＶTHは、ＭＯＳトランジスタＭ3，Ｍ4のゲート幅と
ゲート長との比Ｗ／Ｌを可変にすることにより、基準電
圧Ｖrefとオフセット電圧分だけ異なる電位に設定可能
であることが判る。
【００５６】一方、制御端子４に入力される制御信号の
電位がロウレベル（低電位）にされると、スイッチＳ3
はオン、スイッチＳ4はオフとなり、ＭＯＳトランジス
タＭ6のゲート電位はＭＯＳトランジスタＭ3のゲート電
位と等しくなる。この場合のコンパレータの論理しきい
値電圧ＶTHは、以下のように求まる。
電位がロウレベル（低電位）にされると、スイッチＳ3
はオン、スイッチＳ4はオフとなり、ＭＯＳトランジス
タＭ6のゲート電位はＭＯＳトランジスタＭ3のゲート電
位と等しくなる。この場合のコンパレータの論理しきい
値電圧ＶTHは、以下のように求まる。
【００５７】Ｍ6のドレイン電流ＩD6は、数１７で表さ
れるので出力端子３のレベルが反転するとき、数１８が
成立する。
れるので出力端子３のレベルが反転するとき、数１８が
成立する。
【００５８】
【数１７】
【００５９】
【数１８】
【００６０】同様に論理しきい値電圧ＶTHを求めると次
に示す数１９のようになる。
に示す数１９のようになる。
【００６１】
【数１９】
【００６２】数１９の第２項は、数１６の第２項に示さ
れるオフセット電圧と異なり、別のオフセット電圧であ
ることを示している。すなわち、この実施例のコンパレ
ータにおいては、ＭＯＳトランジスタＭ6がオンされる
ことによってオンされる前とは異なる論理しきい値電圧
を持つようになることが分かる。つまり、制御端子４の
電位によりカレントミラー回路を構成するＭＯＳトラン
ジスタのゲート幅／ゲート長比を変化させ、見かけ上の
電流比を変化させ、参照側ＭＯＳトランジスタＭ2に流
れる電流の大きさ変えることができ、これによって異な
るオフセット電圧を差動回路内に発生させることがで
き、１種類の基準電圧によって２つの論理しきい値を有
し図３に示すようなヒステリシス特性を呈するコンパレ
ータが実現される。しかも、この実施例では、コンパー
タの出力信号を制御端子４に帰還して制御信号としてい
るので、スイッチＳ3，Ｓ4を制御するための信号を形成
する回路を別途に設ける必要もない。
れるオフセット電圧と異なり、別のオフセット電圧であ
ることを示している。すなわち、この実施例のコンパレ
ータにおいては、ＭＯＳトランジスタＭ6がオンされる
ことによってオンされる前とは異なる論理しきい値電圧
を持つようになることが分かる。つまり、制御端子４の
電位によりカレントミラー回路を構成するＭＯＳトラン
ジスタのゲート幅／ゲート長比を変化させ、見かけ上の
電流比を変化させ、参照側ＭＯＳトランジスタＭ2に流
れる電流の大きさ変えることができ、これによって異な
るオフセット電圧を差動回路内に発生させることがで
き、１種類の基準電圧によって２つの論理しきい値を有
し図３に示すようなヒステリシス特性を呈するコンパレ
ータが実現される。しかも、この実施例では、コンパー
タの出力信号を制御端子４に帰還して制御信号としてい
るので、スイッチＳ3，Ｓ4を制御するための信号を形成
する回路を別途に設ける必要もない。
【００６３】図５は、第１と第２の実施例を合成した実
施例を示す。すなわち、差動ＭＯＳトランジスタＭ2と
カレントミラーＭＯＳトランジスタＭ4のそれぞれにＷ
／Ｌ比変換用ＭＯＳトランジスタＭ5，Ｍ6を接続するよ
うにしたものである。
施例を示す。すなわち、差動ＭＯＳトランジスタＭ2と
カレントミラーＭＯＳトランジスタＭ4のそれぞれにＷ
／Ｌ比変換用ＭＯＳトランジスタＭ5，Ｍ6を接続するよ
うにしたものである。
【００６４】この他にも、オフセット電圧の発生方法と
しては、第１の実施例においてＭＯＳトランジスタＭ5
をＭＯＳトランジスタＭ2と並列に接続する代わりにＭ
ＯＳトランジスタＭ1と並列に接続したり、第２の実施
例においてＭＯＳトランジスタＭ6をＭＯＳトランジス
タＭ4と並列に接続する代わりにＭＯＳトランジスタＭ3
と並列に接続させるようにしてもよい。その場合、制御
回路２０によるかかるＭＯＳトランジスタＭ5，Ｍ6のオ
ン、オフ動作は上記実施例における動作とは逆になるよ
うに制御してやれば良い。
しては、第１の実施例においてＭＯＳトランジスタＭ5
をＭＯＳトランジスタＭ2と並列に接続する代わりにＭ
ＯＳトランジスタＭ1と並列に接続したり、第２の実施
例においてＭＯＳトランジスタＭ6をＭＯＳトランジス
タＭ4と並列に接続する代わりにＭＯＳトランジスタＭ3
と並列に接続させるようにしてもよい。その場合、制御
回路２０によるかかるＭＯＳトランジスタＭ5，Ｍ6のオ
ン、オフ動作は上記実施例における動作とは逆になるよ
うに制御してやれば良い。
【００６５】以上説明したように、上記実施例は、ソー
スを共通に接続した一対の差動ＭＯＳトランジスタを有
するコンパレータにおいて、任意のオフセット電圧を発
生できるように前記差動ＭＯＳトランジスタ対の一方の
ＭＯＳトランジスタのゲート幅／ゲート長比を見かけ上
可変できるように、あるいは、前記差動ＭＯＳトランジ
スタのドレインに接続されるカレントミラー回路の見か
け上の電流比を変更できるように構成したので、差動回
路において発生するオフセット電圧を切り替えることに
より基準電圧源を複数用意しなくても、１種類の基準電
圧によってコンパレータの論理しきい値電圧を切り替え
てヒステリシス特性を持たせることが可能となる。その
結果、半導体集積回路のチップサイズを低減もしくはシ
ステムの実装密度を向上させることができるという効果
がある。
スを共通に接続した一対の差動ＭＯＳトランジスタを有
するコンパレータにおいて、任意のオフセット電圧を発
生できるように前記差動ＭＯＳトランジスタ対の一方の
ＭＯＳトランジスタのゲート幅／ゲート長比を見かけ上
可変できるように、あるいは、前記差動ＭＯＳトランジ
スタのドレインに接続されるカレントミラー回路の見か
け上の電流比を変更できるように構成したので、差動回
路において発生するオフセット電圧を切り替えることに
より基準電圧源を複数用意しなくても、１種類の基準電
圧によってコンパレータの論理しきい値電圧を切り替え
てヒステリシス特性を持たせることが可能となる。その
結果、半導体集積回路のチップサイズを低減もしくはシ
ステムの実装密度を向上させることができるという効果
がある。
【００６６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、出力端子３から出力される信号は、入力
端子１に入力される信号Ｖinと同相となるように構成さ
れているが、出力端子３を直接ＭＯＳトランジスタＭ
7，Ｍ8の共通ドレインに接続する等の方法により入力信
号とは逆相の信号を出力させるように構成されたコンパ
レータに適用することも可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、出力端子３から出力される信号は、入力
端子１に入力される信号Ｖinと同相となるように構成さ
れているが、出力端子３を直接ＭＯＳトランジスタＭ
7，Ｍ8の共通ドレインに接続する等の方法により入力信
号とは逆相の信号を出力させるように構成されたコンパ
レータに適用することも可能である。
【００６７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００６８】すなわち、差動回路またはカレントミラー
回路を構成するＭＯＳトランジスタのゲート幅／ゲート
長比が可変となり、しきい値電圧ＶTHと基準電圧Ｖref
との間にオフセット電圧を発生させることが可能とな
り、これによって複数のしきい値電圧に対応した複数の
基準電圧源を設けることなく１種類の基準電圧で、２種
類以上の論理しきい値に対して比較可能なヒステリシス
特性を有するコンパレータが実現できる。
回路を構成するＭＯＳトランジスタのゲート幅／ゲート
長比が可変となり、しきい値電圧ＶTHと基準電圧Ｖref
との間にオフセット電圧を発生させることが可能とな
り、これによって複数のしきい値電圧に対応した複数の
基準電圧源を設けることなく１種類の基準電圧で、２種
類以上の論理しきい値に対して比較可能なヒステリシス
特性を有するコンパレータが実現できる。
【図１】本発明の第１の実施例を示す回路構成図。
【図２】図１の実施例のコンパレータの特性を説明する
ための入出力特性図。
ための入出力特性図。
【図３】ヒステリシス特性を有するコンパレータの入出
力特性図。
力特性図。
【図４】本発明の第２の実施例を示す回路構成図。
【図５】本発明の第１と第２の実施例を合成した第３の
実施例を示す回路構成図。
実施例を示す回路構成図。
Ｍ0〜Ｍ14 ＭＯＳトランジスタ、 Ｉ0 定電流源、 ＩD1〜ＩD6 Ｍ1〜Ｍ6のドレイン電流、 Ｓ1〜Ｓ4 スイッチ、 Ｖref 基準電圧、 Ｖin 入力電圧、 Ｖbias バイアス用電圧、 ＩＮＶ1，ＩＮＶ2 インバータ、 １，２ 入力端子、 ３ 出力端子、 ４ 制御端子、 ６ 電源電圧端子、 １０ 出力回路、 ２０ スイッチ制御回路、 ３０ コンパレータ。
Claims (5)
- 【請求項１】 ソースが共通接続された一対の第１導電
型の差動ＭＯＳトランジスタと、前記共通ソースに接続
された定電流源と、前記差動ＭＯＳトランジスタのドレ
インに接続された第２導電型のＭＯＳトランジスタより
構成されたカレントミラー回路と、前記差動ＭＯＳトラ
ンジスタのいずれか一方のドレインに接続された出力回
路とを備え、前記差動ＭＯＳトランジスタの一方のゲー
トに入力電圧を、他方のゲートに基準電圧を与えること
により比較出力を得るように構成されたコンパレータに
おいて、前記差動ＭＯＳトランジスタのいずれか一方と
並列に第１導電型のＭＯＳトランジスタを接続するとと
もに、該ＭＯＳトランジスタのゲートを第１のスイッチ
を介して前記入力端子に接続し、該第１スイッチを前記
出力回路の出力電圧に応じてオンまたはオフさせて論理
しきい値を変化させるようにしたことを特徴とするコン
パレータ。 - 【請求項２】 前記差動ＭＯＳトランジスタの一方と並
列に接続された前記ＭＯＳトランジスタのゲートと電源
電圧端子との間に第２のスイッチを接続し、該第２スイ
ッチを前記第１スイッチと相補的にオン、オフさせるよ
うに構成したことを特徴とする請求項１に記載のコンパ
レータ。 - 【請求項３】 ソースが共通接続された一対の第１導電
型の差動ＭＯＳトランジスタと、前記共通ソースに接続
された定電流源と、前記差動ＭＯＳトランジスタのドレ
インに接続された第２導電型のＭＯＳトランジスタより
構成されたカレントミラー回路と、前記差動ＭＯＳトラ
ンジスタのいずれか一方のドレインに接続された出力回
路とを備え、前記差動ＭＯＳトランジスタの一方のゲー
トに入力電圧を、他方のゲートに基準電圧を与えること
により比較出力を得るように構成されたコンパレータに
おいて、前記カレントミラー回路を構成するＭＯＳトラ
ンジスタのいずれか一方と並列に第２導電型のＭＯＳト
ランジスタを接続するとともに、該ＭＯＳトランジスタ
のゲートを第３のスイッチを介して前記入力端子に接続
し、該第３スイッチを前記出力回路の出力電圧に応じて
オンまたはオフさせて論理しきい値を変化させるように
したことを特徴とするコンパレータ。 - 【請求項４】 前記カレントミラー回路を構成するＭＯ
Ｓトランジスタの一方と並列に接続されたＭＯＳトラン
ジスタのゲートと定電圧端子との間に第４のスイッチを
接続し、該第４スイッチを前記第３スイッチ相補的にオ
ン、オフさせるように構成したことを特徴とする請求項
３に記載のコンパレータ。 - 【請求項５】 前記第１スイッチまたは前記第３スイッ
チは、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型
ＭＯＳトランジスタとが並列に接続されてなるトランス
ミッションゲートにより構成されていることを特徴とす
る請求項１または請求項３に記載のコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7122644A JPH08316798A (ja) | 1995-05-22 | 1995-05-22 | コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7122644A JPH08316798A (ja) | 1995-05-22 | 1995-05-22 | コンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316798A true JPH08316798A (ja) | 1996-11-29 |
Family
ID=14841078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7122644A Pending JPH08316798A (ja) | 1995-05-22 | 1995-05-22 | コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08316798A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0918297A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | ヒステリシス付きコンパレータ |
| US5923024A (en) * | 1997-10-02 | 1999-07-13 | Angstrom Technologies, Inc. | Apparatus and methods for controlling sensor signal hysteresis |
| WO2002099619A1 (fr) * | 2001-05-30 | 2002-12-12 | Thine Electronics, Inc. | Circuit integre a semi-conducteur |
| JP2008005547A (ja) * | 2007-09-04 | 2008-01-10 | Ricoh Co Ltd | ヒステリシスコンパレータ |
| JP2013518412A (ja) * | 2010-01-26 | 2013-05-20 | フリースケール セミコンダクター インコーポレイテッド | ブラウンアウト検出回路を有するデータ処理システム |
-
1995
- 1995-05-22 JP JP7122644A patent/JPH08316798A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0918297A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | ヒステリシス付きコンパレータ |
| US5923024A (en) * | 1997-10-02 | 1999-07-13 | Angstrom Technologies, Inc. | Apparatus and methods for controlling sensor signal hysteresis |
| WO2002099619A1 (fr) * | 2001-05-30 | 2002-12-12 | Thine Electronics, Inc. | Circuit integre a semi-conducteur |
| JP2008005547A (ja) * | 2007-09-04 | 2008-01-10 | Ricoh Co Ltd | ヒステリシスコンパレータ |
| JP4616871B2 (ja) * | 2007-09-04 | 2011-01-19 | 株式会社リコー | ヒステリシスコンパレータ |
| JP2013518412A (ja) * | 2010-01-26 | 2013-05-20 | フリースケール セミコンダクター インコーポレイテッド | ブラウンアウト検出回路を有するデータ処理システム |
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