JPH08316798A - コンパレータ - Google Patents

コンパレータ

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Publication number
JPH08316798A
JPH08316798A JP7122644A JP12264495A JPH08316798A JP H08316798 A JPH08316798 A JP H08316798A JP 7122644 A JP7122644 A JP 7122644A JP 12264495 A JP12264495 A JP 12264495A JP H08316798 A JPH08316798 A JP H08316798A
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JP
Japan
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mos transistor
switch
gate
voltage
comparator
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Application number
JP7122644A
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English (en)
Inventor
Tomokazu Nagai
智和 永井
Yoshitaka Abe
義孝 阿部
Takao Okazaki
孝男 岡崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 1つの基準電圧で2種類以上の論理しきい値
電圧を有するコンパレータを提供する。 【構成】 差動動作を行なう一対のMOSトランジスタ
とMOSトランジスタからなるカレントミラー回路と出
力回路とを備えたコンパレータにおいて、一方の差動M
OSトランジスタまたはカレントミラー回路の一方のM
OSトランジスタと並列にMOSトランジスタを接続し
て見かけ上のゲート幅/ゲート長比を可変できるように
した。 【効果】 差動回路に任意のオフセット電圧を生成する
ことができ、これにより基準電圧とは異なる論理しきい
値電圧で入力信号を比較することが可能となり、一つの
基準電圧でヒステリシス特性を実現できるようになる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路さらに
はMOSトランジスタからなる差動回路に適用して有効
な技術に関し、特にヒステリシス特性を有するコンパレ
ータに利用して有効な技術に関する。
【0002】
【従来の技術】従来、入力電圧としきい値電圧とを比較
して出力するコンパレータとしてヒステリシス特性を有
するものがある。従来のヒステリシス特性を有する回路
としては、特開昭62−122号に示されるように、差
動回路の参照側入力端子に供給すべき2つの論理しきい
値電圧に対応して2つの基準電圧源を用意し、入力信号
がハイレベルからロウレベルに変化するときに低い論理
しきい値を、また入力信号がロウレベルからハイレベル
に変化するときには高い論理しきい値を有するように、
前記基準電圧をスイッチ素子で切り替えることによりヒ
ステリシス特性を持たせるようにしたものが知られてい
る。
【0003】
【発明が解決しようとする課題】上記従来技術では、2
つの論理しきい値電圧に対応して2つの基準電圧源をコ
ンパレータが形成された半導体集積回路内に設ける必要
があり、半導体集積回路のチップサイズが増大するとい
う不都合がある。また、半導体集積回路内に基準電圧源
が存在しない場合には、2つの基準電圧を外部から供給
する必要があり、半導体集積回路を使用したシステムの
実装密度が低下するという問題点がある。
【0004】本発明の目的は、1つの基準電圧で2種類
以上の論理しきい値電圧を形成してヒステリシス特性を
有するようにしたコンパレータを実現し、これによって
チップサイズを低減もしくはシステムの実装密度を向上
させることが可能な半導体集積回路を提供することにあ
る。
【0005】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【0006】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【0007】すなわち、ソースを共通に接続した一対の
差動MOSトランジスタを有するコンパレータにおい
て、任意のオフセット電圧を発生できるように前記差動
MOSトランジスタ対の一方のMOSトランジスタのゲ
ート幅/ゲート長比を見かけ上可変できるように構成し
たものである。
【0008】前記差動MOSトランジスタのゲート幅/
ゲート長比を可変とする代わりに、前記差動MOSトラ
ンジスタ回路のドレインに接続されるカレントミラー回
路の見かけ上の電流比を変更できるように構成しても良
い。
【0009】
【作用】上記した手段によれば、差動回路において発生
するオフセット電圧を切り替えることにより基準電圧源
を複数用意しなくても、1種類の基準電圧によってコン
パレータの論理しきい値電圧を切り替えてヒステリシス
特性を持たせることが可能となる。また、最初からオフ
セット電圧を発生させておくことにより、基準電圧と異
なるしきい値電圧に対してヒステリシス特性を奏するコ
ンパレータ動作が可能となる。
【0010】
【実施例】以下、本発明に係るコンパレータの一実施例
を図1を用いて説明する。図において、M1,M2は、差
動動作を行なうようにソースが共通に接続されたNチャ
ネル型MOSトランジスタ対であり、これらの差動MO
SトランジスタM1とM2のゲートが入力端子1と2にそ
れぞれ接続されている。M3,M4は、MOSトランジス
タM1,M2のドレインに接続されたPチャネル型の負荷
MOSトランジスタであり、M3,M4は互いにゲートが
共通接続されておりカレントミラー回路を構成してい
る。M5は、前記MOSトランジスタM2とソース,ドレ
インが共通になるように並列接続されたMOSトランジ
スタである。
【0011】I0は、前記差動MOSトランジスタM1,
M2の共通ソースに接続された定電流源であり、本図で
は、MOSトランジスタM0とバイアス電圧源Vbiasに
よる一構成例を示し、MOSトランジスタM0のゲート
・ソース間にバイアス電圧Vbiasが印加されることによ
り定電流源として動作する。この実施例では、前記入力
端子1に入力電圧Vinが、また入力端子2に基準電圧V
refが供給される。
【0012】S1は、入力端子2とMOSトランジスタ
M5のゲートとの間に接続された第1のスイッチであ
り、本実施例ではPチャネル型MOSトランジスタM9
とN型チャネルMOSトランジスタM10とが並列に接続
されてなるトランスミッションゲートにより構成され、
制御端子4に入力される制御信号によりオン、オフ動作
されて、オン状態ではMOSトランジスタM2とM5のゲ
ート・ソース間を同電圧にするように作用する。S2
は、前記MOSトランジスタM5のゲートと接地点との
間に接続された第2のスイッチであり、Nチャネル型M
OSトランジスタM11により構成され、制御端子4に入
力される制御信号の反転信号によりオン、オフ動作され
て、オン状態では、前記MOSトランジスタM5のゲ−
トに接地電圧を供給してこれを非動作状態にする。
【0013】20は、CMOSインバータ回路INV2
からなるスイッチ制御回路であり、制御端子4に入力さ
れる制御信号により前記スイッチS1とS2とが相補的に
オン/オフ動作するように制御する。10は出力回路で
あり、図1の実施例では、一例として、電源電圧端子6
と接地点との直列接続されたMOSトランジスタM7,
M8とその共通ドレインに接続されたインバータINV1
とから構成されている。本実施例では、この出力回路1
0の出力電圧が前記制御端子4に制御電圧として帰還さ
れるように構成されている。
【0014】次に本実施例のコンパレータの動作を説明
する。説明を簡単にするために、MOSトランジスタM
3,M4のゲート幅とゲート長との比が等しくドレイン電
流ID3,ID4が等しいとする。このときの出力端子3の
レベルは、前記MOSトランジスタM1,M2,M5のド
レイン電流ID1,ID2,ID5により制御され、ID1>I
D2+ID5の時は出力端子3がハイレベル(高電位)に、
またID1<ID2+ID5の時は出力端子3がロウレベル
(低電位)になる。
【0015】まず、入力信号Vinがロウレベルにされる
ことにより制御端子4へ帰還される制御信号の電位がロ
ウレベル(低電位)になっている場合を考える。このと
き、スイッチS1はオフ、またスイッチS2はオンとな
り、MOSトランジスタM5のゲート電位は接地電位と
なる。したがって、MOSトランジスタM5は、オフ状
態(ID5=0)となり、定電流源I0に接続されたMO
SトランジスタM1,M2のみが差動動作を行なう。この
ときコンパレータの出力端子3のレベルが反転するとき
の入力電圧Vinを論理しきい値電圧VTHとすると、論理
しきい値電圧VTHは以下のように求まる。
【0016】すなわち、前記MOSトランジスタM1,
M2,M5のゲート幅とゲート長との比をそれぞれW1/
L1,W2/L2,W5/L5、またMOSトランジスタM
1,M2のゲート・ソース間電圧をVGS1,VGS2とする
と、MOSトランジスタM1,M2のドレイン電流ID1,
ID2は、次に示す数1,数2で表される。
【0017】
【数1】
【0018】
【数2】
【0019】ここで、μn,COX,VTNは、それぞれM
OSトランジスタM1,M2(M3も同じ)の半導体プロ
セスにより決まるチャネルの平均キャリヤ(この場合、
電子)移動度,単位酸化膜容量,しきい値電圧である。
【0020】MOSトランジスタM3,M4のドレイン電
流は等しいので出力端子3のレベルが反転するときに
は、数3が成立する。
【0021】
【数3】
【0022】また、MOSトランジスタM1,M2のソー
ス電位をVCとすると、入力電圧Vinと基準電圧Vrefと
の関係は、数4,数5のようになる。
【0023】
【数4】
【0024】
【数5】
【0025】前述の数1〜数5より、論理しきい値電圧
VTH(=Vin)を求めると数6のようになる。
【0026】
【数6】
【0027】数6の第2項は、オフセット電圧に相当
し、コンパレータのしきい値電圧VTHは、MOSトラン
ジスタM1,M2のゲート幅/ゲート長比を可変すること
により、基準電圧Vrefとはオフセット電圧分だけ異な
る電位に設定可能であることが判る。従って、MOSト
ランジスタM1,M2のゲート幅/ゲート長比の差を数7
に示すようにΔW/Lとすると、
【0028】
【数7】
【0029】コンパレータの入力電圧Vinに対する出力
特性は、図2のようになり、ΔW/L<0と設定すると
基準電圧Vrefより高い電位に論理しきい値電圧に、逆
にΔW/L>0と設定すると基準電圧Vrefより低い電
位に論理しきい値電圧を設定可能となる。これはΔW/
Lの設定、つまり、W1/L1,W2/L2を適当な値に設
定しておくことにより、基準電圧Vrefと異なる論理し
きい値電圧でコンパレータ動作が可能であることを意味
している。
【0030】この実施例では、ΔW/L<0すなわちM
OSトランジスタM1のW/LよりもM2のW/Lを大き
く設定して入力信号Vinがロウレベルからハイレベルに
変化するとき(このときMOSトランジスタM5はオ
フ)のコンパレータの論理しきい値VTHHが基準電圧Vr
efよりも高くなるようにしている。
【0031】次に、入力信号Vinがハイレベルにされる
ことによって制御端子4へ入力される制御信号の電位が
ハイレベル(高電位)になっている場合を考える。この
場合、図1のコンパレータのスイッチS1はオン、スイ
ッチS2はオフとなり、MOSトランジスタM5のゲート
電位はMOSトランジスタM2のゲート電位と等しくな
る。したがって、定電流源I0に接続されたMOSトラ
ンジスタM1,M2,M5が差動動作を行ない、この場合
の論理しきい値電圧VTHは、以下のように求まる。
【0032】前記MOSトランジスタM1,M2,M5の
ゲート幅とゲート長との比をそれぞれW1/L1,W2/
L2,W5/L5、またゲート・ソース間電圧をVGS1,V
GS2,VGS5とすると、MOSトランジスタM1,M2のド
レイン電流ID1,ID2は、前記数1,数2で表され、M
5のドレイン電流ID5は、次式数8で表される。
【0033】
【数8】
【0034】前記MOSトランジスタM3,M4のドレイ
ン電流が等しいときに出力端子3のレベルが反転するの
で、入力信号が論理しきい値電圧と等しいときには数9
が成立する。
【0035】
【数9】
【0036】これより、論理しきい値電圧VTHを求める
と次に示す数10のようになる。
【0037】
【数10】
【0038】数10の第2項は、数6の第2項に示され
るオフセット電圧と異なり、別のオフセット電圧である
ことを示している。すなわち、この実施例のコンパレー
タにおいては、MOSトランジスタM5がオンされるこ
とによってオンされる前とは異なる論理しきい値電圧を
持つようになることが分かる。つまり、制御端子4の電
位により差動回路の参照側MOSトランジスタの見かけ
上のゲート幅/ゲート長比を可変することができる。こ
の実施例では、M2の見かけ上のW/Lを増加つまりΔ
W/L>0となるようにすることによって、入力信号が
ハイレベルからロウレベルに変化するときのンパレータ
の論理しきい値VTHLが基準電圧Vrefよりも低くなるよ
うにしている。
【0039】上記のように、本実施例では、MOSトラ
ンジスタM5がオン、オフすることで異なるオフセット
電圧を差動回路内に発生させることができ、1種類の基
準電圧によって2種類の論理しきい値を持つ図3に示す
ようなヒステリシス特性を有するコンパレータが実現さ
れる。しかも、この実施例では、コンパレータの出力信
号を制御端子4に帰還して制御信号としているので、ス
イッチS1,S2を制御するための信号を形成する回路を
別途に設ける必要もない。
【0040】次に本発明に係るコンパレータの第2実施
例を図4を用いて説明する。図4において、M1,M2
は、差動動作を行なうようにソースが共通に接続された
MOSトランジスタであり、簡単のためにゲート幅/ゲ
ート長比は同じとする。入力端子1,2には、それぞれ
前記MOSトランジスタM1,M2のゲートが接続されて
いる。M3,M4は、MOSトランジスタM1,M2と異な
る導電型のMOSトランジスタであり、M3,M4はゲー
トが共通接続されてカレントミラー回路を構成してい
る。M6は、前記カレントミラー回路の一方のMOSト
ランジスタ(図4では、M4)とソース,ドレインが共
通になるように並列接続されたMOSトランジスタであ
る。
【0041】I0は、前記差動MOSトランジスタM1,
M2の共通ソースに接続された定電流源であり、本図で
は、MOSトランジスタM0とバイアス電圧源Vbiasに
よる一構成例を示し、MOSトランジスタM0のゲート
・ソース間にバイアス電圧Vbiasが印加されることによ
り定電流源として動作する。S3は、MOSトランジス
タからなる第3のスイッチであり、Pチャネル型MOS
トランジスタM12とN型チャネルMOSトランジスタM
13とが並列に接続されてなるトランスミッションゲート
により構成され、MOSトランジスタM4とMOSトラ
ンジスタM6のゲート・ソース間を同電圧にするように
動作する。S4は、Pチャネル型MOSトランジスタM1
4により構成された第4のスイッチであり、前記第3の
スイッチS3がオフ時にオン動作し、MOSトランジス
タM6のゲートにソース電位(電源電圧端子6からの電
源電圧Vcc)を供給し、これを非動作状態にする。2
0は、インバータINV2からなるスイッチ制御回路で
あり、制御端子4より入力される制御信号に基づいて前
記スイッチS3,S4が相補的にオン、オフ動作するよう
に制御する。
【0042】10は出力回路であり、図1の実施例と同
様に一例として、MOSトランジスタM7,M8及びイン
バータINV1による構成例を示す。本実施例では、こ
の出力回路10の出力電圧が前記制御端子4に制御電圧
として帰還されるように構成されている。そして、前記
入力端子1に入力電圧Vinが、また入力端子2に基準電
圧Vrefが供給される。
【0043】出力端子3のレベルは、前記MOSトラン
ジスタM2,M4,M6のドレイン電流ID2,ID4,ID6
により制御され、ID2<ID4+ID6の時は出力端子3が
ハイレベル(高電位)に、ID2>ID4+ID6の時は出力
端子3がロウレベル(低電位)になる。
【0044】制御端子4に入力される制御信号の電位が
ハイレベル(高電位)にされると、スイッチS3はオ
フ、スイッチS4はオンとなり、MOSトランジスタM6
のゲート電位はソース電位と同じ電位(電源電圧Vc
c)になる。したがって、MOSトランジスタM6は、
オフ状態(ID6=0)となり、出力端子3のレベルが反
転するときの入力電圧Vinを論理しきい値電圧VTHとす
ると、この論理しきい値電圧VTHは、以下のように求ま
る。
【0045】すなわち、ここで、前記MOSトランジス
タM3,M4,M6のゲート幅/ゲート長比をそれぞれW3
/L3,W4/L4,W6/L6、MOSトランジスタM1,
M2,M3,M4のゲート・ソース間電圧をVGS1,VGS
2,VGS3,VGS4とすると、ドレイン電流ID1,ID2,
ID3,ID4は、次式、数11,数12,数13,数14
で表される。
【0046】
【数11】
【0047】
【数12】
【0048】
【数13】
【0049】
【数14】
【0050】ここで、μn,COX,VTNは、それぞれM
OSトランジスタM1,M2の半導体プロセスにより決ま
るチャネルの平均キャリヤ(この場合、電子)移動度,
単位酸化膜容量,しきい値電圧、μP,VTPは、MOS
トランジスタM4,M5(M6も同じ)の半導体プロセス
により決まるチャネルの平均キャリヤ(この場合、ホー
ル)移動度,しきい値電圧である。
【0051】出力端子3のレベルが反転するときは、数
15が成立する。
【0052】
【数15】
【0053】また、MOSトランジスタM1,M2のソー
ス電位をVCとすると、入力電圧Vinと基準電圧Vrefと
の関係は、前述の数4,数5のようになるので、論理し
きい値電圧VTHを求めると数16のようになる。
【0054】
【数16】
【0055】数16の第2項は、数6の第2項と同様に
オフセット電圧に相当し、コンパレータの論理しきい値
電圧VTHは、MOSトランジスタM3,M4のゲート幅と
ゲート長との比W/Lを可変にすることにより、基準電
圧Vrefとオフセット電圧分だけ異なる電位に設定可能
であることが判る。
【0056】一方、制御端子4に入力される制御信号の
電位がロウレベル(低電位)にされると、スイッチS3
はオン、スイッチS4はオフとなり、MOSトランジス
タM6のゲート電位はMOSトランジスタM3のゲート電
位と等しくなる。この場合のコンパレータの論理しきい
値電圧VTHは、以下のように求まる。
【0057】M6のドレイン電流ID6は、数17で表さ
れるので出力端子3のレベルが反転するとき、数18が
成立する。
【0058】
【数17】
【0059】
【数18】
【0060】同様に論理しきい値電圧VTHを求めると次
に示す数19のようになる。
【0061】
【数19】
【0062】数19の第2項は、数16の第2項に示さ
れるオフセット電圧と異なり、別のオフセット電圧であ
ることを示している。すなわち、この実施例のコンパレ
ータにおいては、MOSトランジスタM6がオンされる
ことによってオンされる前とは異なる論理しきい値電圧
を持つようになることが分かる。つまり、制御端子4の
電位によりカレントミラー回路を構成するMOSトラン
ジスタのゲート幅/ゲート長比を変化させ、見かけ上の
電流比を変化させ、参照側MOSトランジスタM2に流
れる電流の大きさ変えることができ、これによって異な
るオフセット電圧を差動回路内に発生させることがで
き、1種類の基準電圧によって2つの論理しきい値を有
し図3に示すようなヒステリシス特性を呈するコンパレ
ータが実現される。しかも、この実施例では、コンパー
タの出力信号を制御端子4に帰還して制御信号としてい
るので、スイッチS3,S4を制御するための信号を形成
する回路を別途に設ける必要もない。
【0063】図5は、第1と第2の実施例を合成した実
施例を示す。すなわち、差動MOSトランジスタM2と
カレントミラーMOSトランジスタM4のそれぞれにW
/L比変換用MOSトランジスタM5,M6を接続するよ
うにしたものである。
【0064】この他にも、オフセット電圧の発生方法と
しては、第1の実施例においてMOSトランジスタM5
をMOSトランジスタM2と並列に接続する代わりにM
OSトランジスタM1と並列に接続したり、第2の実施
例においてMOSトランジスタM6をMOSトランジス
タM4と並列に接続する代わりにMOSトランジスタM3
と並列に接続させるようにしてもよい。その場合、制御
回路20によるかかるMOSトランジスタM5,M6のオ
ン、オフ動作は上記実施例における動作とは逆になるよ
うに制御してやれば良い。
【0065】以上説明したように、上記実施例は、ソー
スを共通に接続した一対の差動MOSトランジスタを有
するコンパレータにおいて、任意のオフセット電圧を発
生できるように前記差動MOSトランジスタ対の一方の
MOSトランジスタのゲート幅/ゲート長比を見かけ上
可変できるように、あるいは、前記差動MOSトランジ
スタのドレインに接続されるカレントミラー回路の見か
け上の電流比を変更できるように構成したので、差動回
路において発生するオフセット電圧を切り替えることに
より基準電圧源を複数用意しなくても、1種類の基準電
圧によってコンパレータの論理しきい値電圧を切り替え
てヒステリシス特性を持たせることが可能となる。その
結果、半導体集積回路のチップサイズを低減もしくはシ
ステムの実装密度を向上させることができるという効果
がある。
【0066】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、出力端子3から出力される信号は、入力
端子1に入力される信号Vinと同相となるように構成さ
れているが、出力端子3を直接MOSトランジスタM
7,M8の共通ドレインに接続する等の方法により入力信
号とは逆相の信号を出力させるように構成されたコンパ
レータに適用することも可能である。
【0067】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【0068】すなわち、差動回路またはカレントミラー
回路を構成するMOSトランジスタのゲート幅/ゲート
長比が可変となり、しきい値電圧VTHと基準電圧Vref
との間にオフセット電圧を発生させることが可能とな
り、これによって複数のしきい値電圧に対応した複数の
基準電圧源を設けることなく1種類の基準電圧で、2種
類以上の論理しきい値に対して比較可能なヒステリシス
特性を有するコンパレータが実現できる。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示す回路構成図。
【図2】図1の実施例のコンパレータの特性を説明する
ための入出力特性図。
【図3】ヒステリシス特性を有するコンパレータの入出
力特性図。
【図4】本発明の第2の実施例を示す回路構成図。
【図5】本発明の第1と第2の実施例を合成した第3の
実施例を示す回路構成図。
【符号の説明】
M0〜M14 MOSトランジスタ、 I0 定電流源、 ID1〜ID6 M1〜M6のドレイン電流、 S1〜S4 スイッチ、 Vref 基準電圧、 Vin 入力電圧、 Vbias バイアス用電圧、 INV1,INV2 インバータ、 1,2 入力端子、 3 出力端子、 4 制御端子、 6 電源電圧端子、 10 出力回路、 20 スイッチ制御回路、 30 コンパレータ。

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 ソースが共通接続された一対の第1導電
    型の差動MOSトランジスタと、前記共通ソースに接続
    された定電流源と、前記差動MOSトランジスタのドレ
    インに接続された第2導電型のMOSトランジスタより
    構成されたカレントミラー回路と、前記差動MOSトラ
    ンジスタのいずれか一方のドレインに接続された出力回
    路とを備え、前記差動MOSトランジスタの一方のゲー
    トに入力電圧を、他方のゲートに基準電圧を与えること
    により比較出力を得るように構成されたコンパレータに
    おいて、前記差動MOSトランジスタのいずれか一方と
    並列に第1導電型のMOSトランジスタを接続するとと
    もに、該MOSトランジスタのゲートを第1のスイッチ
    を介して前記入力端子に接続し、該第1スイッチを前記
    出力回路の出力電圧に応じてオンまたはオフさせて論理
    しきい値を変化させるようにしたことを特徴とするコン
    パレータ。
  2. 【請求項2】 前記差動MOSトランジスタの一方と並
    列に接続された前記MOSトランジスタのゲートと電源
    電圧端子との間に第2のスイッチを接続し、該第2スイ
    ッチを前記第1スイッチと相補的にオン、オフさせるよ
    うに構成したことを特徴とする請求項1に記載のコンパ
    レータ。
  3. 【請求項3】 ソースが共通接続された一対の第1導電
    型の差動MOSトランジスタと、前記共通ソースに接続
    された定電流源と、前記差動MOSトランジスタのドレ
    インに接続された第2導電型のMOSトランジスタより
    構成されたカレントミラー回路と、前記差動MOSトラ
    ンジスタのいずれか一方のドレインに接続された出力回
    路とを備え、前記差動MOSトランジスタの一方のゲー
    トに入力電圧を、他方のゲートに基準電圧を与えること
    により比較出力を得るように構成されたコンパレータに
    おいて、前記カレントミラー回路を構成するMOSトラ
    ンジスタのいずれか一方と並列に第2導電型のMOSト
    ランジスタを接続するとともに、該MOSトランジスタ
    のゲートを第3のスイッチを介して前記入力端子に接続
    し、該第3スイッチを前記出力回路の出力電圧に応じて
    オンまたはオフさせて論理しきい値を変化させるように
    したことを特徴とするコンパレータ。
  4. 【請求項4】 前記カレントミラー回路を構成するMO
    Sトランジスタの一方と並列に接続されたMOSトラン
    ジスタのゲートと定電圧端子との間に第4のスイッチを
    接続し、該第4スイッチを前記第3スイッチ相補的にオ
    ン、オフさせるように構成したことを特徴とする請求項
    3に記載のコンパレータ。
  5. 【請求項5】 前記第1スイッチまたは前記第3スイッ
    チは、Pチャネル型MOSトランジスタとNチャネル型
    MOSトランジスタとが並列に接続されてなるトランス
    ミッションゲートにより構成されていることを特徴とす
    る請求項1または請求項3に記載のコンパレータ。
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