JP2008005547A

JP2008005547A - ヒステリシスコンパレータ

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Publication number: JP2008005547A
Application number: JP2007228747A
Authority: JP
Inventors: Koichi Yano; 公一矢野; Akihiko Fujiwara; 明彦藤原
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2007-09-04
Filing date: 2007-09-04
Publication date: 2008-01-10
Anticipated expiration: 2023-11-07
Also published as: JP4616871B2

Abstract

【課題】簡単な回路構成でヒステリシス機能およびオフセット機能付きのコンパレータを実現でき、ＭＯＳＦＥＴのＬ(ゲート長)またはＷ(ゲート幅)、あるいはその両方を変えることができるようにする。
【解決手段】入力段に差動増幅回路Ｍ１，Ｍ２，Ｍ３，Ｍ４を備えたコンパレータにおいて、前記差動増幅回路Ｍ１〜Ｍ４の一方の入力回路に用いられているＭＯＳＦＥＴ（Ｍ３またはＭ４）のゲート長あるいはゲート幅、または該ゲート長とゲート幅の両方を前記コンパレータの出力の状態により変更することによって、入力にヒステリシス特性を持たせる。
【選択図】図１

Description

本発明は、入力オフセット電圧を備え、且つヒステリシス特性を備えたコンパレータに関する。

従来提案されているヒステリシスコンパレータとしては、例えば特開2003-8409号公報に記載の比較回路がある。図６および図７は、いずれも上記比較回路の一例を示す構成図である。
図６では、入力段の差動増幅回路のカレントミラー負荷であるＭＯＳＦＥＴ(M3)のソースと電源(Vss)の間に抵抗(R3)を、ＭＯＳＦＥＴ(M4)のソースと電源(Vss)の間に抵抗(R4)を接続し、抵抗(R4)の両端にＭＯＳＦＥＴ(M41)のドレインとソースを接続し、ＭＯＳＦＥＴ(M41)のゲートをコンパレータの出力端子（OUT)に接続している。なお、抵抗(R3)と(R4)の値は同じであり、ＭＯＳＦＥＴ(M3)とＭＯＳＦＥＴ(M4)のカレントミラー比は
１：１である。

入力電圧(Vin2)が入力電圧(Vin1)より低い(Vin2＜Vin1)ときには、ＭＯＳＦＥＴ(M2)がオンとなり、ＭＯＳＦＥＴ(M2)のドレイン電圧が高くなっているので、ＭＯＳＦＥＴ(M7)がオンとなる。この信号は(M8a:M8b:M9a:M9b)で構成された２段のインバータ回路を介して出力に伝えられるので、出力(OUT)はローレベルとなる。出力信号はＭＯＳＦＥＴ(M41)のゲートに接続されているので、ＭＯＳＦＥＴ(M41)はオフとなる。この結果、抵抗(R3)と(R4)を含めたＭＯＳＦＥＴ(M3)とＭＯＳＦＥＴ(M4)のカレントミラー比は１：１である。

カレントミラー比は１：１であるから、入力電圧(Vin2)が徐々に上昇し、入力電圧(Vin2)が入力電圧(Vin1)と等しくなったときに、ＭＯＳＦＥＴ(M3)とＭＯＳＦＥＴ(M4)に流れるドレイン電流はほぼ等しくなる。この電圧(入力電圧(Vin1)と同じ)が、第１の反転レベル（出力電圧の極性が反転）である。
入力電圧(Vin2)が第１の反転レベルより高くなると、ＭＯＳＦＥＴ(M2)がオフとなり、ＭＯＳＦＥＴ(M2)のドレイン電圧が下がるので、ＭＯＳＦＥＴ(M7)がオフとなる。この結果、出力(OUT)はハイレベルとなり、ＭＯＳＦＥＴ(M41)をオンにする。ＭＯＳＦＥＴ(M41)がオンすると、抵抗(R4)はショートされることになる。このため、抵抗(R3)と(R4)を含めたＭＯＳＦＥＴ(M3)とＭＯＳＦＥＴ(M4)のカレントミラー比は１：Ｋ(Ｋ＞１)に変わる。

次に、入力電圧(Vin2)が徐々に低下し、入力電圧(Vin2)が入力電圧(Vin1)と等しくなっても、カレントミラー比が１：Ｋのため、コンパレータは反転せず、さらに低い電圧まで低下したときに反転する。この電圧が、第２反転レベル（出力電圧の極性が反転）である。
第１の反転レベルと第２の反転レベルの差が、ヒステリシス電圧となる。

図７では、抵抗(R3)の代わりにＭＯＳＦＥＴ(M32)を接続し、抵抗(R4)の代わりにＭＯＳＦＥＴ(M42)を接続している。ＭＯＳＦＥＴ(M32)とＭＯＳＦＥＴ(M42)のゲートは共に電源(Vdd)に接続されているので、両ＭＯＳＦＥＴ(M32:M42)は常時オンである。すなわち、図６の抵抗の代わりに、ＭＯＳＦＥＴのオン抵抗を利用した回路になっている。回路動作は、図６と同じであるため説明は割愛する。

次に、従来提案されているオフセット付きコンパレータの例としては、例えば特開2002-246883号公報に記載のオフセットコンパレータがある。これは、図８に示すような回路からなる。差動入力トランジスタの負荷になっているＭＯＳＦＥＴ(M1)と(M2)で構成されたカレントミラー回路の、ＭＯＳＦＥＴ(M1)の素子サイズと(M2)の素子サイズを変えることで、カレントミラー比を１：１でない値に変え、差動入力にオフセット電圧を発生させている。

特開２００３−００８４０９号公報特開２００２−２４６８８３号公報

コンパレータにオフセットを付加する回路や、ヒステリシスを付加する回路は、従来より非常に多くの回路が提案されている。しかしながら、両方の機能を簡単な回路で実現するものは少なく、また、両方の機能を実現する回路を構成できたとしても、回路が複雑になっていた。

（目的）
本発明の目的は、このような従来の問題点を解決し、オフセットとヒステリシスの両方を備えたコンパレータを、簡単な回路で実現することが可能なヒステリシスコンパレータを提供することにある。

上記課題を達成するため、本発明のヒステリシスコンパレータは、（１）入力段に差動増幅回路を備えたコンパレータにおいて、前記差動増幅回路の一方の入力回路に用いられているＭＯＳＦＥＴのＬ(ゲート長)またはＷ(ゲート幅)、あるいはその両者を前記コンパレータの出力の状態によって変更することで、入力にヒステリシス特性を持たせる。
その結果、簡単な回路構成でヒステリシスコンパレータを実現できた。

本発明によれば、出力信号のレベルに応じて、入力ＭＯＳＦＥＴのＬ（ゲート長）とＷ（ゲート幅）を変更するようにしたので、簡単な回路構成でヒステリシスを持たせることができるようになった。
さらに、差動増幅回路の両入力ＭＯＳＦＥＴのＬ（ゲート長）とＷ（ゲート幅）を異ならせて、オフセット電圧を持たせたので、上記ヒステリシス回路と同じ構成で、オフセット電圧を持たせることができ、設計・製造が簡単にできるようになった。

（第１の実施例）
図１は、本発明の第１の実施例を示すヒステリシスコンパレータの構成図である。
本実施例のコンパレータは、６個のＭＯＳＦＥＴ(M1〜M6)と電流源(I1)で構成された差動増幅回路と、ＰｃｈＭＯＳＦＥＴ(M7)と電流源(I2)で構成された出力増幅回路から構成されている。
差動増幅回路の反転入力は、ＮｃｈＭＯＳＦＥＴ(M3)で構成されている。すなわち、ＮｃｈＭＯＳＦＥＴ(M3)のゲートは、反転入力端子(Vin-)になっている。また、非反転入力は、ＮｃｈＭＯＳＦＥＴ(M4)とＮｃｈＭＯＳＦＥＴ(M5)で構成されている。すなわち、ＮｃｈＭＯＳＦＥＴ(M4)とＮｃｈＭＯＳＦＥＴ(M5)のゲートは共通接続され、差動増幅回路の非反転入力端子(Vin+)になっている。さらに、ＮｃｈＭＯＳＦＥＴ(M4)のソースとＮｃｈＭＯＳＦＥＴ(M5)のドレインは接続されている。
ＮｃｈＭＯＳＦＥＴ(M3)のソースとＮｃｈＭＯＳＦＥＴ(M6)のソースは共通接続され、さらに電流源(I1)に接続されている。電流源(I1)の他端は負側の電源(Vss)に接続されており、差動増幅回路のバイアス電流を供給している。

ＮｃｈＭＯＳＦＥＴ(M3)のゲート長(以下Ｌとする)あるいはゲート幅(以下Ｗとする)は、ＮｃｈＭＯＳＦＥＴ(M4)のＬあるいはＷと異なっている。実施例では、ＮｃｈＭＯＳＦＥＴ(M3)のＬ／Ｗを１０／１０、ＮｃｈＭＯＳＦＥＴ(M4)のＬ／Ｗを１００／１０としている。また、実施例ではＮｃｈＭＯＳＦＥＴ(M4)とＮｃｈＭＯＳＦＥＴ(M5)のＬ／Ｗを同じにしている。
ＭＯＳＦＥＴの利得係数はＷ／Ｌに比例するので、抵抗を大きくするにはゲートの長さＬを延ばし、利得を稼ぐにはゲートの幅Ｗを大きく取る必要がある。要求される電気的特性からゲート長Ｌおよびゲート幅Ｗの形状面積を計算して求める。

図１では、ＰｃｈＭＯＳＦＥＴ(M1)とＰｃｈＭＯＳＦＥＴ(M2)はカレントミラーを構成している。ＰｃｈＭＯＳＦＥＴ(M1)のソースは電源(Vdd)に接続され、ドレインはＮｃｈＭＯＳＦＥＴ(M3)のドレインに接続されている。また、ＰｃｈＭＯＳＦＥＴ(M2)のソースは電源(Vdd)に接続され、ドレインはＮｃｈＭＯＳＦＥＴ(M4)のドレインに接続されている。このため、ＰｃｈＭＯＳＦＥＴ(M1)とＰｃｈＭＯＳＦＥＴ(M2)はそれぞれ、ＮｃｈＭＯＳＦＥＴ(M3)とＮｃｈＭＯＳＦＥＴ(M4)の負荷として働くことになる。

ＮｃｈＭＯＳＦＥＴ(M6)のソースとドレインは、それぞれＮｃｈＭＯＳＦＥＴ(M5)のソースとドレインに接続され、ゲートはコンパレータの出力端子に接続されている。すなわち、ＮｃｈＭＯＳＦＥＴ(M6)はコンパレータの出力レベルの状態に応じてオン／オフし、ＮｃｈＭＯＳＦＥＴ(M5)のソースとドレイン間をショートあるいは開放するように働く。
差動増幅回路の出力は、ＮｃｈＭＯＳＦＥＴ(M4)のドレインから取り出される。ＮｃｈＭＯＳＦＥＴ(M4)のドレインは、ＰｃｈＭＯＳＦＥＴ(M7)のゲートに接続されている。ＰｃｈＭＯＳＦＥＴ(M7)のソースは電源(Vdd)に接続され、ドレインは負荷である電流源(I2)を介して負側の電源(Vss)に接続されている。コンパレータの出力はＰｃｈＭＯＳＦＥＴ(M7)のドレインから出力される。

図２は、図１のヒステリシスコンパレータの動作特性図である。
図２を参照しながらコンパレータの動作を説明する。
まず、反転入力電圧(Vin-)が非反転入力電圧(Vin+)より十分低い場合(図２の区間Ａ)には、ＮｃｈＭＯＳＦＥＴ(M3)のドレイン電流は少なく、ＮｃｈＭＯＳＦＥＴ(M4)およびＮｃｈＭＯＳＦＥＴ(M5)のドレイン電流が多くなり、ＮｃｈＭＯＳＦＥＴ(M4)のドレイン電圧が低下する。その結果、ＰｃｈＭＯＳＦＥＴ(M7)のゲート電圧が下がり、ＰｃｈＭＯＳＦＥＴ(M7)はオンとなり、コンパレータの出力端子(OUT)はハイレベルを出力する。

コンパレータの出力(OUT)がハイレベルのときは、前記したようにＮｃｈＭＯＳＦＥＴ(M6)はオンするため、ＮｃｈＭＯＳＦＥＴ(M5)のソース−ドレイン間をショートする。この結果、非反転入力回路(Vin+)はＮｃｈＭＯＳＦＥＴ(M4)だけで構成されている場合と等価になる。
反転入力電圧(Vin-)が徐々に上昇すると、ＮｃｈＭＯＳＦＥＴ(M3)のドレイン電流徐々に増え、その分ＮｃｈＭＯＳＦＥＴ(M4)のドレイン電流は少なくなる。前述のように、ＮｃｈＭＯＳＦＥＴ(M4)のＬ（ゲート長）はＮｃｈＭＯＳＦＥＴ(M3)のＬ（ゲート長）より大きくなっているので、同じドレイン電流の場合は、ＮｃｈＭＯＳＦＥＴ(M3)のゲート−ソース間電圧より、ＮｃｈＭＯＳＦＥＴ(M4)のゲート−ソース間電圧のほうが大きくなる。

このため、反転入力電圧(Vin-)が非反転入力電圧(Vin+)よりやや低い電圧(V1)で、コンパレータは反転する。この場合、非反転入力電圧(Vin+)と電圧(V1)の差がコンパレータのオフセット電圧となる。このオフセット電圧は、ＮｃｈＭＯＳＦＥＴ(M3)のゲート−ソース間電圧とＮｃｈＭＯＳＦＥＴ(M4)のゲート−ソース間電圧の差であり、この差はＮｃｈＭＯＳＦＥＴ(M3)のＬ（ゲート長）とＮｃｈＭＯＳＦＥＴ(M4)のＬ（ゲート長）を変えたことで発生したものであるから、ＮｃｈＭＯＳＦＥＴ(M4)のＬ（ゲート長）を変えることで、オフセット電圧を変えることができる。

コンパレータが反転して出力(OUT)がローレベル(図２の区間Ｂ)になると、ＮｃｈＭＯＳＦＥＴ(M6)はオフになり、ＮｃｈＭＯＳＦＥＴ(M5)のソース−ドレイン間を開放する。
その結果、非反転入力回路はＮｃｈＭＯＳＦＥＴ(M4)とＮｃｈＭＯＳＦＥＴ(M5)で構成され、非反転入力回路はＮｃｈＭＯＳＦＥＴ(M4)のＬ（ゲート長）とＮｃｈＭＯＳＦＥＴ(M5)のＬ（ゲート長）を加えたＬ（ゲート長）を備えた一つのＭＯＳＦＥＴと同じ働きをする。この結果、ＮｃｈＭＯＳＦＥＴ(M4)とＮｃｈＭＯＳＦＥＴ(M5)の合成したＭＯＳＦＥＴのゲート−ソース間電圧は、ＮｃｈＭＯＳＦＥＴ(M4)単体のときよりさらに大きくなるため、コンパレータの反転レベルは図２の電圧（V1)よりもさらに低い電圧(V2)にまで下がる。

電圧(V1)と電圧(V2)の差がヒステリシス電圧になる。上記の内容から分かるように、ヒステリシス電圧は、ＮｃｈＭＯＳＦＥＴ(M5)のＬ（ゲート長）の値によって変えることができる。反転入力電圧(Vin-)が徐々に低下して、電圧(V2)まで下がるとコンパレータは反転し、出力(OUT)は再びハイレベル(図２区間Ｃ)となる。出力(OUT)がハイレベルになると、前述のようにＮｃｈＭＯＳＦＥＴ(M6)をオンするので、ＮｃｈＭＯＳＦＥＴ(M5)のソース−ドレイン間をショートし、ＮｃｈＭＯＳＦＥＴ(M5)を無効にするので、反転レベルは電圧(V1)に戻る。

図２では、各区間における反転レベルを太線で表記してある（区間Ａ，Ｃ：V1,区間Ｂ：V2)。また、出力(OUT)は方形波となり（区間Ａ，Ｃ：高レベル，区間Ｂ：低レベル）、ＮｃｈＭＯＳＦＥＴ（M3)に入力される反転入力電圧(Vin-)は直線的に増加の後、直線的に減少し(区間ＡＢ：増加，区間ＢＣ：減少）、ＮｃｈＭＯＳＦＥＴ(M4),(M5)に入力される非反転入力電圧(Vin+)は一定値である(区間Ａ，Ｂ，Ｃ：Vin+)。

（第２の実施例）
図３は、本発明の第２の実施例を示すヒステリシスコンパレータの構成図である。
図３では、図１のコンパレータの出力部分に二段のインバータ（M8〜M11で構成）を追加してM10/M11の出力（M10/M11の共通ドレイン）をコンパレータの出力とし、M6のゲートにも同じコンパレータの出力を接続した形である。インバータを二段追加することで、出力信号の動作は論理的に同等としながらも、波形整形することで鈍りを抑制し、応答速度を向上する効果が得られる。

（第３の実施例）
図４は、本発明の第３の実施例を示すヒステリシスコンパレータの構成図（請求項１に対応）である。
本実施例のコンパレータは、６個のＭＯＳＦＥＴ(M1〜M6)と電流源(I1)で構成された差動増幅回路と、ＰｃｈＭＯＳＦＥＴ(M7)と電流源(I2)と二段のインバータ（M8〜M11）で構成された出力増幅回路から構成されている。
差動増幅回路の非反転入力は、ＮｃｈＭＯＳＦＥＴ(M3)で構成されている。すなわち、ＮｃｈＭＯＳＦＥＴ(M3)のゲートは、非反転入力端子(Vin+)になっている。また、反転入力は、ＮｃｈＭＯＳＦＥＴ(M4)とＮｃｈＭＯＳＦＥＴ(M5)で構成されている。すなわち、ＮｃｈＭＯＳＦＥＴ(M4)とＮｃｈＭＯＳＦＥＴ(M5)のゲートは共通接続され、差動増幅回路の反転入力端子(Vin-)になっている。さらに、ＮｃｈＭＯＳＦＥＴ(M4)のソースとＮｃｈＭＯＳＦＥＴ(M5)のドレインは接続されている。

ＮｃｈＭＯＳＦＥＴ(M3)のソースとＮｃｈＭＯＳＦＥＴ(M6)のソースは共通接続され、さらに電流源(I1)に接続されている。電流源(I1)の他端は負側の電源(Vss)に接続されており、差動増幅回路のバイアス電流を供給している。
ＮｃｈＭＯＳＦＥＴ(M3)のゲート長(Ｌ)あるいはゲート幅(Ｗ)は、ＮｃｈＭＯＳＦＥＴ(M4)のＬあるいはＷと異なっている。実施例では、ＮｃｈＭＯＳＦＥＴ(M3)のＬ／Ｗを１０／１０、ＮｃｈＭＯＳＦＥＴ(M4)のＬ／Ｗを１００／１０としている。また、実施例ではＮｃｈＭＯＳＦＥＴ(M4)とＮｃｈＭＯＳＦＥＴ(M5)のＬ／Ｗを同じにしている。
ＭＯＳＦＥＴの利得係数はＷ／Ｌに比例するので、抵抗を大きくするにはゲートの長さＬを延ばし、利得を稼ぐにはゲートの幅Ｗを大きく取る必要がある。要求される電気的特性からゲート長Ｌおよびゲート幅Ｗの形状面積を計算して求める。

図４では、ＰｃｈＭＯＳＦＥＴ(M1)とＰｃｈＭＯＳＦＥＴ(M2)はカレントミラーを構成している。ＰｃｈＭＯＳＦＥＴ(M1)のソースは電源(Vdd)に接続され、ドレインはＮｃｈＭＯＳＦＥＴ(M3)のドレインに接続されている。また、ＰｃｈＭＯＳＦＥＴ(M2)のソースは電源(Vdd)に接続され、ドレインはＮｃｈＭＯＳＦＥＴ(M4)のドレインに接続されている。このため、ＰｃｈＭＯＳＦＥＴ(M1)とＰｃｈＭＯＳＦＥＴ(M2)はそれぞれ、ＮｃｈＭＯＳＦＥＴ(M3)とＮｃｈＭＯＳＦＥＴ(M4)の負荷として働くことになる。
ＮｃｈＭＯＳＦＥＴ(M6)のソースとドレインはそれぞれ、ＮｃｈＭＯＳＦＥＴ(M5)のソースとドレインに接続され、ゲートはコンパレータの出力端子の前段インバータ（M10/M11）の入力（M10/M11の共通ゲート）に接続されている。すなわち、ＮｃｈＭＯＳＦＥＴ(M6)はコンパレータの出力レベルの状態の逆相に応じてオン／オフし、ＮｃｈＭＯＳＦＥＴ(M5)のソースとドレイン間をショートあるいは開放するように働く。

差動増幅回路の出力は、ＮｃｈＭＯＳＦＥＴ(M3)のドレインから取り出される。ＮｃｈＭＯＳＦＥＴ(M3)のドレインは、ＰｃｈＭＯＳＦＥＴ(M7)のゲートに接続されている。ＰｃｈＭＯＳＦＥＴ(M7)のソースは電源(Vdd)に接続され、ドレインは負荷である電流源(I2)を介して負側の電源(Vss)に接続されている。コンパレータの出力はＰｃｈＭＯＳＦＥＴ(M7)のドレインから二段のインバータを経由して出力される。

図５は、図４のヒステリシスコンパレータの動作特性図である。
図５を参照しながらコンパレータの動作を説明する。
まず、反転入力電圧(Vin-)が非反転入力電圧(Vin+)より十分低い場合(図５の区間Ａ)には、ＮｃｈＭＯＳＦＥＴ(M4) およびＮｃｈＭＯＳＦＥＴ(M5)のドレイン電流は少なく、ＮｃｈＭＯＳＦＥＴ(M3)のドレイン電流が多くなり、ＮｃｈＭＯＳＦＥＴ(M3)のドレイン電圧が低下する。その結果、ＰｃｈＭＯＳＦＥＴ(M7)のゲート電圧が下がり、ＰｃｈＭＯＳＦＥＴ(M7)はオンとなり、コンパレータの出力端子(OUT)はハイレベルを出力する。
コンパレータの出力(OUT)がハイレベルのときは、前記したようにＮｃｈＭＯＳＦＥＴ(M6)はオフになり、ＮｃｈＭＯＳＦＥＴ(M5)のソース−ドレイン間を開放する。

そのため、反転入力回路はＮｃｈＭＯＳＦＥＴ(M4)とＮｃｈＭＯＳＦＥＴ(M5)で構成され、反転入力回路はＮｃｈＭＯＳＦＥＴ(M4)のＬ（ゲート長）とＮｃｈＭＯＳＦＥＴ(M5)のＬ（ゲート長）を加えたＬ（ゲート長）を備えた一つのＭＯＳＦＥＴと同じ働きをする。
この結果、ＮｃｈＭＯＳＦＥＴ(M4)とＮｃｈＭＯＳＦＥＴ(M5)の合成したＭＯＳＦＥＴのゲート−ソース間電圧は、ＮｃｈＭＯＳＦＥＴ(M4)単体のときよりさらに大きくなるため、コンパレータの反転レベルは図５の電圧（V2）よりもさらに高い電圧(V1)にまで上がる。

反転入力電圧(Vin-)が徐々に上昇すると、ＮｃｈＭＯＳＦＥＴ(M4)とＮｃｈＭＯＳＦＥＴ(M5)の合成したＭＯＳＦＥＴのドレイン電流は徐々に増え、その分ＮｃｈＭＯＳＦＥＴ(M3)のドレイン電流は少なくなる。前述のように、ＮｃｈＭＯＳＦＥＴ(M4)とＮｃｈＭＯＳＦＥＴ(M5)の合成したＭＯＳＦＥＴのＬ（ゲート長）はＮｃｈＭＯＳＦＥＴ(M3)のＬ（ゲート長）より大きくなっているので、同じドレイン電流の場合は、ＮｃｈＭＯＳＦＥＴ(M3)のゲート−ソース間電圧より、ＮｃｈＭＯＳＦＥＴ(M4) とＮｃｈＭＯＳＦＥＴ(M5)の合成したＭＯＳＦＥＴのゲート−ソース間電圧のほうが大きくなる。

このため、反転入力電圧(Vin-)が非反転入力電圧(Vin+)より高い電圧(V1)で、コンパレータは反転する。この場合、非反転入力電圧(Vin+)と電圧(V1)の差がコンパレータのオフセット電圧となる。このオフセット電圧は、ＮｃｈＭＯＳＦＥＴ(M3)のゲート−ソース間電圧とＮｃｈＭＯＳＦＥＴ(M4) とＮｃｈＭＯＳＦＥＴ(M5)の合成したＭＯＳＦＥＴのＬ（ゲート長）を変えることによるゲート−ソース間電圧の差である。そして、この差はＮｃｈＭＯＳＦＥＴ(M3)のＬ（ゲート長）とＮｃｈＭＯＳＦＥＴ(M4) とＮｃｈＭＯＳＦＥＴ(M5)の合成したＭＯＳＦＥＴのＬ（ゲート長）を変えたことで発生したものであるから、ＮｃｈＭＯＳＦＥＴ(M4) とＮｃｈＭＯＳＦＥＴ(M5)の合成したＭＯＳＦＥＴのＬ（ゲート長）を変えることで、オフセット電圧を変えることができる。

コンパレータが反転して出力(OUT)がローレベル(図５の区間Ｂ)になると、ＮｃｈＭＯＳＦＥＴ(M6)はオンするため、ＮｃｈＭＯＳＦＥＴ(M5)のソース−ドレイン間をショートする。この結果、非反転入力回路(Vin+)はＮｃｈＭＯＳＦＥＴ(M4)だけで構成されている場合と等価になる。このときのコンパレータの反転電圧は図５の電圧（V2）となる。
電圧(V1)と電圧(V2)の差がヒステリシス電圧になる。上記の内容から分かるように、ヒステリシス電圧は、ＮｃｈＭＯＳＦＥＴ(M5)のＬ（ゲート長）の値によって変えることができる。反転入力電圧(Vin-)が徐々に低下して、電圧(V2)まで下がるとコンパレータは反転し、出力(OUT)は再びハイレベル(図５の区間Ｃ)となる。出力(OUT)がハイレベルになると、前述のようにＮｃｈＭＯＳＦＥＴ(M6)をオフすることで、ＮｃｈＭＯＳＦＥＴ(M5)のソース−ドレイン間を開放するので、ＮｃｈＭＯＳＦＥＴ(M5)を有効にし、反転レベルは電圧(V1)に戻る。

図５では、各区間における反転レベルを太線で表記してある（区間Ａ，Ｃ：V1,区間Ｂ：V2）。また、出力(OUT)は方形波となり（区間Ａ，Ｃ：高レベル，区間Ｂ：低レベル）、ＮｃｈＭＯＳＦＥＴ(M4),(M5)に入力される反転入力電圧(Vin-)は直線的に増加の後、直線的に減少し(区間ＡＢ：増加，区間ＢＣ：減少)、ＮｃｈＭＯＳＦＥＴ（M3）に入力される非反転入力電圧(Vin+)は一定値である(区間Ａ，Ｂ，Ｃ：Vin+)。

本発明の第１の実施例を示すヒステリシスコンパレータの構成図である。図１のヒステリシスコンパレータの動作特性図である。本発明の第２の実施例を示すヒステリシスコンパレータの構成図である。本発明の第３の実施例を示すヒステリシスコンパレータの構成図である。図４のヒステリシスコンパレータの動作特性図である。従来におけるヒステリシスコンパレータ（１）の構成図である。従来におけるヒステリシスコンパレータ（２）の構成図である。従来におけるオフセット付きコンパレータの構成図である。

符号の説明

Ｍ３…反転入力用ＮｃｈＭＯＳＦＥＴ、Ｍ４…非反転入力用ＮｃｈＭＯＳＦＥＴ、
Ｍ５…非反転入力用ＮｃｈＭＯＳＦＥＴ、Ｍ１，Ｍ２…ＰｃｈＭＯＳＦＥＴ、
Ｍ６…バイパス用ＮｃｈＭＯＳＦＥＴ、Ｍ７…出力駆動用ＰｃｈＭＯＳＦＥＴ、
Ｉ１，Ｉ２…定電流回路、ＯＵＴ…出力電圧、V1,V2…ヒステリシス電圧。
Ｍ８，Ｍ１０…インバータ用ＰｃｈＭＯＳＦＥＴ、
Ｍ９，Ｍ１１…インバータ用ＮｃｈＭＯＳＦＥＴ。

Claims

入力段に差動増幅回路を備えたコンパレータにおいて、
前記差動増幅回路の一方の入力回路に用いられているＭＯＳＦＥＴのゲート長あるいはゲート幅、または該ゲート長とゲート幅の両方を前記コンパレータの出力の状態により変更することによって、入力にヒステリシス特性を持たせたことを特徴とするヒステリシスコンパレータ。